TWI660224B - 畫素陣列 - Google Patents

Abstract

一種畫素陣列包括一閘極線、一第一資料線、一第二資料線、一第一畫素結構、一第二畫素結構、一第一導線、一第一連接電極與一第二連接電極。第一畫素結構包含電性連接至閘極線與第一資料線的第一畫素電極與第二畫素電極、以及與第一畫素電極至少部分重疊設置的第一共通電極。第二畫素結構包含電性連接至閘極線與第二資料線的第三畫素電極與第四畫素電極、以及與第三畫素電極至少部分重疊設置的第二共通電極。第一導線與第一畫素結構重疊設置，未與第二畫素結構重疊設置。第一連接電極電性連接第一導線、第一共通電極以及第二畫素電極。第二連接電極電性連接第二共通電極以及第四畫素電極。

Description

畫素陣列

本發明係關於一種顯示技術，特別是一種畫素陣列。

在液晶顯示面板中，受限於液晶分子本身的光學特性，在不同視角觀看下可能發生色偏的現象，此種現象通常被稱為側視偏白（color washout）。一般來說，為改善顯示面板的側視角偏白的現象，一般會將各子畫素劃分為兩個區域，並搭配適當的電路驅動架構以使各子畫素的兩個區域之畫素電壓不同，以使各子畫素的兩個區域可以顯示不同的亮度。

目前為達到改善側視角偏白的畫素結構設計中，面臨連接不同層別之導電線路的貫穿孔結構不僅製程步驟繁複，同時也限制了畫素結構的開口率。因此，目前亟需一種能解決上述問題方法。

本發明一實施例提出一種畫素陣列，畫素陣列包括第一閘極線、第一資料線、第二資料線、第一畫素結構、第二畫素結構、第一導線、第一連接電極及第二連接電極。第一資料線與第二資料線與第一閘極線交錯設置。第一資料線位於第一畫素結構與第二畫素結構之間。第一畫素結構包括第一主動元件、第二主動元件、第一畫素電極、第二畫素電極、第一共通電極及第一分享主動元件。其中，第一主動元件與第二主動元件電性連接第一閘極線與第一資料線。第一畫素電極與第二畫素電極分別電性連接第一主動元件與第二主動元件。第一共通電極與第一畫素電極至少部分重疊設置。第一分享主動元件電性連接第二畫素電極。第二畫素結構包括第三主動元件、第四主動元件、第三畫素電極、第四畫素電極、第二共通電極及第二分享主動元件。其中，第三主動元件與第四主動元件電性連接第一閘極線與第二資料線。第三畫素電極與第四畫素電極分別電性連接第三主動元件與第四主動元件。第二共通電極與第三畫素電極至少部分重疊設置。第二分享主動元件電性連接第四畫素電極。第一導線與第一畫素電極和第二畫素電極重疊設置。第一連接電極電性連接第一共通電極、第一導線以及第一分享主動元件。第二連接電極電性連接第二共通電極以及第二分享主動元件。

綜上所述，本發明實施例所提供的畫素陣列，其利用導線（例如第一導線）作為畫素陣列沿著第一方向電性連接的線路，而各畫素結構的共通電極作為畫素陣列沿著第二方向電性連接的線路，藉由導線（例如第一導線）、連接電極（例如第一連接電極）以及各畫素結構的共通電極的網狀架構，而無須於每一畫素結構中設置導線（例如第一導線）。在一些實施例中，導線（例如第一導線）、連接電極（例如第一連接電極）以及各畫素結構的共通電極和分享主動元件係經由同一貫穿孔而彼此電性連接，不需形成額外的貫穿孔來使導線（例如第一導線）、連接電極（例如第一連接電極）以及各畫素結構的共通電極和分享主動元件電性連接，如此不僅節省製程步驟還可增加畫素陣列的開口率。在一些實施例中，導線（第一導線）的材料可以是單一金屬材料或是合金材料，因此阻抗較低，進而可改善水平串擾（H-crosstalk）的問題。

為便於清楚說明，以下述及之“第一”、“第二”、“第三”等次序用語係用於將元件、區域、部分與另一個相同或相似的元件、區域、部分區分開來，而非用以限定特定的元件、區域、部分。

圖1A為本發明一實施例的畫素陣列的俯視示意圖。圖1B為圖1A的局部示意圖。圖2是沿著圖1B之剖線X-X的剖面示意圖。請參閱圖1A及圖1B。畫素陣列100包括至少一閘極線GL（如圖1A所繪示的GL1）、多條資料線DL（如圖1A所繪示的第一資料線DL1、第二資料線DL2與第四資料線DL4）、複數個畫素結構PX（如圖1A所繪示的第一畫素結構PX1與第二畫素結構PX2）、至少一導線110（如圖1A所繪示的第一導線110a）、複數個連接電極120（如圖1A所繪示的第一連接電極120a及第二連接電極120b）。

請參閱圖1A、圖1B及圖2。在本實施例中，多條資料線DL沿著第一方向D1延伸設置於基板SUB上且彼此間隔配置；閘極線GL沿著第二方向D2延伸設置於基板SUB上；其中第一方向D1與第二方向D2相交，閘極線GL與多條資料線DL於基板SUB上交織出網狀的結構。在本實施例中，第一方向D1與第二方向D2可實質上互相垂直，但不以此為限。閘極線GL與多條資料線DL可分別由兩不同的圖案化導電層所構成，但不以此為限。

為了便於說明，在本實施例中，圖1A係繪示出畫素陣列100的其中二個畫素結構PX（第一畫素結構PX1和第二畫素結構PX2）作為示例來說明，此非對本發明實施例的限定。

在本實施例中，第一畫素結構PX1與第二畫素結構PX2係沿著第二方向D2相鄰設置。換言之，第一畫素結構PX1與第二畫素結構PX2係為畫素陣列100中之其中一列（row）的其中二個畫素結構PX。第一資料線DL1位於第一畫素結構PX1與第二畫素結構PX2之間，第一資料線DL1與第四資料線DL4設置於第一畫素結構PX1的相對兩側，且第二畫素結構PX2位於第一資料線DL1與第二資料線DL2之間。

請參閱圖1A及圖1B，第一畫素結構PX1包括第一主動元件TFT1、第二主動元件TFT2、第一畫素電極PE1、第二畫素電極PE2、共通電極CE11、第一分享主動元件SW1。第二畫素結構PX2包括第三主動元件TFT3、第四主動元件TFT4、第三畫素電極PE3、第四畫素電極PE4、共通電極CE21、第二分享主動元件SW2。第一閘極線GL1通過第一畫素結構PX1與第二畫素結構PX2；第一閘極線GL1位於第一畫素電極PE1與第二畫素電極PE2之間、以及位於第三畫素電極PE3與第四畫素電極PE4之間。

共通電極CE11與第一畫素電極PE1至少部分重疊設置，也就是說，共通電極CE11可以與第一畫素電極PE1部分重疊或完全重疊設置。第一主動元件TFT1與第二主動元件TFT2電性連接第一閘極線GL1與第一資料線DL1。第一主動元件TFT1的源極SE1電性連接第一資料線DL1，第一主動元件TFT1的汲極DE1電性連接第一畫素電極PE1，第一主動元件TFT1的閘極GE1電性連接第一閘極線GL1，且第一主動元件TFT1的通道層CH1位於閘極GE1以及源極SE1和汲極DE1之間。第二主動元件TFT2的源極SE2電性連接第一資料線DL1，第二主動元件TFT2的汲極DE2電性連接第二畫素電極PE2，第二主動元件TFT2的閘極GE2電性連接第一閘極線GL1，且第二主動元件TFT2的通道層CH2位於閘極GE2以及源極SE2和汲極DE2之間。第一分享主動元件SW1的源極SWS1電性連接第二主動元件TFT2的汲極DE2及第二畫素電極PE2，第一分享主動元件SW1的汲極SWD1電性連接第一導線110a、第一連接電極120a及共通電極CE11，第一分享主動元件SW1的閘極SWG1電性連接至第一閘極線GL1，且第一分享主動元件SW1的通道層SWCH1位於閘極SWG1以及源極SWS1和汲極SWD1之間。於一實施態樣中，畫素結構PX1可以更包括共通電極CE12，且共通電極CE12與第二畫素電極PE2至少部分重疊。

共通電極CE21與第三畫素電極PE3至少部分重疊設置，也就是說，共通電極CE21可以與第三畫素電極PE3部分重疊或完全重疊設置。第三主動元件TFT3與第四主動元件TFT4電性連接第一閘極線GL1與第二資料線DL2。第三主動元件TFT3的源極SE3電性連接第二資料線DL2，第三主動元件TFT3的汲極DE3電性連接第三畫素電極PE3，第三主動元件TFT3的閘極GE3電性連接第一閘極線GL1，且第三主動元件TFT3的通道層CH3位於閘極GE3以及源極SE3和汲極DE3之間。第四主動元件TFT4的源極SE4電性連接第二資料線DL2，第四主動元件TFT4的汲極DE4電性連接第四畫素電極PE4，第四主動元件TFT4的閘極GE4電性連接第一閘極線GL1，且第四主動元件TFT4的通道層CH4位於閘極GE4以及源極SE4和汲極DE4之間。第二分享主動元件SW2的源極SWS2電性連接第四主動元件TFT4的汲極電極DE4及第四畫素電極PE4，第二分享主動元件SW2的汲極SWD2電性連接第二連接電極120b及共通電極CE21，第二分享主動元件SW2的閘極SWG2電性連接第一閘極線GL1，且第二分享主動元件SW2的通道層SWCH2位於閘極SWG2以及源極SWS2和汲極SWD2之間。於一實施態樣中，第二畫素結構PX2可以更包括共通電極CE22，且共通電極CE22與第四畫素電極PE4至少部分重疊。

在本實施例中，第一導線110a與第一畫素結構PX1重疊設置且未與第二畫素結構PX2重疊設置。也就是說，第一導線110a與第一畫素電極PE1和第二畫素電極PE2重疊設置。第一連接電極120a與對應於第一導線110a的畫素結構PX1的共通電極CE11電性連接、以及與第一導線110a、和第一分享主動元件SW1電性連接。第二連接電極120b與未對應於第一導線110a的畫素結構PX2的共通電極CE21電性連接、以及與第二分享主動元件SW2電性連接。

於一實施態樣中，如圖1所繪示，對應畫素陣列100中之其中一列的多個畫素結構PX的共通電極CE11與共通電極CE21沿著第二方向彼此電性相連；共通電極CE12與共通電極CE22沿著第二方向彼此電性相連。

第一導線110a通過畫素陣列100中之其中一行（column）的多個畫素結構PX且電性連接此些畫素結構PX的共通電極。如圖1所繪示，於此實施例中，第一導線110a係對應於畫素結構PX1所屬的該行的多個畫素結構，第一導線110a的沿著第一方向D1電性連接畫素結構PX1所屬的共通電極CE11。於一實施態樣中，第一導線110a係經由對應於畫素結構PX1所屬的貫穿孔H1與共通電極CE11電性連接，後文會再詳述貫穿孔H1的實施態樣。

於一實施態樣中，第一導線110a實質上與資料線DL為同一材料層所形成。此外，在畫素陣列100的垂直投影方向Z上，第一導線110a與各資料線DL不重疊。

第一連接電極120a對應於第一導線110a所通過的畫素結構PX1。第一連接電極120a電性連接第一導線110a、此畫素結構PX1的共通電極CE11及第一分享主動元件SW1。於一實施態樣中，第一連接電極120a係經由對應於畫素結構PX1的貫穿孔H1與共通電極CE11及第一導線110a電性連接，後文會再詳述貫穿孔H1的實施態樣。

第二連接電極120b對應於第一導線110a未通過的該行的畫素結構PX2。第二連接電極120b與畫素結構PX2的共通電極CE21及第二分享主動元件SW2。於一實施態樣中，第二連接電極120b係經由對應於畫素結構PX2的接觸孔W1與共通電極CE21電性連接，後文會再詳述接觸孔W1的實施態樣。

如前所述，第一導線110a沿著第一方向D1延伸且透過第一連接電極120a電性連接畫素陣列100中之至少一行的至少一畫素結構PX（如第一畫素結構PX1的共通電極CE11）；而對應畫素陣列100中之至少一列的多個畫素結構PX的各共通電極沿著第二方向D2彼此電性相連（例如是，共通電極CE11電性連接共通電極CE21，而共通電極CE12電性連接共通電極CE22），如此，第一導線110a、第一連接電極120a及各共通電極（如共通電極CE11、共通電極CE12、共通電極CE21、共通電極CE22）電性連接至一參考電壓。透過適當地調整施加於第一導線110a的參考電壓，使得各畫素結構PX之對應不同畫素電極的液晶分子的傾倒角度不同，以改善面板的視角。此外，第一導線110a、第一連接電極120a、第一畫素結構PX1的共通電極CE11及第一分享主動元件SW1係經由同一貫穿孔（畫素結構PX1的第一區PX11的貫穿孔H1）而彼此電性連接，如此可以改善畫素陣列的開口率。在一些實施例中，第一導線110a的材料可以是單一金屬材料或是合金材料，因此阻抗較低，進而可改善水平串擾（H-crosstalk）的問題。

請參見圖2，圖2是沿著圖1B之剖線X-X的剖面示意圖。於一實施例中，共通電極CE11位於基板SUB上，第一絕緣層130a位於共通電極CE11上，第一導線110a位於第一絕緣層130a上，第二絕緣層130b位於第一導線110a上，第一連接電極120a位於第二絕緣層130b上。換而言之，第一絕緣層130a位於共通電極CE11與第一導線110a之間，且第二絕緣層130b位於第一導線110a與第一連接電極120a之間。貫穿孔H1對應共通電極CE11與第一導線110a設置。貫穿孔H1位於第一絕緣層130a與第二絕緣層130b中，且貫穿第一絕緣層130a與第二絕緣層130b。貫穿孔H1暴露出畫素結構PX1的部分的共通電極CE11以及部分的第一導線110a。於此，第一連接電極120a由第二絕緣層130b的上表面沿著貫穿孔H1的側壁而延伸至貫穿孔H1底部以接觸暴露於貫穿孔H1底部的共通電極CE11，且沿著貫穿孔H1的側壁而以接觸暴露於貫穿孔H1的側壁的第一導線110a。亦即，第一連接電極120a設置於貫穿孔H1中，以電性連接共通電極CE11和第一導線110a。

於其中一實施態樣中，第一絕緣層130a可包括位於第一分享主動元件SW1的閘極電極上的閘極絕緣層（Gate insulator layer，GI）及間隔在第一分享主動元件SW1的閘極SWG1與源極SWS1/汲極SWD1之間的層間絕緣層（Interlayer dielectric，ILD）。第二絕緣層130b可包括位於第一分享主動元件SW1的源極SWS1/汲極SWD1上的平坦層，例如但不限於鈍化層（Passivation layer，PL）或介面層（Interfacial layer，IL）等。

於另一實施例中，接觸孔W1可以開設於第二連接電極120b及共通電極CE21之間的膜層。於一實施態樣中，接觸孔W1位於第一絕緣層130a與第二絕緣層130b中，且接觸孔W1暴露出畫素結構PX2的部分的共通電極CE21、第二分享主動元件SW2之部分的汲極SWD2。於此，第二連接電極120b由第二絕緣層130b的上表面沿著接觸孔W1的側壁而延伸至接觸孔W1底部以接觸暴露於接觸孔W1底部的共通電極CE21。亦即，第二連接電極120b設置於接觸孔W1中，以電性連接共通電極CE21和第二分享主動元件SW2。

於另一實施例中，畫素陣列200可以包括複數個導線110。為了便於說明，圖3係繪示出畫素陣列200的其中之三個畫素結構PX，並且下方以第一畫素結構PX1、第二畫素結構PX2、第三畫素結構PX3、第一閘極線GL1、第一資料線DL1、第二資料線DL2、第三資料線DL3、第四資料線DL4、第一導線110a、第二導線110b、第一連接電極120a、第二連接電極120b及第三連接電極120c作為示例來說明，此非對本發明實施例的限定。於此，第一畫素結構PX1、第二畫素結構PX2、第一閘極線GL1、第一資料線DL1、第二資料線DL2、第三資料線DL4、第一導線110a、第一連接電極120a及第二連接電極120b的連接關係及結構大致上相同於前述實施例，故相同或相似之處不再贅述。

在本實施例中，第一畫素結構PX1、第二畫素結構PX2及第三畫素結構PX3係沿著第二方向D2相鄰設置。換言之，第一畫素結構PX1、第二畫素結構PX2及第三畫素結構PX3係為畫素陣列200中之其中一列的其中三個畫素結構PX。第一資料線DL1位於第一畫素結構PX1與第二畫素結構PX2之間，第二資料線DL2位於第二畫素結構PX2與第三畫素結構PX3之間，第一資料線DL1與第四資料線DL4設置於第一畫素結構PX1的相對兩側，且第三畫素結構PX3位於第二資料線DL2與第三資料線DL3之間。

第三畫素結構PX3包括第五主動元件TFT5、第六主動元件TFT6、第五畫素電極PE5、第六畫素電極PE6、共通電極CE31與第三分享主動元件SW3。第一閘極線GL1通過第三畫素結構PX3，並且第五畫素電極PE5與第六畫素電極PE6分別設置於第一閘極線GL1的相對兩側。

共通電極CE31與第五畫素電極PE5至少部分重疊設置，也就是說，共通電極CE31可以與第五畫素電極PE5部分重疊或完全重疊設置。第五主動元件TFT5與第六主動元件TFT6電性連接第一閘極線GL1與第三資料線DL3。關於第五主動元件TFT5與第六主動元件TFT6與第一閘極線GL1、第三資料線DL3、第五畫素電極PE5和第六畫素電極PE6的連接方式，請參考前述的第一主動元件TFT1、第二主動元件TFT2、第三主動元件TFT3與第四主動元件TFT4，在此不再詳述。第三分享主動元件SW3電性連接於第一閘極線GL1、第二導線110b與第六畫素電極PE6。關於第三分享主動元件SW3與第一閘極線GL1、第二導線110b和第六畫素電極PE6的連接方式，請參考前述的第一分享主動元件SW1以及第二分享主動元件SW2，在此不再詳述。於一實施態樣中，第三畫素結構PX3可以更包括共通電極CE32，且共通電極CE32與第六畫素電極PE6至少部分重疊。

在本實施例中，第二導線110b與第三畫素結構PX3重疊設置。也就是說，第二導線110b與第五畫素電極PE5和第六畫素電極PE6重疊設置。第二導線110b與對應於第二導線110b的畫素結構PX3的共通電極CE31電性連接。更詳而言之，第二導線110b電性連接共通電極CE31與第三分享主動元件SW3。

於一實施態樣中，第二導線110b實質上與第一導線110a、第一資料線DL1、第二資料線DL2、第三資料線DL3和第四資料線DL3為同一材料層所形成。此外，在畫素陣列200的垂直投影方向Z上，第二導線110b與各資料線DL及第一導線110a不重疊。

第三連接電極120c對應於第二導線110b所通過的該行（column）的第三畫素結構PX3。第三連接電極120c電性連接第二導線110b、第三畫素結構PX3的共通電極CE31以及第三分享主動元件SW3。於一實施態樣中，第三連接電極120c係經由對應於第三畫素結構PX3的貫穿孔H2與共通電極CE31及第二導線110b電性連接。

於一實施態樣中，貫穿孔H2的實施態樣可以是與貫穿孔H1類似的結構來實現。也就是說，貫穿孔H2位於第一絕緣層130a與第二絕緣層130b中，且貫穿第一絕緣層130a與第二絕緣層130b。貫穿孔H2暴露出第三畫素結構PX3部分的共通電極CE31以及部分的第二導線110b。於此，第三連接電極120c由第二絕緣層130b的上表面沿著貫穿孔H2的側壁而延伸至貫穿孔H2底部以接觸暴露於貫穿孔H2底部的共通電極CE31，且沿著貫穿孔H2的側壁而以接觸暴露於貫穿孔H2的側壁的第二導線110b。亦即，第三連接電極120c設置於貫穿孔H2中，以電性連接共通電極CE31和第二導線110b。

如前所述，第一導線110a沿著第一方向D1延伸且電性連接畫素陣列200中之其中一行的至少一畫素結構PX（如第一畫素結構PX1的共通電極CE11），第二導線110b沿著第一方向D1延伸且電性連接畫素陣列200中之另一行的至少一畫素結構PX（如第三畫素結構PX3的一共通電極CE31），對應畫素陣列200中之至少一列的多個畫素結構PX的共通電極沿著第二方向D2彼此電性相連（如共通電極CE11、共通電極CE21與共通電極CE31電性連接，而共通電極CE12、共通電極CE22與共通電極CE32電性連接），如此，第一導線110a、第一連接電極120a、第二導線110b、第三連接電極120c及各共通電極（如共通電極CE11、共通電極CE12、共通電極CE21、共通電極CE22、共通電極CE31、共通電極CE32）電性連接至一參考電壓。透過適當地調整施加於第一導線110a及第二導線110b的參考電壓，使得各畫素結構PX之對應不同畫素電極的液晶分子的傾倒角度不同，以改善面板的視角。此外，第一導線110a、第一連接電極120a、第一畫素結構PX1的共通電極CE11及第一分享主動元件SW1係經由同一貫穿孔H1而彼此電性連接；第二導線110b、第三連接電極120c、第三畫素結構PX3的共通電極CE31及第三分享主動元件SW3係經由同一貫穿孔H2而彼此電性連接，如此可以改善畫素陣列的開口率。在一些實施例中，第一導線110a、第二導線110b的材料可以是單一金屬材料或是合金材料，因此阻抗較低，進而可改善水平串擾（H-crosstalk）的問題。

於又一實施例中，為了便於說明，圖4係繪示出畫素陣列300的其中之四個畫素結構PX，並且下方以第一畫素結構PX1、第二畫素結構PX2、第三畫素結構PX3、第四畫素結構PX4、第一閘極線GL1、第二閘極線GL2、第一資料線DL1、第二資料線DL2、第四資料線DL4、第一導線110a、第一連接電極120a、第二連接電極120b、第三連接電極120c及第四連接電極120d作為示例來說明，此非對本發明實施例的限定。於此，第一畫素結構PX1、第二畫素結構PX2、第一閘極線GL1、第一資料線DL1、第二資料線DL2、第四資料線DL4、第一導線110a、第一連接電極120a及第二連接電極120b的連接關係及結構大致上相同於前述實施例，故相同或相似之處不再贅述。

在本實施例中，第一畫素結構PX1與第二畫素結構PX2沿著第二方向D2相鄰設置於同一列，第三畫素結構PX3與第四畫素結構PX4係沿第二方向D2相鄰設置於同一列。第一畫素結構PX1與第三畫素結構PX3沿著第一方向D1相鄰設置於同一行，第二畫素結構PX2與第四畫素結構PX4係沿著第一方向D1相鄰設置於同一行。換言之，第一畫素結構PX1與第二畫素結構PX2係為畫素陣列300中之其中一列的其中二個畫素結構PX，第三畫素結構PX3與第四畫素結構PX4係為畫素陣列300中之其中另一列的其中二個畫素結構PX；且，第一畫素結構PX1與第三畫素結構PX3係為畫素陣列300中之其中一行的其中二個畫素結構PX，第二畫素結構PX2與第四畫素結構PX4係為畫素陣列300中之其中另一行的其中二個畫素結構PX。第一資料線DL1係位於第一畫素結構PX1與第二畫素結構PX2之間以及位於第三畫素結構PX3與第四畫素結構PX4之間。第一資料線DL1與第四資料線DL4設置於第一畫素結構PX1的相對兩側以及設置於第三畫素結構PX3的相對兩側。第一資料線DL1與第二資料線DL2設置於第二畫素結構PX2的相對兩側以及設置於第四畫素結構PX4的相對兩側。

第三畫素結構PX3包括第五主動元件TFT5、第六主動元件TFT6、第五畫素電極PE5、第六畫素電極PE6、共通電極CE31與第三分享主動元件SW3。第四畫素結構PX4包括第七主動元件TFT7、第八主動元件TFT8、第七畫素電極PE7、第八畫素電極PE8、共通電極CE41、第四分享主動元件SW4。第二閘極線GL2通過第三畫素結構PX3與第四畫素結構PX4；第二閘極線GL2位於第五畫素電極PE5與第六畫素電極PE6之間、以及位於第七畫素電極PE7與第八畫素電極PE8之間。

共通電極CE31與第五畫素電極PE5至少部分重疊設置，也就是說，共通電極CE31可以與第五畫素電極PE5部分重疊或完全重疊設置。第五主動元件TFT5與第六主動元件TFT6電性連接第二閘極線GL2與第一資料線DL1。關於第五主動元件TFT5與第六主動元件TFT6與第二閘極線GL2與第一資料線DL1、第五畫素電極PE5和第六畫素電極PE6的連接方式，請參考前述圖1A之實施例的第一主動元件TFT1、第二主動元件TFT2，在此不再詳述。第三分享主動元件SW3電性連接於第二閘極線GL2、第一導線110a與第六畫素電極PE6。關於第三分享主動元件SW3與第二閘極線GL2、第一導線110a與第六畫素電極PE6的連接方式，請參考前述圖1A之實施例的第一分享主動元件SW1，在此不再詳述。

共通電極CE41與第七畫素電極PE7至少部分重疊設置，也就是說，共通電極CE41可以與第七畫素電極PE7部分重疊或完全重疊設置。第七動元件TFT7與第八主動元件TFT8電性連接第二閘極線GL2與第二資料線DL2。關於第七動元件TFT7與第八主動元件TFT8與第二閘極線GL2與第二資料線DL2、第七畫素電極PE7和第八畫素電極PE8的連接方式，請參考前述圖1A之實施例的第三主動元件TFT3、第四主動元件TFT4，在此不再詳述。第四分享主動元件SW4電性連接於第二閘極線GL2與共通電極CE41。關於第四分享主動元件SW4與第二閘極線GL2與共通電極CE41的連接方式，請參考前述圖1A之實施例的第二分享主動元件SW2，在此不再詳述。

於一實施態樣中，第三畫素結構PX3可以更包括共通電極CE32，且共通電極CE32與第六畫素電極PE6至少部分重疊。

於一實施態樣中，第四畫素結構PX4可以更包括共通電極CE42，且共通電極CE42與第八畫素電極PE8至少部分重疊。

在本實施例中，如圖4所繪示，對應畫素陣列300中之其中一列的第一畫素結構PX1與第一畫素結構PX2的共通電極CE11與共通電極CE21彼此電性相連，以及共通電極CE12與共通電極CE22彼此電性相連。對應畫素陣列300中之另一列的第三畫素結構PX3與第四畫素結構PX4的共通電極CE31與共通電極CE41彼此電性相連，以及共通電極CE32與共通電極CE42彼此電性相連。

第一導線110a通過畫素陣列300中之同一行的第一畫素結構PX1及第三畫素結構PX3。第一連接電極120a藉由對應的貫穿孔H1將第一導線110a與第一畫素結構PX1的共通電極CE11和第一分享主動元件SW1電性連接。第三連接電極120c藉由對應的貫穿孔H2 將第一導線110a與第三畫素結構PX3的共通電極CE31和第三分享主動元件SW3電性連接。

第二連接電極120b與第四連接電極120d對應於第一導線110a未通過的第二畫素結構PX2與第四畫素結構PX4。第二連接電極120b直接連接第二畫素結構PX2的共通電極CE21及第二分享主動元件SW2；第四連接電極120d直接連接第四畫素結構PX4的共通電極CE41及第四分享主動元件SW4。於一實施態樣中，第二連接電極120b係經由對應於第二畫素結構PX2的接觸孔W1與共通電極CE21電性連接。第四連接電極120d係經由對應於第四畫素結構PX4的接觸孔W2與共通電極CE41電性連接。於一實施態樣中，接觸孔W2的實施態樣可以是與未被任一導線110通過的接觸孔W1類似的結構來實現。

於此，第一導線110a沿著第一方向D1延伸且電性連接畫素陣列300中之同一行的第一畫素結構PX1的共通電極CE11及第三畫素結構PX3的共通電極CE31；而對應畫素陣列300中之同一列的多個畫素結構PX的各共通電極沿著第二方向D2彼此電性連接（如共通電極CE11與共通電極CE21電性連接、共通電極CE12與共通電極CE22電性連接、共通電極CE31與共通電極CE41電性連接、共通電極CE32與共通電極CE42電性連接）。如此，第一導線110a、第一連接電極120a、第二連接電極120b、第三連接電極120c、第四連接電極120d及各共通電極（如CE11、CE12、CE21、CE22、CE31、CE32、CE41、CE42）電性連接至一參考電壓。透過適當地調整施加於第一導線110a的參考電壓，使得各畫素結構PX之對應不同畫素電極的液晶分子的傾倒角度不同，以改善面板的視角。此外，由於第一導線110a、第一連接電極120a、第一畫素結構PX1的共通電極CE11及第一分享主動元件SW1係經由同一貫穿孔H1而彼此電性連接；第一導線110a、第三連接電極120c、第三畫素結構PX3的共通電極CE31及第三分享主動元件SW3係經由同一貫穿孔H2而彼此電性連接，如此可以改善畫素陣列的開口率。在一些實施例中，第一導線110a的材料可以是單一金屬材料或是合金材料，因此阻抗較低，進而可改善水平串擾（H-crosstalk）的問題。

於一實施例中，畫素陣列更包括複數個電極線140，此些電極線140分別電性連接各連接電極120且位於資料線DL上。舉例而言，如圖3所繪示，畫素陣列200可以更包括第一電極線140a、第二電極線140b及第三電極線140c。第一電極線140a連接第一連接電極120a且位於第四資料線DL4上。第二電極線140b連接第二連接電極120b且位於第一資料線DL1上。第三電極線140c連接第三連接電極120c且位於第二資料線DL2上。舉另一例而言，如圖4所繪示，畫素陣列300可以更包括第一電極線140a、第二電極線140b、第三電極線140c及第四電極線140d。第一電極線140a連接第一連接電極120a且位於第四資料線DL4上。第二電極線140b連接第二連接電極120b且位於第一資料線DL1上。第三電極線140c連接第三連接電極120c且位於第四資料線DL4上。第四電極線140d連接第四連接電極120d且位於第一資料線DL1上。

於一實施態樣中，此些電極線140實質上與畫素電極屬於同一層的導電層，因此其可透過同一道製程來共同形成。於一實施態樣中，此述同一層的導電層的材料例如為透明導電材料（氧化銦錫，indium tin oxide，ITO），但不以此為限。此外，在畫素陣列200、畫素陣列300的垂直投影方向Z上，各電極線140與各畫素電極不重疊。

於一實施例中，畫素陣列可以包括多個導線110，此些導線110可以間隔一行畫素結構或是間隔多行的畫素結構而設置。換言之，對應設置有導線110的該行的畫素結構，其相鄰行的畫素結構上並未設置有導線110。舉例而言，如圖3所繪示，第一導線110a係對應於畫素結構PX1所屬的該行的多個畫素結構PX，第二導線110b係對應於畫素結構PX3所屬的該行的多個畫素結構PX，而畫素結構PX2所屬的該行的多個畫素結構PX並未設置導線110。

於一實施例中，畫素陣列400的導線110可以是對應紅色畫素結構或是藍色畫素結構。於一實施態樣中，如圖5所繪示，當畫素陣列400的複數個畫素結構PX係為紅色畫素結構、綠色畫素結構以及藍色畫素結構以條狀排列（RGB stripe排列），此些紅色畫素結構、綠色畫素結構、藍色畫素結構分別各屬一行時，各導線110可以對應藍色畫素結構所屬的該行的各畫素結構PX，因此，這些導線110的數量係對應畫素陣列400的其中三分之一數量行。於另一實施態樣中，如圖6所繪示，當畫素陣列500的複數個畫素結構PX為紅色畫素結構、綠色畫素結構以及藍色畫素結構以條狀排列（RGB stripe排列），這些紅色畫素結構、綠色畫素結構、藍色畫素結構分別各屬一行時，各導線110可以對應藍色畫素結構所屬的該行的各畫素結構PX以及紅色畫素結構所屬的該行的各畫素結構PX，因此，這些導線110的數量係對應畫素陣列500的其中三分之二數量行。於另一實施態樣中，如圖7所繪示，當畫素陣列600的複數個畫素結構PX係為RGBW排列，且藍色畫素結構及紅色畫素結構同屬一行，且綠色畫素結構及白色畫素結構同屬一行時，各導線110可以對應藍色畫素結構及紅色畫素結構所屬的該行的各畫素結構PX。於此，此些導線110的數量係對應畫素陣列100的其中二分之一數量行。

此外，請再參考圖1A。於一實施例中，在基板SUB的一垂直投影方向Z上，第一畫素電極PE1與第一資料線DL1和第四資料線DL4部分重疊，第三畫素電極PE3與第一資料線DL1和第二資料線DL2部分重疊，亦即，第一畫素電極PE1和第三畫素電極PE3與第一資料線DL1之間不具有間隙。同樣地，第二畫素電極PE2與第一資料線DL1和第四資料線DL4部分重疊，第四畫素電極PE4與第一資料線DL1和第二資料線DL2部分重疊。於其他實施例中，如圖3所繪示，在基板SUB的一垂直投影方向Z上，第一畫素電極PE1與第一資料線DL1和第四資料線DL4不重疊，第三畫素電極PE3與第一資料線DL1和第二資料線DL2不重疊，以及第五畫素電極PE5與第二資料線DL2和第三資料線DL3不重疊；而第二畫素電極PE2與第一資料線DL1和第四資料線DL4部分重疊，第四畫素電極PE4與第一資料線DL1和第二資料線DL2部分重疊，以及第六畫素電極PE6與第二資料線DL2和第三資料線DL3部分重疊。

再者，於一實施例中，共通電極可以具有至少一支條。請參考圖1A與圖8，為了方便說明起見，圖8為圖1A的畫素電極與共通電極的局部俯視示意圖，圖8中僅繪示第一畫素電極PE1、第二畫素電極PE2、共通電極CE11及共通電極CE12，並且省略了第一閘極線GL1、第一資料線DL1、第一主動元件TFT1、第二主動元件TFT2等構件。請參閱圖1A及圖8，對應第一畫素結構PX1的共通電極CE11具有支條CE11a，而對應第一畫素結構PX1的共通電極CE12具有支條CE12a，第一畫素電極PE1與第二畫素電極PE2分別具有至少兩個配向區，在本實施例中第一畫素電極PE1包含四個配向區DM1~DM4，第二畫素電極PE2包含四個配向區DM5~DM8。共通電極CE11的支條CE11a對應設置配向區DM1~DM4的交界處，而共通電極CE12的支條CE12a對應設置配向區DM5~DM8的交界處。對應第二畫素結構PX2的共通電極CE21具有支條CE21a，而對應第二畫素結構PX2的共通電極CE22具有支條CE22a，第三畫素電極PE3與第四畫素電極PE4分別具有至少兩個配向區，在本實施例中第三畫素電極PE3包含四個配向區DM9~DM12，第四畫素電極PE4包含四個配向區DM13~DM16。共通電極CE21的支條CE21a對應設置配向區DM9~DM12的交界處，而共通電極CE22的支條CE22a對應設置配向區DM13~DM16的交界處。在基板SUB的一垂直投影方向Z上，如圖1A所繪示，第一導線110a的垂直投影係與支條CE11a的垂直投影和支條CE12a的垂直投影重疊。因此，第一導線110a並不會影響第一畫素結構PX1的開口率。

於一實施例中，畫素結構的主動元件的閘極、分享主動元件的閘極、共通電極CE與閘極線GL屬於同一層的導電層，因此可以透過同一道製程來共同形成。於一實施態樣中，此述同一層的導電層的材料可以是單一金屬材料或是合金材料，但不以此為限。

於再一實施例中，畫素結構的主動元件的源極/汲極、分享主動元件的源極/汲極、導線110與資料線DL都屬於同一層的導電層，因此其可透過同一道製程來共同形成。於一實施態樣中，此述同一層的導電層的材料可以是單一金屬材料或是合金材料，但不以此為限。

於又一實施例中，連接電極120、畫素電極PE以及電極線140都屬於同一層的導電層，因此其可透過同一道製程來共同形成。於一實施態樣中，此述同一層的導電層的材料可以是透明導電材料，但不以此為限。

綜上所述，本發明實施例之所提供的畫素陣列，其利用導線（例如第一導線）作為畫素陣列之沿著第一方向電性連接的線路，而各畫素結構的共通電極作為畫素陣列之沿著第二方向電性連接的線路，因此，導線（例如第一導線）、連接電極（例如第一連接電極）以及各畫素結構的共通電極電性連接至一參考電壓，而無須於每一畫素結構設計電性連接至一參考電壓之導線。在一些實施例中，導線（例如第一導線）、連接電極（例如第一連接電極）以及各畫素結構的共通電極和分享主動元件係經由同一貫穿孔而彼此電性連接，因此，不需形成額外的貫穿孔來使導線（例如第一導線）、連接電極（例如第一連接電極）、以及各畫素結構的共通電極和分享主動元件電性連接，如此不僅節省製程步驟還可增加各畫素結構的開口率。在一些實施例中，導線（例如第一導線）的材料可以是單一金屬材料或是合金材料，因此阻抗較低，進而可改善水平串擾（H-crosstalk）的問題。

雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400、500、600‧‧‧畫素陣列

110‧‧‧導線

110a‧‧‧第一導線

110b‧‧‧第二導線

120‧‧‧連接電極

120a‧‧‧第一連接電極

120b‧‧‧ 第二連接電極

120c‧‧‧第三連接電極

120d‧‧‧第四連接電極

130‧‧‧絕緣層

130a‧‧‧第一絕緣層

130b‧‧‧第二絕緣層

140‧‧‧ 電極線

140a‧‧‧第一電極線

140b‧‧‧ 第二電極線

140c‧‧‧第三電極線

140d‧‧‧ 第四電極線

CE11、CE12、CE21、CE22、CE31、CE32、CE41、CE42‧‧‧共通電極

CE11a、CE12a、CE21a、CE22a‧‧‧支條

CH1、CH2、CH3、CH4‧‧‧通道層

DL‧‧‧資料線

DL1‧‧‧第一資料線

DL2‧‧‧第二資料線

DL3‧‧‧第三資料線

DL4‧‧‧第四資料線

D1‧‧‧第一方向

D2‧‧‧第二方向

DM1~DM16‧‧‧配向區

DE1、DE2、DE3、DE4、SWD1、SWD2‧‧‧汲極

GL‧‧‧閘極線

GL1‧‧‧第一閘極線

GL2‧‧‧第二閘極線

GE1、GE2、GE3、GE4、SWG1、SWG2‧‧‧閘極

H1、H2‧‧‧貫穿孔

PX‧‧‧畫素結構

PX1、PX2、PX3、PX4‧‧‧第一至第四畫素結構

PE1、PE2、PE3、PE4、PE5、 PE6、PE7、PE8‧‧‧第一至第八畫素電極

TFT1、TFT2、TFT3、TFT4、TFT5、 TFT6、TFT7、TFT8‧‧‧主動元件

SE1、SE2、SE3、SE4、SWS1、SWS2‧‧‧源極

SUB‧‧‧基板

SW1、SW2、SW3、SW4‧‧‧分享主動元件

SWCH1、SWCH2‧‧‧通道層

W1、W2‧‧‧接觸孔

X-X‧‧‧剖面線

Z‧‧‧ 垂直投影方向

圖1A為本發明一實施例的畫素陣列的俯視示意圖。 圖1B為圖1A的局部示意圖。 圖2是沿著圖1B之剖線X-X的剖面示意圖。 圖3為本發明另一實施例的畫素陣列的俯視示意圖。 圖4為本發明又一實施例的畫素陣列的俯視示意圖。 圖5為本發明又一實施例的畫素陣列的簡單俯視示意圖。 圖6為本發明又一實施例的畫素陣列的簡單俯視示意圖。 圖7為本發明又一實施例的畫素陣列的簡單俯視示意圖。 圖8為圖1A的畫素電極與共通電極的局部俯視示意圖。

Claims (15)

1. 一種畫素陣列，包括：一第一閘極線；一第一資料線與一第二資料線，與該第一閘極線交錯設置；一第一畫素結構與一第二畫素結構，該第一資料線位於該第一畫素結構與該第二畫素結構之間，其中：該第一畫素結構包括：一第一主動元件與一第二主動元件，電性連接該第一閘極線與該第一資料線；一第一畫素電極與一第二畫素電極，分別電性連接該第一主動元件與該第二主動元件；一第一共通電極，與該第一畫素電極至少部分重疊設置；以及一第一分享主動元件，電性連接該第二畫素電極；該第二畫素結構包括：一第三主動元件與一第四主動元件，電性連接該第一閘極線與該第二資料線；一第三畫素電極以及一第四畫素電極，分別電性連接該第三主動元件與該第四主動元件；一第二共通電極，與該第三畫素電極至少部分重疊設置；以及一第二分享主動元件，電性連接該第四畫素電極；一第一導線，與該第一畫素電極和該第二畫素電極重疊設置；一第一連接電極，電性連接該第一共通電極、該第一導線以及該第一分享主動元件；一第二連接電極，電性連接該第二共通電極以及該第二分享主動元件；以及一貫穿孔，該第一連接電極透過該貫穿孔以與該第一導線和該第一共通電極電性連接。
2. 如請求項1所述的畫素陣列，更包括一第一電極線與一第四資料線，其中該第一資料線與該第四資料線設置於該第一畫素結構的相對兩側，該第一電極線位於該第四資料線上且電性連接該第一連接電極。
3. 如請求項1所述的畫素陣列，更包括一第二電極線，其中該第二電極線位於與該第一資料線上且電性連接與該第二連接電極。
4. 如請求項1所述的畫素陣列，更包括：一第二閘極線，與該第一資料線和該第二資料線交錯設置一第三畫素結構與一第四畫素結構，該第一資料線位於該第三畫素結構與該第四畫素結構之間，其中：該第三畫素結構包括：一第五主動元件與一第六主動元件，電性連接該第二閘極線；一第五畫素電極與一第六畫素電極，分別電性連接該第五主動元件與該第六主動元件，其中該第一導線與該第五畫素電極和該第六畫素電極重疊設置；一第三共通電極，與該第五畫素電極至少部分重疊設置；以及一第三分享主動元件，電性連接該第六畫素電極；該第四畫素結構包括：一第七主動元件與一第八主動元件，電性連接該第二閘極線；一第七畫素電極以及一第八畫素電極，分別電性連接該第七主動元件與該第八主動元件；一第四共通電極，與該第七畫素電極至少部分重疊設置；以及一第四分享主動元件，電性連接該第八畫素電極；一第三連接電極，電性連接該第三共通電極、該第一導線以及該第三分享主動元件；以及一第四連接電極，電性連接該第四共通電極以及該第四分享主動元件。
5. 如請求項4所述的畫素陣列，其中該第五主動元件與該第六主動元件電性連接至該第一資料線，以及該第七主動元件與該第八主動元件電性連接至該第二資料線。
6. 如請求項4所述的畫素陣列，更包括一第三電極線及一第四電極線與一第四資料線，其中該第一資料線與該第四資料線設置於該第一畫素結構的相對兩側，該第三電極線與該第四電極線分別位於該第四資料線與該第一資料線上且分別電性連接該第三連接電極與該第四連接電極。
7. 如請求項4所述的畫素陣列，更包括：一第五共通電極，與該第二畫素電極至少部分重疊設置，其中該第五共通電極與該第三共通電極電性連接；一第六共通電極，與該第四畫素電極至少部分重疊設置，其中該第六共通電極與該第四共通電極電性連接；一第七共通電極，與該第六畫素電極至少部分重疊設置；以及一第八共通電極，與該第八畫素電極至少部分重疊設置。
8. 如請求項1所述的畫素陣列，更包括：一第三資料線，與該第一閘極線交錯設置：一第三畫素結構，其中該第二資料線位於該第二畫素結構與該第三畫素結構之間，其中：該第三畫素結構包括：一第五主動元件與一第六主動元件，電性連接該第一閘極線與該第三資料線電性連接；一第五畫素電極與一第六畫素電極，分別電性連接該第五主動元件與該第六主動元件；一第三共通電極，與該第五畫素電極至少部分重疊設置；以及一第三分享主動元件，電性連接該第六畫素電極；以及一第三連接電極，電性連接該第三共通電極以及該第三分享主動元件。
9. 如請求項8所述的畫素陣列，更包括一第三電極線，該第三電極線位於該第二資料線上且電性連接該第三連接電極。
10. 如請求項8所述的畫素陣列，更包括一第二導線，該第二導線與該第五畫素電極和該第六畫素電極重疊設置，其中該第二導線電性連接該第三共通電極及該第三分享主動元件。
11. 如請求項1所述的畫素陣列，其中對應該第一導線的該第一畫素結構為紅色畫素結構或藍色畫素結構。
12. 如請求項1所述的畫素陣列，其中該第一導線的延伸方向與該第一資料線的延伸方向相同。
13. 如請求項1所述的畫素陣列，其中該第一共通電極具有一支條，並且在一垂直投影方向上，該第一導線與該支條至少部分重疊設置。
14. 如請求項1所述的畫素陣列，其中該第一畫素電極和該第三畫素電極與該第一資料線之間具有一間隙，而該第二畫素電極和該第四畫素電極與該第一資料線部分重疊。
15. 如請求項1所述的畫素陣列，更包括：一第一絕緣層與一第二絕緣層，其中該第一絕緣層位於該第一共通電極與該第一導線之間，以及該第二絕緣層位於該第一導線與該第一連接電極之間，其中該貫穿孔，位於該第一絕緣層與該第二絕緣層中。