TWI654517B - 降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置 - Google Patents

Abstract

本發明的實施例提出一種降低快閃儲存介面中傳收的資料錯誤方法，由第一端的處理單元執行，包含下列步驟：透過最底層致能的解擾器解擾從第二端接收的第一資料；反覆監督解擾後的第一資料以判斷是否發生接收資料錯誤；每次偵測到解擾後的第一資料發生接收資料錯誤時，發送否定應答控制訊框給第二端，用以通知第二端關於解擾後的第一資料發生接收資料錯誤的資訊；以及當偵測到解擾後的第一資料發生接收資料錯誤的次數到達預設閥值時，不致能最底層的解擾器。

Description

降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置

本發明關連於一種快閃記憶體，特別是一種降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置。

快閃記憶體裝置通常分為NOR快閃裝置與NAND快閃裝置。NOR快閃裝置為隨機存取裝置，主裝置(host)可於位址腳位上提供存取NOR快閃裝置的任意位址，並即時地由NOR快閃裝置的資料腳位上獲得儲存於該位址上的資料。相反地，NAND快閃裝置並非隨機存取，而是序列存取。NAND快閃裝置無法像NOR快閃裝置一樣，可以存取任何隨機位址，主裝置反而需要寫入序列的位元組(bytes)值到NAND快閃裝置中，用以定義請求命令(command)的類型(如，讀取、寫入、抹除等)，以及此命令上的位址。位址可指向一個頁面(在快閃記憶體中的一個寫入作業的最小資料塊)或一個區塊(在快閃記憶體中的一個抹除作業的最小資料塊)。實際上，NAND快閃裝置通常從記憶體單元(memory cells)上讀取或寫入完整的數頁資料。當一整頁的資料從陣列讀取到裝置中的緩存器(buffer)後，藉由使用提取訊號(strobe signal)順序地敲出(clock out)內 容，讓主單元可逐位元組或字元組(words)存取資料。

快閃記憶體裝置通常包含裝置端及儲存單元，並且以快閃儲存介面連接上主控端。隨著儲存介面的資料傳輸速度越來越快，資料於傳收時更容易發生錯誤。因此，需要一種方法以及使用該方法的裝置，用以降低快閃儲存介面中傳收資料錯誤。

本發明的實施例提出一種降低快閃儲存介面中傳收的資料錯誤方法，由第一端的處理單元執行，包含下列步驟：透過最底層致能的解擾器解擾從第二端接收的第一資料；反覆監督解擾後的第一資料以判斷是否發生接收資料錯誤；每次偵測到解擾後的第一資料發生接收資料錯誤時，發送否定應答控制訊框給第二端，用以通知第二端關於解擾後的第一資料發生接收資料錯誤的資訊；以及當偵測到解擾後的第一資料發生接收資料錯誤的次數到達預設閥值時，不致能最底層的解擾器。

本發明的實施例提出一種降低快閃儲存介面中傳收資料錯誤的裝置，包含最底層及處理單元。最底層耦接於對應端，包含解擾器。處理單元耦接於最底層，透過上述最底層致能的上述解擾器解擾從上述對應端接收的第一資料；反覆監督解擾後的第一資料以判斷是否發生接收資料錯誤；每次偵測到解擾後的第一資料發生接收資料錯誤時，發送否定應答控制訊框給對應端，用以通知對應端關於第一資料發生接收資料錯誤的資訊；以及當偵測到解擾後的第一資料發生接收資料錯誤 的次數到達預設閥值時，不致能最底層的解擾器。

本發明的實施例提出另一種降低快閃儲存介面中傳收的資料錯誤方法，由第一端的處理單元執行，包含下列步驟：當第一端的擾碼器處於致能狀態時，反覆偵測是否從第二端接收到否定應答控制訊框；當接收到否定應答控制訊框的次數到達預設閥值時，不致能擾碼器；當第一端的擾碼器處於不致能狀態時，反覆偵測是否從第二端接收到應答控制訊框；以及當接收到應答控制訊框時，致能擾碼器。

本發明的實施例提出另一種降低快閃儲存介面中傳收資料錯誤的裝置，包含最底層及處理單元。最底層耦接於對應端，包含擾碼器。處理單元耦接於最底層，當擾碼器處於致能狀態時，反覆偵測是否從對應端接收到否定應答控制訊框；當接收到否定應答控制訊框的次數到達預設閥值時，不致能擾碼器；當擾碼器處於不致能狀態時，反覆偵測是否從對應端接收到應答控制訊框；以及當接收到應答控制訊框時，致能擾碼器。

10‧‧‧快閃記憶體

110‧‧‧計算裝置

130‧‧‧主控端

131‧‧‧物理層

133‧‧‧物理轉換層

135‧‧‧資料連接層

137‧‧‧處理單元

150‧‧‧裝置端

151‧‧‧物理層

153‧‧‧物理轉換層

155‧‧‧資料連接層

157‧‧‧處理單元

170‧‧‧存取介面

170_0~170_j‧‧‧存取子介面

180‧‧‧儲存單元

180_0_0~180_j_i‧‧‧儲存子單元

310_0‧‧‧資料線

320_0_0~320_0_i‧‧‧晶片致能控制訊號

S411~S493‧‧‧方法步驟

50‧‧‧否定應答控制訊框

S610~S690‧‧‧方法步驟

第1圖係依據本發明實施例之快閃記憶體的系統架構示意圖。

第2圖係依據本發明實施例之存取介面與儲存單元的方塊圖。

第3圖係依據本發明實施例之一個存取子介面與多個儲存子單元的連接示意圖。

第4圖係依據本發明實施例之接收端的資料傳輸設定調整方法的流程圖。

第5圖係顯示依據本發明實施例之否定應答控制訊框的資料結構。

第6圖係依據本發明實施例之傳送端的資料傳輸設定調整方法的流程圖。

以下說明係為完成發明的較佳實現方式，其目的在於描述本發明的基本精神，但並不用以限定本發明。實際的發明內容必須參考之後的權利要求範圍。

必須了解的是，使用於本說明書中的”包含”、”包括”等詞，係用以表示存在特定的技術特徵、數值、方法步驟、作業處理、元件以及/或組件，但並不排除可加上更多的技術特徵、數值、方法步驟、作業處理、元件、組件，或以上的任意組合。

於權利要求中使用如”第一”、"第二"、"第三"等詞係用來修飾權利要求中的元件，並非用來表示之間具有優先權順序，先行關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。

第1圖係依據本發明實施例之快閃記憶體的系統架構示意圖。快閃記憶體10的系統架構包含裝置端150，並透過通用快閃儲存(UFS,Universal Flash Storage)介面與主控端130溝通。UFS是個快閃儲存規範，用以達成較高的資料傳輸速 度及更可靠的快閃記憶儲存，並且不需要因為快閃儲存單元的類型不同而配置不同的轉換器。快閃記憶體10可配備於數位相機、行動電話、消費性電子設備等之中。UFS介面可運行於脈波寬度調變檔(PWM,Pulse-Width Modulation gear)及高速檔(HS,High-Speed gear)。脈波寬度調變檔可為1Gbps(Gigabits per second)或更低速，而高速檔可為1.4Gbps或更高速。脈波寬度調變檔可稱為低速檔。例如，表1列舉UFS規範所定義不同高速檔(HS-GEARs)的資料傳輸率： 例如，高速檔HS-G1的A級資料傳輸率為1248Mbps，而高速檔HS-G1的B級資料傳輸率為1248Mbps，高速檔HS-G2的A級資料傳輸率為2496Mbps，而高速檔HS-G2的B級資料傳輸率為2915.2Mbps，依此類推。表2列舉UFS規範所定義不同脈波寬度調變檔(PWM-GEARs)的資料傳輸率： 低速檔PWM-G0的資料傳輸率介於0.01至3Mbps之間，低速檔PWM-G1的資料傳輸率介於3至9Mbps之間，低速檔PWM-G2的資料傳輸率介於6至18Mbps之間，依此類推。

快閃記憶體10更包含儲存單元180，並且裝置端150使用存取介面170與儲存單元180溝通，可採用雙倍資料率(double data rate,DDR)通訊協定與儲存單元180溝通，例如，開放NAND快閃(open NAND flash interface,ONFI)、雙倍資料率開關(DDR toggle)或其他介面。裝置端150的處理單元157透過存取介面170寫入資料到儲存單元180中的指定位址，以及從儲存單元180中的指定位址讀取資料。詳細來說，裝置端150的處理單元157透過存取介面170寫入資料到儲存單元180中的指定位址，以及從儲存單元180中的指定位址讀取資料。存取介面170使用數個電子訊號來協調裝置端150的處理單元157與儲存單元180間的資料與命令傳遞，包含資料線(data line)、時脈訊號(clock signal)與控制訊號(control signal)。資料線可用以傳遞命令、位址、讀出及寫入的資料；控制訊號線可用以傳遞晶片致能(chip enable,CE)、位址提取致能(address latch enable,ALE)、命令提取致能(command latch enable,CLE)、寫入致能(write enable,WE)等控制訊號。

儲存單元180可包含多個儲存子單元，每一個儲存子單元實施於一個晶粒(die)上，各自使用關聯的存取子介面與處理單元157進行溝通。第2圖係依據本發明實施例之存取介面與儲存單元的方塊圖。快閃記憶體10可包含j+1個存取子介面170_0至170_j，存取子介面又可稱為通道(channel)，每一個存取子介面連接i+1個儲存子單元。換句話說，i+1個儲存子單元共享一個存取子介面。例如，當快閃記憶體10包含4個通道(j=3)且每一個通道連接4個儲存單元(i=3)時，快閃記憶體10一共擁有16個儲存單元180_0_0至180_j_i。處理單元157可驅動存取子介面170_0至170_j中之一者，從指定的儲存子單元讀取資料。每個儲存子單元擁有獨立的晶片致能(CE)控制訊號。換句話說，當欲對指定的儲存子單元進行資料讀取時，需要驅動關聯的存取子介面致能此儲存子單元的晶片致能控制訊號。第3圖係依據本發明實施例之一個存取子介面與多個儲存子單元的連接示意圖。處理單元157可透過存取子介面170_0使用獨立的晶片致能控制訊號320_0_0至320_0_i來從連接的儲存子單元180_0_0至180_0_i中選擇出其中一者，接著，透過共享的資料線310_0從選擇出的儲存子單元的指定位置讀取資料。

主控端130的處理單元137可使用存取介面120透過指定通訊協定與計算裝置110進行溝通，例如，通用序列匯流排(universal serial bus,USB)、先進技術附著(advanced technology attachment,ATA)、序列先進技術附著(serial advanced technology attachment,SATA)、快速周邊元件互聯(peripheral component interconnect express,PCI-E)或其他介 面。

主控端130及裝置端150各自包含UFS互聯層(UIC,UFS InterConnect layer)。UFS互聯層是UFS分層架構的最底層，管理主控端130及裝置端150間的連接。主控端130的UFS互聯層可包含物理層(PHY,L1 layer)131、物理轉換層(physical adapter,L1.5 layer)133及資料連接層(data link,L2 layer)135。裝置端150的UFS互聯層可包含物理層151、物理轉換層153及資料連接層155。物理層131及151中之每一者可包含差動輸出對，如圖1的TXP及TXN，用以傳送資料至對應端，以及差動輸入對，如圖1的RXP及RXN，用以從對應端接收資料。例如，主控端130的物理層131可透過差動輸出對傳送資料至裝置端150，以及透過差動輸入對從裝置端150接收資料。反面來說，裝置端150的物理層131可透過差動輸出對傳送資料至主控端130，以及透過差動輸入對從主控端130接收資料。

主控端130及裝置端150中之每一者(亦可稱為接收端)於運行在高速檔或低速檔時，可透過其最底層(例如，UFS互聯層)致能的解擾器(descrambler)解擾從對應端接收的資料以取得解擾後的資料，判斷解擾後的資料是否發生錯誤。例如，主控端130可解擾從裝置端150接收的資料以取得資料訊框以及/或控制訊框，判斷資料訊框以及/或控制訊框是否發生接收資料錯誤，反之亦然。當接收端偵測到解擾後的資料存在錯誤時，傳送否定應答控制訊框(NAC,negative acknowledgement control frame)給對應端。並且，當偵測解擾後的資料存在錯誤到達預設的次數時，不致能解擾器。另一方面，當對應端接收 到否定應答控制訊框到達上述預設的次數時，不致能擾碼器。反面來說，當接收端的最底層不致能解擾器時(亦即是對應端的最底層不致能擾碼器時)，接收端持續監督接收的資料訊框以及/或控制訊框，並且，當偵測到不存在接收資料錯誤時，致能解擾器並且傳送應答控制訊框(ACK,acknowledgement control frame)給對應端。例如，主控端130的最底層不致能解擾器時，主控端130持續監督接收的資料訊框以及/或控制訊框，並且，當偵測到不存在接收資料錯誤時，致能解擾器並且並且傳送應答控制訊框給裝置端150，反之亦然。另一方面，當對應端接收到應答控制訊框時，致能擾碼器。擾碼器可使用硬體電路實施於傳送端的物理轉換層之中，而解擾器可使用硬體電路實施於接收端的物理轉換層之中。於此須注意的是，將資料進行擾碼雖然可提升安全性，但可能讓資料於傳輸中產生錯誤比特的機會提高。

第4圖係依據本發明實施例之接收端的資料傳輸設定調整方法的流程圖。此方法由處理單元137或157於載入並執行特定微碼或軟體指令時實施。接收端的處理單元可為通用處理器(general-purpose processor)、微控制器(microcontroller)、微控制器單元(MCU,microcontroller unit)等。當接收端的處理單元從接收端的非揮發性記憶體(non-volatile memory)載入並執行相關韌體時實施以下所述的調整方法。接收端的處理單元可透過差動輸入對從另一端(或可稱為對應端或傳送端)接收資料，並且透過其最底層致能的解擾器解擾從對應端接收的資料以取得解擾後資料。判斷是否 於接收端的物理轉換層偵測到循環冗餘校驗(CRC,Cyclic Redundancy Check)錯誤，或者於接收端的物理層偵測到符號錯誤(步驟S411)。當沒有偵測到解擾後資料的循環冗餘校驗錯誤或符號錯誤或沒有致能解擾器時(步驟S411中”否”的路徑)，進行下一回合的接收資料判斷(步驟S411)。當偵測到解擾後資料的循環冗餘校驗或符號錯誤時(步驟S411中”是”的路徑)，傳送否定應答控制訊框給對應端(步驟S413)。第5圖係顯示依據本發明實施例之否定應答控制訊框的資料結構。否定應答控制訊框50的長度為2個符號(symbols)，而每個符號為16比特。

由於接收資料的錯誤可能只是偶然發生，因此接收端的處理單元可維護比特錯誤率計數器(BER,Bit Error Rate counter)，初始為1，用以記錄偵測到循環冗餘校驗錯誤或符號錯誤的次數，並且於偵測到循環冗餘校驗錯誤或符號錯誤多次之後再進行調整。例如，當傳送否定應答控制訊框給對應端後(步驟S413)，接收端的處理單元更判斷比特錯誤率計數器的值是否到達或高於預設閥值(例如，2至10間的任意整數)(步驟S431)。當比特錯誤率計數器的值低於預設閥值時(步驟S431中”否”的路徑)，比特錯誤率計數器的值加1(步驟S433)，並進行下一回合的接收資料判斷(步驟S411)。當比特錯誤率計數器的值到達或高於預設閥值時(步驟S431中”是”的路徑)，接收端的處理單元不致能接收端中物理轉換層的解擾器(步驟S450)。於步驟S450，於此須注意的是，接收端的處理單元不需要發送任何訊息給對應端來不致能對應端的擾碼器，用以節省接收端及對應端間使用的頻寬。取而代之地，對應端也維護 一個計數器，並且每次從接收端接收到否定應答控制訊框時，讓計數器的值加一。對應端不致能擾碼器的細節可參考如後的說明。

於另一些實施例中，接收端的處理單元可不維護比特錯誤率計數器，並省略步驟S431及S433。換句話說，當偵測到循環冗餘校驗錯誤或符號錯誤後，接收端的處理單元就認定需要不致能解擾器。於另一些實施例中，於步驟S431中的預設閥值可設為1，用以一偵測到循環冗餘校驗錯誤或符號錯誤後，接收端的處理單元就認定需要不致能解擾器。

於接收端中實體層的解擾器不致能時，接收端的處理單元可持續監督透過差動輸入對從對應端接收的資料，並且判斷是否於接收端的物理轉換層偵測到循環冗餘校驗錯誤，或者於接收端的物理層偵測到符號錯誤(步驟S470)。當依然偵測到循環冗餘校驗或符號錯誤時(步驟S470中”是”的路徑)，接收端的處理單元維持不致能接收端中實體層的解擾器及指示對應端的處理單元維持不致能對應端中實體層的擾碼器(步驟S450)。當沒有偵測到循環冗餘校驗或符號錯誤時(步驟S470中”否”的路徑)，接收端的處理單元致能接收端中物理轉換層的解擾器及傳送應答控制訊框給對應端(步驟S491)，以及重設比特錯誤率計數器的值為1(步驟S493)。

第6圖係依據本發明實施例之傳送端的資料傳輸設定調整方法的流程圖。此方法由處理單元137或157於載入並執行特定微碼或軟體指令時實施。傳送端的處理單元可為通用處理器、微控制器、微控制器單元等。當傳送端的物理轉換層 的擾碼器處於致能狀態時，傳送端的處理器反覆偵測是否從對應端(亦可稱為接收端)接收到否定應答控制訊框(步驟S610)。

由於接收資料的錯誤可能只是偶然發生，因此傳送端的處理單元也可維護否定應答計數器，用以記錄接收到否定應答控制訊框的次數，並且於接收到否定應答控制訊框多次之後再進行調整。例如，當從對應端接收到否定應答控制訊框時(步驟S610中”是”的路徑)，傳送端的處理單元更判斷否定應答計數器的值是否到達或高於預設閥值(步驟S631)。於此須注意的是，步驟S631中的預設閥值相同於對應端中相應於比特錯誤率計數器的預設閥值，例如，如步驟S431中所示的預設閥值。當否定應答計數器的值低於預設閥值時(步驟S631中”否”的路徑)，否定應答計數器的值加1(步驟S633)，並進行下一回合的判斷(步驟S610)。當否定應答計數器的值到達或高於預設閥值時(步驟S631中”是”的路徑)，傳送端的處理單元不致能物理轉換層的擾碼器(步驟S650)。當傳送端的物理轉換層的擾碼器處於不致能狀態時，傳送端的處理器反覆偵測是否從對應端接收到應答控制訊框(步驟S670)。當從對應端接收到應答控制訊框時(步驟S670中”是”的路徑)，傳送端的處理單元致能物理轉換層的擾碼器(步驟S690)。

於此須注意的是，應答控制訊框及否定應答控制訊框是通用快閃儲存規範中分別使用來讓接收端向對應端回覆之前的傳送資料已正確接收到及已經發生錯誤的信息。在規範的應答控制訊框及否定應答控制訊框的基礎上進行擾碼器及解擾器的致能及不致能，可不需要再額外產生及解譯自訂的 請求。

雖然第1至3圖中包含了以上描述的元件，但不排除在不違反發明的精神下，使用更多其他的附加元件，已達成更佳的技術效果。此外，雖然第4圖及第6圖的流程圖採用指定的順序來執行，但是在不違反發明精神的情況下，熟習此技藝人士可以在達到相同效果的前提下，修改這些步驟間的順序，所以，本發明並不侷限於僅使用如上所述的順序。此外，熟習此技藝人士亦可以將若干步驟整合為一個步驟，或者是除了這些步驟外，循序或平行地執行更多步驟，本發明亦不因此而侷限。

雖然本發明使用以上實施例進行說明，但需要注意的是，這些描述並非用以限縮本發明。相反地，此發明涵蓋了熟習此技藝人士顯而易見的修改與相似設置。所以，申請權利要求範圍須以最寬廣的方式解釋來包含所有顯而易見的修改與相似設置。

Claims (20)

1. 一種降低快閃儲存介面中傳收資料錯誤方法，由一第一端的處理單元執行，包含：透過一最底層致能的一解擾器解擾從一第二端接收的第一資料；反覆監督一解擾後的第一資料以判斷是否發生一接收資料錯誤；每次偵測到上述解擾後的第一資料發生上述接收資料錯誤時，發送一否定應答控制訊框給上述第二端，用以通知上述第二端關於上述第一資料發生上述接收資料錯誤的資訊；以及當偵測到上述解擾後的第一資料發生上述接收資料錯誤的次數到達一預設閥值時，不致能上述最底層的上述解擾器。
2. 如申請專利範圍第1項所述的降低快閃儲存介面中傳收資料錯誤方法，包含：當偵測到上述解擾後的第一資料發生上述接收資料錯誤的次數到達上述預設閥值時，不發送用以不致能上述第二端的一擾碼器的一請求給上述第二端。
3. 如申請專利範圍第1項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述解擾後的第一資料的上述接收資料錯誤代表上述物理轉換層於上述解擾後的第一資料偵測到一循環冗餘校驗錯誤或者上述物理層於上述解擾後的第一資料偵測到一符號 錯誤，以及上述預設閥值為1。
4. 如申請專利範圍第1項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述解擾後的第一資料的上述接收資料錯誤代表上述物理轉換層於上述解擾後的第一資料偵測到一循環冗餘校驗錯誤或者上述物理層於上述解擾後的第一資料偵測到一符號錯誤，以及上述預設閥值為2至10之間的任意整數。
5. 如申請專利範圍第4項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述循環冗餘校驗錯誤及上述符號錯誤的次數以一比特錯誤率計數器紀錄，上述方法，包含：當偵測到上述循環冗餘校驗錯誤或上述符號錯誤時，將上述比特錯誤率計數器的值加1。
6. 如申請專利範圍第5項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述第二端維護一否定應答計數器；當從上述第一端接收到上述否定應答控制訊框時，將上述否定應答計數器的值加1；並且當上述否定應答計數器的值到達上述預設閥值時，不致能一擾碼器。
7. 如申請專利範圍第1項所述的降低快閃儲存介面中傳收資料錯誤方法，包含：當上述解擾器不致能時，反覆偵測從上述第二端接收的一第二資料是否沒有發生上述接收資料錯誤；以及當偵測到上述第二資料沒有發生上述接收資料錯誤時，致 能上述最底層的上述解擾器以及傳送一應答控制訊框至上述第二端。
8. 如申請專利範圍第7項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，當上述第二端從上述第一端接收到上述應答控制訊框時，致能一擾碼器。
9. 一種降低快閃儲存介面中傳收資料錯誤方法，由一第一端的處理單元執行，包含：當上述第一端的一擾碼器處於一致能狀態時，反覆偵測是否從一第二端接收到一否定應答控制訊框；當接收到上述否定應答控制訊框的次數到達一預設閥值時，不致能上述擾碼器；當上述第一端的上述擾碼器處於一不致能狀態時，反覆偵測是否從上述第二端接收到一應答控制訊框；以及當接收到上述應答控制訊框時，致能上述擾碼器。
10. 如申請專利範圍第9項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述第一端維護一否定應答計數器，上述方法包含：當從上述第二端接收到上述否定應答控制訊框時，將上述否定應答計數器的值加1。
11. 一種降低快閃儲存介面中傳收資料錯誤裝置，包含：一最底層，耦接於一對應端，包含一解擾器；以及一處理單元，耦接於上述最底層，透過上述最底層致能的上述解擾器解擾從上述對應端接收的第一資料；反覆監督 一解擾後的第一資料以判斷是否發生一接收資料錯誤；每次偵測到上述解擾後的第一資料發生上述接收資料錯誤時，發送一否定應答控制訊框給上述對應端，用以通知上述對應端關於上述第一資料發生上述接收資料錯誤的資訊；以及當偵測到上述解擾後的第一資料發生上述接收資料錯誤的次數到達一預設閥值時，不致能上述最底層的上述解擾器。
12. 如申請專利範圍第11項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述處理單元當偵測到上述解擾後的第一資料發生上述接收資料錯誤的次數到達上述預設閥值時，不發送用以不致能上述第二端的一擾碼器的一請求給上述第二端。
13. 如申請專利範圍第11項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述解擾後的第一資料的上述接收資料錯誤代表上述物理轉換層於上述解擾後的第一資料偵測到一循環冗餘校驗錯誤或者上述物理層於上述解擾後的第一資料偵測到一符號錯誤，以及上述預設閥值為1。
14. 如申請專利範圍第11項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述解擾後的第一資料的上述接收資料錯誤代表上述物理 轉換層於上述解擾後的第一資料偵測到一循環冗餘校驗錯誤或者上述物理層於上述解擾後的第一資料偵測到一符號錯誤，以及上述預設閥值為2至10之間的任意整數。
15. 如申請專利範圍第14項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述循環冗餘校驗錯誤及上述符號錯誤的次數以一比特錯誤率計數器紀錄，以及上述處理單元當偵測到上述循環冗餘校驗錯誤或上述符號錯誤時，將上述比特錯誤率計數器的值加1。
16. 如申請專利範圍第15項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述對應端維護一否定應答計數器；當從上述裝置接收到上述否定應答控制訊框時，將上述否定應答計數器的值加1；並且當上述否定應答計數器的值到達上述預設閥值時，不致能一擾碼器。
17. 如申請專利範圍第11項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述處理單元當上述解擾器不致能時，反覆偵測從上述對應端接收的一第二資料是否沒有發生上述接收資料錯誤；以及當偵測到上述第二資料沒有發生上述接收資料錯誤時，致能上述最底層的上述解擾器以及傳送一應答控制訊框至上述對應端。
18. 如申請專利範圍第17項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，當上述對應端從上述裝置接收到上述應答控制訊框時，致能一擾碼器。
19. 一種降低快閃儲存介面中傳收資料錯誤裝置，包含： 一最底層，耦接於一對應端，包含一擾碼器；以及一處理單元，耦接於上述最底層，當上述擾碼器處於一致能狀態時，反覆偵測是否從上述對應端接收到一否定應答控制訊框；當接收到上述否定應答控制訊框的次數到達一預設閥值時，不致能上述擾碼器；當上述擾碼器處於一不致能狀態時，反覆偵測是否從上述對應端接收到一應答控制訊框；以及當接收到上述應答控制訊框時，致能上述擾碼器。
20. 如申請專利範圍第19項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述處理單元維護一否定應答計數器；以及當從上述對應端接收到上述否定應答控制訊框時，將上述否定應答計數器的值加1。