JP2019047146A - 電子機器および電力管理方法 - Google Patents

Abstract

【課題】ホストとのネゴシエーションを実行することなく遷移可能な新たな低電力状態を利用できる電子機器を実現する。【解決手段】実施形態によれば、複数のレーンから構成されるリンクを含むシリアルインタフェースを介してホストに接続可能な電子機器は、各々が対応するレーンの送信用の差動信号線ペアを介してデータを送信する複数の送信回路と、各々が対応するレーンの受信用の差動信号線ペアを介してデータを受信する複数の受信回路と、制御回路とを具備する。前記制御回路は、前記電子機器の状態を、通常動作状態から、前記複数の送信回路がアクティブ状態に維持され且つ前記複数のレーン内の一つのレーンに対応する受信回路を除いて全ての受信回路がインアクティブ状態となる第１の状態に遷移させる。【選択図】図６

Description

本発明の実施形態は、複数のレーンから構成されるリンクを含むシリアルインタフェースを介して通信する技術に関する。

近年、デバイス間を相互接続するシリアルインタフェースが広く普及している。このシリアルインタフェースは、デバイス間の高速データ転送を可能にする。高速データ転送を必要する多くのデバイスは、シリアルインタフェースをサポートしている。これらデバイスの例には、様々な電子機器が含まれる。これらデバイスの各々は、そのデバイスとホストとの間のシリアルインタフェースを介してホストと通信することができる。

また、これらデバイスの各々は、ホストとネゴシエーションすることによって、通常動作状態から低電力状態に遷移することができる。例えば、ＰＣＩ Ｅｘｐｒｅｓｓ仕様で定められたアクティブ・ステート・パワー・マネージメント（ＡＳＰＭ）においては、ＡＳＰＭの機能がホストによって有効にされた場合にのみ、デバイスは、通常動作状態から低電力状態への遷移を開始することができる。

特表２０１４−５２７３２９号公報

したがって、たとえリンクを介して何ら情報が転送されていない場合であっても、ＡＳＰＭの機能がホストによって有効にされない限り、デバイスは低電力状態に入ることができない。このことは、デバイスの電力消費を増加させる要因となる。

本発明が解決しようとする課題は、ホストとのネゴシエーションを実行することなく遷移可能な新たな低電力状態を利用できる電子機器および電力管理方法を提供することである。

実施形態によれば、送信用の差動信号線ペアと受信用の差動信号線ペアとを各々が含む複数のレーンから構成されるリンクを含むシリアルインタフェースを介してホストに接続可能な電子機器は、前記複数のレーンに対応する複数の送信回路であって各々が対応するレーンの前記送信用の差動信号線ペアを介してデータを送信する複数の送信回路と、前記複数のレーンに対応する複数の受信回路であって各々が対応するレーンの前記受信用の差動信号線ペアを介してデータを受信する複数の受信回路と、制御回路とを具備する。前記制御回路は、前記電子機器の状態を、前記複数の送信回路および前記複数の受信回路がアクティブ状態である通常動作状態から、前記複数の送信回路がアクティブ状態に維持され且つ前記複数のレーン内の一つのレーンに対応する受信回路を除いて前記複数の受信回路がインアクティブ状態となる第１の低電力状態に遷移させる。

実施形態に係る電子機器（デバイス）の構成例を示すブロック図。 同実施形態のデバイスに設けられる物理レイヤ、データ・リンク・レイヤ、およびトランザクション・レイヤそれぞれの構成例を示すブロック図。 リンクステートＬ０、Ｌ０ｓ、Ｌ１．０間の関係を示す図。 ＡＳＰＭ Ｌ１．０遷移シーケンスを示す図。 同実施形態のデバイスによって実現される新たな低電力状態（Ａｄｖａｎｃｅｄ Ｌ０）を説明するための図。 同実施形態のデバイス内の物理レイヤの構成例を示すブロック図。 図６の物理レイヤ内のイコライザ＆シリアライザに含まれる幾つかの回路を示す図。 Ｌ０からＡｄｖａｎｃｅｄ Ｌ０に遷移するシーケンスとＡｄｖａｎｃｅｄ Ｌ０からＬ０に遷移するシーケンスとを示す図。 各レーンにシリアルに送信されるオーダード・セットと、複数のバイトデータがリンク内の全てのレーンにマッピングされるようにフレーミングされるトランザクション・レイヤ・パケット（ＴＬＰ）／データ・リンク・レイヤ・パケット（ＤＬＬＰ）とを示す図。 ＴＬＰレイアウトを示す図。 ＴＬＰの開始を示すＳＴＰトークンの構成を示す図。 ｘ８リンクにおけるＴＬＰレイアウトを示す図。 Ｌ０、Ｌ０ｓ、Ｌ１．０、Ａｄｖａｎｃｅｄ Ｌ０間の関係を示す図。 同実施形態のデバイスによって実行されるステート遷移処理の手順を示すフローチャート。 同実施形態のデバイスがＡｄｖａｎｃｅｄ Ｌ０である期間中に同実施形態のデバイスからホストに送信されるアイドルトークンおよびＵｐｄａｔｅ ＦＣ ＤＬＬＰを示す図。 Ｒｘ回路の同期状態の変化を説明するための図。 同実施形態のデバイスの構成が適用されたストレージデバイスの構成例を示すブロック図。

以下、図面を参照して、実施形態を説明する。

まず、図１を参照して、実施形態に係る電子機器の構成を説明する。

この電子機器は、シリアルインタフェースを介してホスト（ホストデバイス）１に接続可能なデバイス４として実現されている。このシリアルインタフェースは、デバイス間を相互接続するリンク（シリアルリンク）を含む。図１では、デバイス４が、複数のレーンを含むリンク（マルチレーンリンク）を介してホスト１に接続されている場合が例示されている。

このリンクは、複数のレーン、つまりレーン０、レーン１、…レーンＮを含む。各レーンは、受信用の差動信号線ペア（Ｒｘ＋，Ｒｘ−）と、送信用の差動信号線ペア（Ｔｘ＋，Ｔｘ−）とを含む。各レーンは、ロジカルレーンと称されることもある。デバイス４は、レーン０、レーン１、…レーンＮから構成されるリンクを介してデータ送信およびデータ受信を同時に実行することができる。

このようなレーンから構成されるリンクを含むシリアルインタフェースの規格の例には、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）がある。ＰＣＩ Ｅｘｐｒｅｓｓ仕様に準拠するシリアルインタフェースにおいては、ｘ１レーン、ｘ２レーン、ｘ４レーン、ｘ８レーン、ｘ１２レーン、ｘ１６レーン、ｘ３２レーンがサポートされている。

以下では、デバイス４とホスト１との間を相互接続するシリアルインタフェースがＰＣＩ Ｅｘｐｒｅｓｓ仕様に準拠するシリアルインタフェースである場合を例示して説明する。もちろん、本実施形態が適用されるシリアルインタフェースはＰＣＩ Ｅｘｐｒｅｓｓ仕様に準拠するシリアルインタフェースに限定されず、本実施形態は、複数のレーンを含むリンクを備える様々なシリアルインタフェース規格に適用することができる。

ホスト１は、デバイス４を周辺デバイス（Ｉ／Ｏデバイス）として利用する装置である。ホスト１は、パーソナルコンピュータ、サーバといった情報処理装置であってもよいし、カメラのようなオーディオ・ビデオ製品であってもよい。

このホスト１は、ＣＰＵ２と、シリアルインタフェースを介してデバイス４と通信するためのルート・コンプレックス３とを含む。

ルート・コンプレックス３は、トランザクション・レイヤ３１、データ・リンク・レイヤ３２、および物理レイヤ３３を含む。物理レイヤ３３は、物理サブブロック（ＰＨＹ）３３ａ、およびＭＡＣ（メディアアクセスコントロール）サブブロック３３ｂとを含む。

デバイス４は、エンドポイントと称されるＩ／Ｏデバイスである。このデバイス４も、ルート・コンプレックス３と同様に、トランザクション・レイヤ４１、データ・リンク・レイヤ４２、および物理レイヤ４３を含む。物理レイヤ４３は、物理サブブロック（ＰＨＹ）４３ａ、およびＭＡＣ（メディアアクセスコントロール）サブブロック４３ｂとを含む。これらトランザクション・レイヤ４１、データ・リンク・レイヤ４２、および物理レイヤ４３は、一つのＳｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳｏＣ）のような回路によって実現されていてもよい。

トランザクション・レイヤ３１、４１は、データリード、データライトのようなトランザクションを処理するレイヤである。トランザクション・レイヤ３１、４１は、トランザクション・レイヤ・パケット（ＴＬＰ）の構築および処理を実行する。ＴＬＰは、リード／ライト要求、リード／ライト要求に対するコンプリーション（リード要求に対するコンプリーションの場合はデータを含む）、等を送信するために使用される。

データ・リンク・レイヤ３２、４２の各々は、トランザクション・レイヤと物理レイヤとの間の中間レイヤであり、リンク管理と、ＴＬＰを安全に送受信するための処理と、データ・リンク・レイヤ・パケット（ＤＬＬＰ）の構築および処理とを実行する。ＤＬＬＰには、フロー制御情報を送信するためのＤＬＬＰ（例えば、Ｕｐｄａｔｅ ＦＣ ＤＬＬＰ）、肯定応答（アクノリッジ）を送信するためのＡｃｋ ＤＬＬＰ、否定応答（再送要求）を送信するためのＮａｋ ＤＬＬＰ、などが含まれる。

物理レイヤ３３、４３は、リンクに含まれる複数のレーンを介してデータを物理的に送受信するインタフェース動作を実行する。物理レイヤ３３、４３の各々は、このインタフェース動作のための様々な回路を含む。上述のシリアルインタフェースが第３世代ＰＣＩ ｅｘｐｒｅｓｓ仕様（Ｇｅｎ３）に準拠するケースにおいては、これら回路は、通常、ドライバ、入力バッファ、パラレル・ツー・シリアル変換回路（シリアライザ）、シリアル・ツー・パラレル変換回路（デシリアライザ）、１２８ｂ／１３０ｂエンコーダ、１２８ｂ／１３０ｂデコーダ、スクランブラ、デスクランブラ、フレーミング回路、デフレーミング回路、等を含む。なお、本実施形態が適用可能なシリアルインタフェースは、第３世代ＰＣＩ ｅｘｐｒｅｓｓ仕様（Ｇｅｎ３）に限定されず、第１世代ＰＣＩ ｅｘｐｒｅｓｓ仕様（Ｇｅｎ１）であってもよいし、第２世代ＰＣＩ ｅｘｐｒｅｓｓ仕様（Ｇｅｎ２）であってもよい。Ｇｅｎ１／２においては、物理レイヤ３３、４３の各々は、例えば、１２８ｂ／１３０ｂエンコーダおよび１２８ｂ／１３０ｂデコーダの代わりに、８ｂ／１０ｂエンコーダおよび８ｂ／１０ｂデコーダを含む。

ドライバは、データを送信するために送信用の差動信号線ペアを駆動する。入力バッファは、受信用の差動信号線ペアから信号を受信する回路であり、例えば、イコライザ、等を含む。パラレル・ツー・シリアル変換回路（シリアライザ）は、送信データをパラレルデータからシリアルデータに変換する。シリアル・ツー・パラレル変換回路（デシリアライザ）は、受信されたシリアルデータをパラレルデータに変換する。１２８ｂ／１３０ｂエンコーダは、シンボル間干渉を低減し且つクロックを送信データに埋め込むために、送信データに対して１２８ｂ／１３０ｂ符号化を施す。１２８ｂ／１３０ｂデコーダは、受信された１２８ｂ／１３０ｂ符号化データを復号する。スクランブラは、１２８ｂ／１３０ｂ符号化の前に、同じビット値が連続する長さが一定長以下になるように送信データをスクランブルする。デスクランブラは、スクランブルされている受信データをデスクランブルして元のデータを得る。

フレーミング回路、およびデフレーミング回路は、フレーミング動作、およびデフレーミング動作を実行する。フレーミング動作は、ＴＬＰ、ＤＬＬＰのような送信データを構成する複数のバイトデータを複数のレーンにバイト単位で順番に割り当てる動作である。デフレーミング動作は、複数のレーンに対応する複数の受信データストリームを結合して、ＴＬＰ、ＤＬＬＰのような元データを再生成する動作である。

さらに、物理レイヤ３３、４３の各々は、オーダード・セットと称されるメッセージを送受信する機能を有している。

デバイス４は、さらに、コンフィグレーションレジスタ５１を含む。コンフィグレーションレジスタ５１は、ホスト１によってアクセス可能なレジスタであり、デバイス４内の様々な機能をホスト１によって設定するために使用される。通常、コンフィグレーションレジスタ５１は、トランザクション・レイヤ４１の上位層（ソフトウェア層）内に設けられている。

図２は、デバイス４に含まれている物理レイヤ４３、データ・リンク・レイヤ４２、およびトランザクション・レイヤ４２それぞれの構成例を示す。

図２では、リンクがレーン０〜レーン３を含むｘ４レーンである場合が想定されている。また、図２では、各レーンに含まれる受信用の差動信号線ペアは各レーンからデバイス４に向かう一つの矢印によって表されており、各レーンに含まれる送信用の差動信号線ペアはデバイス４から各レーンに向かう一つの矢印によって表されている。

デバイス４の物理レイヤ４３は、４つの受信回路（Ｒｘ回路）、つまり、レーン０に対応する受信回路（Ｒｘ回路（レーン０））、レーン１に対応する受信回路（Ｒｘ回路（レーン１））、レーン２に対応する受信回路（Ｒｘ回路（レーン２））、レーン３に対応する受信回路（Ｒｘ回路（レーン３））を含む。各受信回路（Ｒｘ回路）は、対応するレーンの受信用の差動信号線ペアを介してデータを受信する回路（レシーバ）である。

デバイス４の物理レイヤ４３は、４つの送信回路（Ｔｘ回路）、つまり、レーン０に対応する送信回路（Ｔｘ回路（レーン０））、レーン１に対応する送信回路（Ｔｘ回路（レーン１））、レーン２に対応する送信回路（Ｔｘ回路（レーン２））、レーン３に対応する送信回路（Ｔｘ回路（レーン３））も含む。各送信回路（Ｔｘ回路）は、対応するレーンの送信用の差動信号線ペアを介してデータを送信する回路（トランスミッタ）である。

上述したように、物理レイヤ４３がフレーミング動作およびデフレーミング動作を実行するので、データ・リンク・レイヤ４２およびトランザクション・レイヤ４１の各々は、複数のレーン（ここでは、レーン０、レーン１、レーン２、レーン３）に共通の一つの受信回路（Ｒｘ回路）と、複数のレーン（ここでは、レーン０、レーン１、レーン２、レーン３）に共通の一つの送信回路（Ｔｘ回路）とを含む。

図１で説明したルート・コンプレックス３およびデバイス（エンドポイント）４の各々は、複数のリンクステート（リンクパワーステートともいう）をサポートしている。

ＰＣＩ Ｅｘｐｒｅｓｓ仕様においては、Ｌ０、Ｌ０ｓ、Ｌ１．ｘのようなリンクステートが規定されている。Ｌ０ステートは、データ送信およびデータ受信が実行される通常動作状態であり、Ｌ０ｓステート、Ｌ１．ｘステートは、低電力状態である。Ｌ１．ｘステートは、低電力状態であるＬ１ステートの幾つかのサブステート内の任意の一つを表している。Ｌ１．０ステートは、これらＬ１サブステートの一つである。

図３に示されているように、電力消費量は、Ｌ０ステート、Ｌ０ｓステート、Ｌ１．０ステートの順で、減少する。

Ｌ０ｓからＬ０への遷移に必要な時間（復帰レイテンシ）は、非常に短い。Ｌ１．０からＬ０への遷移に必要な時間（復帰レイテンシ）は、Ｌ０ｓからＬ０への遷移に必要な時間よりも長い。

ＰＣＩ Ｅｘｐｒｅｓｓ仕様で定められたアクティブ・ステート・パワー・マネージメント（ＡＳＰＭ）においては、ＡＳＰＭの機能（ＡＳＰＭ Ｌ０ｓ、またはＡＳＰＭ Ｌ１．０）がホスト１によって有効にされた場合にのみ、デバイス４は、Ｌ０ステート（通常動作状態）からＬ０ｓステートに、またはＬ０ステート（通常動作状態）からＬ１．０ステートに遷移することができる。つまり、ホスト１によってＬ０ｓステート（ＡＳＰＭ Ｌ０ｓ）が有効にされた場合にのみ、デバイス４は、送信すべきＴＬＰが一定期間無い等の条件が満たされた時にＬ０ステートからＬ０ｓステートに遷移することができる。同様に、ホスト１によってＬ１．０ステート（ＡＳＰＭ Ｌ１．０）が有効にされた場合にのみ、デバイス４は、送信すべきＴＬＰが一定期間無い等の条件が満たされた時にＬ０ステートからＬ１．０ステートに遷移することができる。

一方、低電力状態（ＡＳＰＭ Ｌ０ｓ、またはＡＳＰＭ Ｌ１．０）の有効／無効は、ホスト１のルート・コンプレックス３によって制御される。このため、デバイス（エンドポイント）４単独で低電力状態に遷移することはできない。

ここで、ＡＳＰＭ Ｌ０ｓが有効であるとは、デバイス（エンドポイント）４がＬ０ステートからＬ０ｓステートへ遷移することが許可されていることを意味する。同様に、ＡＳＰＭ Ｌ１．０が有効であるとは、デバイス（エンドポイント）４がＬ０ステートからＬ１．０ステートへ遷移することが許可されていることを意味する。

ＡＳＰＭ Ｌ０ｓがホスト１によって有効にされない限り、デバイス４は、Ｌ０ステートからＬ０ｓステートに遷移することができない。同様に、ＡＳＰＭ Ｌ１．０がホスト１によって有効にされない限り、デバイス４は、Ｌ０ステートからＬ１．０ステートに遷移することができない。

図４は、Ｌ１．０（ＡＳＰＭ Ｌ１．０）への遷移シーケンスの例を示す。

ルート・コンプレックス３は、ＡＳＰＭ Ｌ１．０を有効にすることを要求するＴＬＰ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｗｒｉｔｅ Ｒｅｑｕｅｓｔ： ＣｆｇＷｒ）をデバイス４に送信する。デバイス４がこの要求（ＣｆｇＷｒ）を受信した時、ＡＳＰＭ Ｌ１．０が有効であることを示す値がデバイス４内のコンフィグレーションレジスタ５１に設定される。デバイス４は、この要求に対する肯定応答（Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ： Ａｃｋ）およびコンプリーション（Ｃｏｍｐｌｅｔｉｏｎ： Ｃｐｌ）をルート・コンプレックス３に送信し、またルート・コンプレックス３は、このコンプリーションに対する肯定応答（Ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ： Ａｃｋ）をデバイス４に送信する。

そして、送信すべきＴＬＰが一定期間無い等の条件が満たされた時に、デバイス４は、デバイス４のリンクステートをＬ１．０ステートに入ることを決定してもよい（Ｌ１．０ Ｅｎｔｒｙ）。この決定は、パワーマネージメントコントローラと称されるデバイス４内の要素によって実行されてもよい。このパワーマネージメントコントローラは、上述のＳｏＣ内の一部の回路によって実現されていてもよいし、ＳｏＣ内の処理回路（プロセッサ）によって実行されるプログラム（ファームウェア）によって実現されていてもよい。あるいは、このパワーマネージメントコントローラは、上述のＳｏＣとは別の回路によって実現されていてもよいし、ソフトウェア層のプロセッサによって実行されるプログラムによって実現されていてもよい。

デバイス４がリンクステートをＬ１．０ステートに入ることを決定すると、デバイス４とホスト１との間のネゴシエーションのためのハンドシェークが開始される。そして、デバイス４においては、トランザクション・レイヤ４１、データ・リンク・レイヤ４２、物理レイヤ４３が、この順番で、アクティブ状態からインアクティブ状態に遷移する。同様に、ホスト１のルート・コンプレックス３においても、トランザクション・レイヤ３１、データ・リンク・レイヤ３２、物理レイヤ３３が、この順番で、アクティブ状態からインアクティブ状態に遷移する。

ここで、あるレイヤがアクティブ状態であるとは、このレイヤが、データを送受信可能な通常動作状態であることを意味する。また、あるレイヤがインアクティブ状態であるとは、このレイヤが動作していない状態であること、つまり、このレイヤが低電力状態（ローパワーステート）に入っていることを意味する。

デバイス４とホスト１との間のネゴシエーションは、以下のように実行される。

まず、デバイス４のトランザクション・レイヤ４１がアクティブ状態からインアクティブ状態に遷移し、同時に、トランザクション・レイヤ４１がインアクティブ状態に遷移したことを示す通知（Ｉｎａｃｔｉｖｅ ｓｔａｔｕｓ）がデータ・リンク・レイヤ４２に送出される。

Ｉｎａｃｔｉｖｅ ｓｔａｔｕｓの受信に応じて、データ・リンク・レイヤ４２は、Ｌ１．０に入ることを要求するＤＬＬＰであるＰＭ＿ａｃｔｉｖｅ＿ｓｔａｔｅ＿ｒｅｑｕｅｓｔ＿Ｌ１をルート・コンプレックス３に送信する。

ルート・コンプレックス３においては、データ・リンク・レイヤ３２がＰＭ＿ａｃｔｉｖｅ＿ｓｔａｔｅ＿ｒｅｑｕｅｓｔ＿Ｌ１を受信した時、動作停止指示（Ｉｎａｃｔｉｖａｔｉｏｎ）がデータ・リンク・レイヤ３２からトランザクション・レイヤ３１に送られる。この動作停止指示（Ｉｎａｃｔｉｖａｔｉｏｎ）に応じて、トランザクション・レイヤ３１は、アクティブ状態からインアクティブ状態に遷移する。データ・リンク・レイヤ３２の送信回路（Ｔｘ）はアクティブ状態に維持される一方、データ・リンク・レイヤ３２の受信回路（Ｒｘ）はインアクティブ状態となる。そして、データ・リンク・レイヤ３２は、ＰＭ＿ａｃｔｉｖｅ＿ｓｔａｔｅ＿ｒｅｑｕｅｓｔ＿Ｌ１に対する肯定応答（ＰＭ＿ｒｅｑｕｅｓｔ＿ａｃｋ）をデバイス４に送信する。

デバイス４においては、データ・リンク・レイヤ４２がＰＭ＿ｒｅｑｕｅｓｔ＿ａｃｋを受信した時、データ・リンク・レイヤ４２がアクティブ状態からインアクティブ状態に遷移し、同時に、データ・リンク・レイヤ４２がインアクティブ状態に遷移したことを示す通知（Ｉｎａｃｔｉｖｅ ｓｔａｔｕｓ）がデータ・リンク・レイヤ４２から物理レイヤ４３に送られる。

Ｉｎａｃｔｉｖｅ ｓｔａｔｕｓの受信に応じて、物理レイヤ４３は、リンク内の各レーン（各送信用差動信号線ペア）を電気的アイドル状態に入れる前に、電気的・アイドル・オーダード・セット（ＥＬＥＣＴＲＩＣＡＬ ＩＤＬＥ ＯＲＤＥＲＥＤ ＳＥＴ；ＥＩＯＳ）をルート・コンプレックス３に送信する。このＥＩＯＳは、リンク内の各レーンが電気的アイドル状態に入ることを相手側に通知するためのオーダード・セットである。そして、物理レイヤ４３の各送信回路（Ｔｘ）はアクティブ状態からインアクティブ状態に遷移する。これによって、デバイス４においては、各レーンの送信用差動信号線ペアは駆動されなくなり、各レーンの送信用差動信号線ペアが電気的アイドル状態となる。電気的アイドル状態においては、各レーンのＴｘ＋とＴｘ−との間の電位差が一定範囲内に収まるようにＴｘ＋およびＴｘ−がある特定の電位にそれぞれ固定される。

ルート・コンプレックス３においては、物理レイヤ３３がデバイス４からＥＩＯＳを受信した時、物理レイヤ３３の各受信回路（Ｒｘ）がアクティブ状態からインアクティブ状態に遷移するとともに、動作停止指示（Ｉｎａｃｔｉｖａｔｉｏｎ）が物理レイヤ３３からデータ・リンク・レイヤ３２に送られる。

このＩｎａｃｔｉｖａｔｉｏｎの受信に応じて、データ・リンク・レイヤ３２の送信回路（Ｔｘ）はインアクティブ状態に遷移し、これによってデータ・リンク・レイヤ３２全体がインアクティブ状態になる。

この後、物理レイヤ３３は、各レーン（各送信用差動信号線ペア）を電気的アイドル状態に入れる前に、ＥＩＯＳをデバイス４に送信し、これによって各レーン（各送信用差動信号線ペア）が電気的アイドル状態に入ることをデバイス４に通知する。そして、物理レイヤ３３の各送信回路（Ｔｘ）はアクティブ状態からインアクティブ状態に遷移する。これによって、物理レイヤ３３全体がインアクティブ状態となる。

デバイス４においては、物理レイヤ４３がルート・コンプレックス３からＥＩＯＳを受信した時、物理レイヤ４３の各受信回路（Ｒｘ）はアクティブ状態からインアクティブ状態に遷移する。これによって物理レイヤ４３全体がインアクティブ状態になる。

このように、デバイス４は、ホスト１（つまり、ルート・コンプレックス３）によってＡＳＰＭ Ｌ１．０が有効にされた場合にのみ、Ｌ１．０に遷移することが許可される。また、デバイス４がＬ１．０に遷移するためには、ホスト１（ルート・コンプレックス３）とのネゴシエーション（ハンドシェーク）を実行することが必要とされる。

本実施形態では、ホスト１（ルート・コンプレックス３）とのネゴシエーションを実行することなく、デバイス４が単独で遷移することが可能な新たな低電力状態（第１の低電力状態）がサポートされている。以降、この新たな低電力状態（第１の低電力状態）は、Ａｄｖａｎｃｅｄ Ｌ０として参照される。

このＡｄｖａｎｃｅｄ Ｌ０は、デバイス４があたかもＬ０であるかのようにホスト１（ルート・コンプレックス３）に認識させつつ、デバイス４の電力消費を削減可能なリンクステートである。デバイス４は、ＡＳＰＭ Ｌ０ｓ／ＡＳＰＭ Ｌ１．０が有効であるか否かにかかわらず、Ａｄｖａｎｃｅｄ Ｌ０に遷移することができる。

Ａｄｖａｎｃｅｄ Ｌ０においては、基本的には、物理レイヤ４３に含まれる複数の送信回路（Ｔｘ回路）および複数の受信回路（Ｒｘ回路）が次のように制御される。

＜送信回路の制御＞
物理レイヤ４３に含まれる複数の送信回路（Ｔｘ回路）は、アクティブ状態に維持される。これにより、各レーンの送信用差動信号線ペアは電気的アイドル状態にはならないので、デバイス４がＬ０であるかのようにホスト１に認識させることが可能となる。

Ａｄｖａｎｃｅｄ Ｌ０の期間中においては、デバイス４は、論理的アイドルを示す信号（アイドルトークン：ＩＤＬ Ｔｏｋｅｎ）、フロー制御用のデータ（Ｕｐｄａｔｅ ＦＣ ＤＬＬＰ）等をホスト１に送信することができる。

アイドルトークン（ＩＤＬ Ｔｏｋｅｎ）は、デバイス４とホスト１との間のリンクが論理的アイドル状態であることを示す。アイドルトークン（ＩＤＬ Ｔｏｋｅｎ）は、オール“０”のビットパターンを含む。アイドルトークン（ＩＤＬ Ｔｏｋｅｎ）は物理レイヤ４３によって生成され、そしてスクランブルされたアイドルトークン（ＩＤＬ Ｔｏｋｅｎ）が送信される。ＴＬＰ、ＤＬＬＰ、他のフレーミングトークンが送受信されていない論理的アイドル状態の期間中においては、アイドルトークン（ＩＤＬ Ｔｏｋｅｎ）が常に送受信される。これにより、ホスト１は、送信側（デバイス４）のクロック信号との同期（ビット同期、およびシンボル同期／ブロックアライメント）が確立されている状態を維持することができる。

Ｕｐｄａｔｅ ＦＣ ＤＬＬＰは、ホスト１によるＴＬＰ送信量を調整するフロー制御のために使用されるＤＬＬＰである。Ｕｐｄａｔｅ ＦＣ ＤＬＬＰは、ホスト１からのＴＬＰを受け入れるためのデバイス４内の受信バッファの現在のサイズを示す。

＜受信回路の制御＞
物理レイヤ４３に含まれる複数の受信回路（ある一つのレーンに対応するＲｘ回路を除く）はインアクティブ状態に設定される。つまり、複数のレーン内の一つのレーンに対応する受信回路を除いて全ての受信回路がインアクティブ状態となる。一つのレーンに対応する受信回路をアクティブ状態に維持する理由は、デバイス４が、ホスト１から送信される特定のデータの受信に応じて、Ａｄｖａｎｃｅｄ Ｌ０からＬ０に復帰できるようにするためである。

復帰イベントに利用可能なホスト１からのデータの例には、ＥＩＯＳが含まれてもよい。ホスト１がＬ０ｓに入る前に、ホスト１は、ＥＩＯＳを各レーンにシリアルに送信する。Ａｄｖａｎｃｅｄ Ｌ０においては、一つのレーンに対応する受信回路はアクティブ状態であるので、デバイスは、このレーンの受信データに基づいてホスト１からのＥＩＯＳの受信を検出することができ、そしてＰＣＩ Ｅｘｐｒｅｓｓ仕様で定められたＬ０ｓに入るために、Ａｄｖａｎｃｅｄ Ｌ０からＬ０に復帰することができる。

復帰イベントに利用可能なホスト１からのデータの例には、ＴＬＰも含まれてもよい。ＴＬＰ、ＤＬＬＰのようなパケットは、その最初のバイトデータがレーン０に置かれ、かつ複数のバイトデータがリンク内の全てのレーンにマッピングされるようにフレーミングされる。この場合、ＴＬＰの最初のバイトデータは、ＴＬＰの開始を示すトークン（ＳＴＰ：Ｓｔａｒｔ ｏｆ ａ Ｔｒａｎｓａｃｔｉｏｎ Ｌａｙｅｒ Ｐａｃｋｅｔ）である。したがって、このＳＴＰトークンの少なくとも一部は必ずレーン０を介して受信される。レーン０は、レーン番号０が割り当てられたレーンである。したがって、アクティブ状態に維持される上述の一つのレーンに対応する受信回路は、レーン０の受信回路であることが好ましい。この場合、デバイス４は、ホスト１からのＴＬＰ全体を正しく受信することはできないものの、レーン０の受信データに基づいてホスト１から送信されるＴＬＰを検出でき、そしてＡｄｖａｎｃｅｄ Ｌ０からＬ０に復帰することができる。デバイス４がＡｄｖａｎｃｅｄ Ｌ０からＬ０に復帰した後、デバイス４は、このＴＬＰの再送をホスト１に要求してもよい。

図５は、Ａｄｖａｎｃｅｄ Ｌ０における物理レイヤ４３内の複数の送信回路および複数の受信回路それぞれの状態を示す。

ここでは、リンクがｘ４レーンである場合が想定されている。

物理レイヤ４３は、レーン０〜３に対応する４つの送信回路と、レーン０〜３に対応する４つの受信回路とを含む。

Ｌ０においては、４つの送信回路の全てがアクティブ状態であり、４つの受信回路の全てもアクティブ状態である。

Ａｄｖａｎｃｅｄ Ｌ０においては、図５に示されているように、４つの送信回路（Ｔｘ回路）の全てはアクティブ状態に維持されるが、４つの受信回路（Ｒｘ回路）は、レーン０の受信回路を除いて、インアクティブ状態となる。つまり、４つの受信回路（Ｒｘ回路）のうち、レーン０の受信回路のみがアクティブ状態であり、レーン１の受信回路、レーン２の受信回路、およびレーン３の受信回路はインアクティブ状態である。

図６は、デバイス４内の物理レイヤ４３の構成例を示す。

物理レイヤ４３の受信回路は、回路６１−１〜６１−（Ｎ＋１）、１２８ｂ／１３０ｂデコーダ６２−１〜６２−（Ｎ＋１）、デスクランブラ６３−１〜６３−（Ｎ＋１）、デフレーマ＆エラー検出器６４を含む。回路６１−１〜６１−（Ｎ＋１）の各々は、イコライザおよびデシリアライザ等を含む。

回路６１−１、１２８ｂ／１３０ｂデコーダ６２−１、およびデスクランブラ６３−１は、レーン０の差動信号線ペアを介してデータを受信する受信回路として動作する。

回路６１−２、１２８ｂ／１３０ｂデコーダ６２−２、およびデスクランブラ６３−２は、レーン１の差動信号線ペアを介してデータを受信する受信回路として動作する。

そして、回路６１−（Ｎ＋１）、１２８ｂ／１３０ｂデコーダ６２−（Ｎ＋１）、およびデスクランブラ６３−（Ｎ＋１）は、レーンＮの差動信号線ペアを介してデータを受信する受信回路として動作する。

デフレーマ＆エラー検出器６４は、上述のデフレーミング動作とエラー検出動作を実行する。

Ａｄｖａｎｃｅｄ Ｌ０においては、ハッチングによって示されている回路、つまり回路６１−２〜６１−（Ｎ＋１）、１２８ｂ／１３０ｂデコーダ６２−２〜６２−（Ｎ＋１）、デスクランブラ６３−２〜６３−（Ｎ＋１）、およびデフレーマ＆エラー検出器６４は、インアクティブ状態に設定され、一方、回路６１−１、１２８ｂ／１３０ｂデコーダ６２−１、およびデスクランブラ６３−１は、アクティブ状態に維持される。回路６１−２〜６１−（Ｎ＋１）、１２８ｂ／１３０ｂデコーダ６２−２〜６２−（Ｎ＋１）、デスクランブラ６３−２〜６３−（Ｎ＋１）、およびデフレーマ＆エラー検出器６４をインアクティブ状態にするために、これら回路へのクロック信号の供給を遮断するクロックゲーティングを行ってもよい。

物理レイヤ４３は、さらに、低消費電力モード制御回路７１、およびＴＬＰ／ＥＩＯＳ検出器７２を含む。これら低消費電力モード制御回路７１およびＴＬＰ／ＥＩＯＳ検出器７２は、デバイス４のリンクステートをＬ０（通常動作状態）からＡｄｖａｎｃｅｄ Ｌ０に遷移させる制御、およびデバイス４のリンクステートをＡｄｖａｎｃｅｄ Ｌ０からＬ０に遷移させる制御を実行する制御回路である。

低消費電力モード制御回路７１は、送信データ（送信すべきＴＬＰ）が一定期間無い等の条件が満たされた時に、ターンオフ指示（動作停止指示）を送出して回路６１−２〜６１−（Ｎ＋１）、１２８ｂ／１３０ｂデコーダ６２−２〜６２−（Ｎ＋１）、デスクランブラ６３−２〜６３−（Ｎ＋１）、およびデフレーマ＆エラー検出器６４をアクティブ状態からインアクティブ状態（ローパワーステート）に遷移させる。これにより、デバイス４のリンクステートは、Ｌ０からＡｄｖａｎｃｅｄ Ｌ０に遷移する。

また、低消費電力モード制御回路７１は、デバイス４内のパワーマネージメントコントローラ５２からのウェイク指示、またはＴＬＰ／ＥＩＯＳ検出器７２からのウェイク指示に応じて、回路６１−２〜６１−（Ｎ＋１）、１２８ｂ／１３０ｂデコーダ６２−２〜６２−（Ｎ＋１）、デスクランブラ６３−２〜６３−（Ｎ＋１）、およびデフレーマ＆エラー検出器６４にウェイク指示を送出してこれら各回路をインアクティブ状態からアクティブ状態に遷移させる。これにより、デバイス４のリンクステートがＡｄｖａｎｃｅｄ Ｌ０からＬ０に復帰される。

パワーマネージメントコントローラ５２は、デバイス４がＡｄｖａｎｃｅｄ Ｌ０である期間中にホスト１へのＴＬＰの送信が必要となった場合に、ウェイク指示を低消費電力モード制御回路７１に送出する。

ＴＬＰ／ＥＩＯＳ検出器７２は、デバイス４のリンクステートがＡｄｖａｎｃｅｄ Ｌ０である間、レーン０の受信データを監視して、ホスト１から送信されるＴＬＰまたはＥＩＯＳを検出する回路である。ホスト１から送信されるＴＬＰまたはＥＩＯＳを検出した時、ＴＬＰ／ＥＩＯＳ検出器７２は、ウェイク指示を低消費電力モード制御回路７１に送出する。

図７は、図６の回路６１−１の構成例を示す。

回路６１−１は、入力バッファとイコライザとを含む回路８１、クロック＆データリカバリ回路（ＣＤＲ）８２、デシリアライザ８３等を含む。ＣＤＲ８２は、受信データから送信側のクロック信号を再生する回路であり、内部ＰＬＬ（フェーズ・ロックド・ループ）回路を含む。ＣＤＲ８２は、ビット同期（ビットロックともいう）およびシンボル同期（シンボルロックともいう）を確立および維持するために利用される。デシリアライザ８３は、サンプラおよびシリアル・ツー・パラレル変換回路を含む。

図６の回路６１−２〜回路６１−（Ｎ＋１）の各々も、回路６１−１と同様に、入力バッファ&イコライザ、クロック＆データリカバリ回路（ＣＤＲ）、デシリアライザ等を含む。

図８は、Ｌ０からＡｄｖａｎｃｅｄ Ｌ０に遷移するシーケンスとＡｄｖａｎｃｅｄ Ｌ０からＬ０に遷移するシーケンスとを示す。

（１）デバイス４は、ホスト１に送信すべきデータ（送信すべきＴＬＰ）が、閾値によって定められる期間無い等の条件が満たされた時に、デバイス４の状態（つまり、デバイス４のリンクステート）を、Ｌ０（通常動作状態）からＡｄｖａｎｃｅｄ Ｌ０へ遷移させるための遷移シーケンスを開始する。まず、トランザクション・レイヤ４１全体がアクティブ状態からインアクティブ状態に遷移してもよく、そしてトランザクション・レイヤ４１がインアクティブ状態に遷移したことを示す通知（Ｉｎａｃｔｉｖｅ ｓｔａｔｕｓ）がデータ・リンク・レイヤ４２を介して低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２に送出されてもよい。この通知は、パワーマネージメントコントローラ５２から低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２に送出されてもよい。この通知の受信に応じて、低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２は、動作停止指示（Ｉｎａｃｔｉｖａｔｉｏｎ）をレーン０以外の物理レイヤ４３内の受信回路（Ｒｘ回路）それぞれに送出して、物理レイヤ４３の受信回路（レーン０以外）をインアクティブ状態にする。また、低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２は、動作停止指示（Ｉｎａｃｔｉｖａｔｉｏｎ）をデータ・リンク・レイヤ４２に送出して、データ・リンク・レイヤ４２の受信回路（Ｒｘ回路）をインアクティブ状態にしてもよい。

これにより、デバイス４のリンクステートは、Ｌ０からＡｄｖａｎｃｅｄ Ｌ０に遷移する。

（２）デバイス４がＡｄｖａｎｃｅｄ Ｌ０である期間中は、データ・リンク・レイヤ４２の送信回路（Ｔｘ回路）、および物理レイヤ４３の全てのレーンの送信回路（Ｔｘ回路）は、アクティブ状態に維持されている。このため、デバイス４は、Ｕｐｄａｔｅ ＦＣ ＤＬＬＰをホスト１のルート・コンプレックス３に定期的に送信することができる。Ａｄｖａｎｃｅｄ Ｌ０の期間中は、デバイス４内の受信バッファのサイズは変化しない。したがって、同じ値のＵｐｄａｔｅ ＦＣ ＤＬＬＰがデバイス４からルート・コンプレックス３に定期的に送信される。さらに、デバイス４は、ＴＬＰ、ＤＬＬＰ等が送信されない論理的アイドル状態の期間中は、上述のトークン（アイドルトークンＩＤＬＥ）を常に送信することができる。よって、たとえデバイス４がＬ０からＡｄｖａｎｃｅｄ Ｌ０に遷移しても、ホスト１（ルート・コンプレックス３）は、デバイス４がＬ０ステートであると認識する。

（３）このため、ルート・コンプレックス３も、定期的にＵｐｄａｔｅ ＦＣ ＤＬＬＰをデバイス４に送信する。デバイス４においては物理レイヤ４３のレーン０以外の各受信回路（Ｒｘ回路）はインアクティブ状態である。よって、デバイス４は、Ｕｐｄａｔｅ ＦＣ ＤＬＬＰを正常に受信および処理することはできない。しかし、Ａｄｖａｎｃｅｄ Ｌ０の期間中は、デバイス４は、ＴＬＰをホスト１のルート・コンプレックス３に送信しないので、ルート・コンプレックス３内の受信バッファサイズは変化しない。したがって、Ａｄｖａｎｃｅｄ Ｌ０の期間中は、ルート・コンプレックス３は、デバイス４がＡｄｖａｎｃｅｄ Ｌ０に遷移する前と同じ値のＵｐｄａｔｅ ＦＣ ＤＬＬＰをデバイス４に定期的に送信する。よって、これらＵｐｄａｔｅ ＦＣ ＤＬＬＰを正常に処理できなくとも問題は生じない。

（４）ルート・コンプレックス３がＴＬＰをデバイス４に送信した場合、デバイス４は、ＴＬＰを正確に認識することができない。しかし、物理レイヤ４３のレーン０に対応する受信回路はアクティブ状態であるので、ＴＬＰの最初のバイトデータ（１バイトデータ）のみを受信することができる。この最初の１バイトデータには、ＳＴＰの少なくとも一部が含まれている。したがって、低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２は、レーン０の受信データを監視することによって、ルート・コンプレックス３からＴＬＰを受信したことを検出可能である。

（５）ＴＬＰの検出に応じて、低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２は、Ａｄｖａｎｃｅｄ Ｌ０からＬ０への遷移を要求する指示（Ａｃｔｉｖａｔｉｏｎ）を、物理レイヤ４３、データ・リンク・レイヤ４２、およびトランザクション・レイヤ４１に送出する。この指示に応じて、データ・リンク・レイヤ４２の受信回路（Ｒｘ回路）はアクティブ状態となり、これによってデータ・リンク・レイヤ４２全体がアクティブ状態となる。また、この指示に応じて、トランザクション・レイヤ４１全体がアクティブ状態となる。

（６）物理レイヤ４３は、この指示に応じて、リンク内の全てのレーンを利用可能にするリカバリ処理を開始する。リカバリ処理においては、物理レイヤ４３は、まず、トレーニングシーケンス（ＴＳ１・オーダード・セット；ＴＳ１ ＯＳ）を各レーンに繰り返し送信する。つまり、物理レイヤ４３は、トレーニングシーケンス（ＴＳ１）を各レーンを介してホスト１（ルート・コンプレックス３）に繰り返し送信する。このＴＳ１ ＯＳは、デバイス４のリンクコンフィグレーション情報、クロック・パターン、等を含む。ＴＳ１ ＯＳの受信に応じて、ルート・コンプレックス３の物理レイヤ３３も、リカバリ処理を開始し、ＴＳ１ ＯＳを各レーンに繰り返し送信する。物理レイヤ４３、３３の各々は、受信したＴＳ１ ＯＳを使用して、送信側のクロックとの同期（ビット同期（ビット・ロック）、シンボル同期（シンボル・ロック）、等）を確立する。物理レイヤ４３、３３の各々は、ＴＳ１ ＯＳを正常に受信及び処理できる状態になると、次のトレーニングシーケンス（ＴＳ２・オーダード・セット；ＴＳ２ ＯＳ）を繰り返し送受信する。物理レイヤ４３、３３の各々は、受信したＴＳ２ ＯＳを使用して、送信側のクロックとの同期（ビット同期（ビット・ロック）、シンボル同期（シンボル・ロック）、等）を確立する。物理レイヤ４３、３３の各々がＴＳ２ ＯＳを正常に受信及び処理できる状態になると、リカバリ処理が完了する。デバイス４およびルート・コンプレックス３の各々は、Ｌ０（通常動作状態）に復帰する。

（７）データ・リンク・レイヤ４２は、正常認識できなかったＴＬＰの再送を要求する否定応答（ｎｅｇａｔｉｖｅ ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ ＤＬＬＰ；Ｎａｋ ＤＬＬＰ）を送信する。デバイス４がＬ０に復帰した後、このＮａｋ ＤＬＬＰはルート・コンプレックス３に送信される。

（８）ルート・コンプレックス３は、このＴＬＰをデバイス４に再送信する。

以上の説明では、ルート・コンプレックス３から送信されるＴＬＰの検出に応じてＡｄｖａｎｃｅｄ Ｌ０からＬ０へ遷移するシーケンスを説明したが、Ａｄｖａｎｃｅｄ Ｌ０の期間中にルート・コンプレックス３からのＥＩＯＳが検出された時は、デバイス４は、上述の（５）、（６）の処理を実行してＬ０に復帰した後、Ｌ０からＬ０ｓに遷移する処理を実行する。この場合、上述の（７）、（８）の処理を実行する必要はない。

なお、デバイス４は、リンクステートをＡｄｖａｎｃｅｄ Ｌ０からＬ０ｓに直接的に遷移させることが可能なモードをサポートしていてもよい。リンクステートをＡｄｖａｎｃｅｄ Ｌ０からＬ０ｓに直接的に遷移させたケースにおいては、このＬ０ｓからＬ０へ遷移時、つまりＬ０復帰時には、リンクステートを、Ｌ０ｓ→（５）→（６）→Ｌ０という順序で遷移させることも可能である。この場合、（５）の動作は、ＴＬＰが検出された時ではなく、ルート・コンプレックス３がＬ０ｓから抜ける時（つまり、ルート・コンプレックス３によって各レーンへのオーダード・セットの送信が開始されることによって各レーンが電気的アイドル状態でなくなった時）に実行されてもよい。

また、Ａｄｖａｎｃｅｄ Ｌ０の期間中にパワーマネージメントコントローラ５２からのウェイク指示を受信した時にも、デバイス４は、上述の（５）、（６）の処理を実行してＬ０に復帰する。この場合も、上述の（７）、（８）の処理を実行する必要はない。

図９は、オーダード・セットの送信処理とＴＬＰ／ＤＬＬＰの送信処理とを示す。

図９に示されるように、オーダード・セットは、リンクに含まれる全てのレーンの各々にシリアルに送信される。例えば、リンクがｘ４レーンである場合には、同じオーダード・セットがレーン０、レーン１、レーン２、レーン３に同時にシリアルに送信される。

一方、ＴＬＰ／ＤＬＬＰは、そのＴＬＰ／ＤＬＬＰの最初のバイトデータがレーン０に置かれ、且つＴＬＰ／ＤＬＬＰを構成する複数のバイトデータがリンク内の全てのレーンにマッピングされるようにフレーミングされる。例えば、リンクがｘ４レーンであり、ＴＬＰ／ＤＬＬＰがバイトデータ０、バイトデータ１、バイトデータ２、バイトデータ３、バイトデータ４、バイトデータ５、バイトデータ６、バイトデータ７、…バイトデータｎ−１を含む場合には、バイトデータ０、バイトデータ１、バイトデータ２、バイトデータ３がレーン０、レーン１、レーン２、レーン３に割り当てられ、バイトデータ４、バイトデータ５、バイトデータ６、バイトデータ７がレーン０、レーン１、レーン２、レーン３に割り当てられ、そしてバイトデータｎ−４、バイトデータｎ−３、バイトデータｎ−２、バイトデータｎ−１がレーン０、レーン１、レーン２、レーン３に割り当てられる。

図１０は、ＴＬＰの構成を示す。

ＴＬＰは、４バイトのＳＴＰと、ＳＴＰに後続するＴＬＰペイロードと、ＴＬＰペイロードに後続する４バイトのＣＲＣ（ＬＣＲＣ）とを含む。

図１１はＳＴＰトークンの構成を示す。

ＳＴＰトークンの最初の１バイトデータは、ＴＬＰの長さを示す１１ビットデータのうちの下位４ビット（ＴＬＰ長［３：０］）と、コード“１１１１ｂ”とを含む。ＴＬＰ長は、ＳＴＰとＴＬＰペイロードとＬＣＲＣとを含む、送信される情報の総量である。ＳＴＰトークンの最初の１バイトのビットパターンはＴＬＰに固有のビットパターンであるので、デバイス４は、レーン０の受信データのみからＴＬＰを検出することができる。

図１２は、ｘ８リンクにおけるＴＬＰレイアウトの例を示す。

ここでは、ＴＬＰペイロードがＴＬＰヘッダ（ＤＷ０−ＤＷ３）およびデータ（１ＤＷ）を含む場合が想定されている。ここで、ＤＷは４バイトのダブルワードを表す。図１２に示されているように、ＴＬＰはリンク内の全てのレーンにマッピングされる。何ら送信すべき情報が無い各シンボル期間においては、アイドルトークン（図１２においてＩＤＬとして図示されている）が送信される。

図１３は、Ｌ０、Ｌ０ｓ、Ｌ１．０、Ａｄｖａｎｃｅｄ Ｌ０間の関係の例を示す。

Ａｄｖａｎｃｅｄ Ｌ０においては、物理レイヤ４３の複数の受信回路（レーン０以外）がインアクティブ状態となるので、Ｌ０ステートよりも電力消費量を減少することができる。Ａｄｖａｎｃｅｄ Ｌ０における電力消費量は、各受信回路のインアクティブ状態をどのように実現するかによって変わる。例えば、Ａｄｖａｎｃｅｄ Ｌ０における電力消費量がＬ０ｓにおける電力消費量とＬ１．０における電力消費量のほぼ中間のレベルになるように、各受信回路のインアクティブ状態が規定されてもよい。

図１４のフローチャートは、デバイス４によって実行されるステート遷移処理の手順を示す。

デバイス４の制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、デバイス４のリンクステートがＬ０である間、Ａｄｖａｎｃｅｄ Ｌ０への遷移条件が満たされたか否かを判定する（ステップＳ１１）。Ａｄｖａｎｃｅｄ Ｌ０への遷移条件の例は、ホスト１に送信すべきデータ（送信すべきＴＬＰ）が、閾値によって定められる期間無いという条件を含んでいてもよい。

Ａｄｖａｎｃｅｄ Ｌ０への遷移条件が満たされたならば（ステップＳ１１のＹＥＳ）、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、ＡＳＰＭ Ｌ０ｓ／ＡＳＰＭ Ｌ１．０が有効であるか否かにかかわらず、ホスト１（ルート・コンプレックス３）とのネゴシエーションを実行することなく、デバイス４のリンクステートをＬ０からＡｄｖａｎｃｅｄ Ｌ０へ遷移させる（ステップＳ１２）。ステップＳ１２では、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、物理レイヤ４３の複数の送信回路（Ｔｘ回路）をアクティブ状態に維持した状態で、物理レイヤ４３の複数の受信回路（レーン０以外）をインアクティブ状態にする（ステップＳ１２）。さらに、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、データ・リンク・レイヤ４２の受信回路、およびトランザクション・レイヤ４１全体をそれぞれインアクティブ状態にしてもよい。

デバイス４のリンクステートがＡｄｖａｎｃｅｄ Ｌ０である間、デバイス４（物理レイヤ４３）は、図１５に示すように、Ｕｐｄａｔｅ ＦＣ ＤＬＬＰを定期的にホスト１に送信し、送信すべきＵｐｄａｔｅ ＦＣ ＤＬＬＰが存在しない期間には、論理的アイドル状態を示すアイドルトークン（ＩＤＬＥ）を常にホスト１に送信する。

デバイス４のリンクステートがＡｄｖａｎｃｅｄ Ｌ０である間、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、レーン０の受信データ（つまり、レーン０に対応する物理レイヤ４３の受信回路によって受信されるデータ）を監視し、レーン０の受信データに基づいて、ホスト１（ルート・コンプレックス３）から送信されるＴＬＰ／ＥＩＯＳを検出したか否かを判定する（図１４のステップＳ１３）。さらに、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、デバイス４のリンクステートがＡｄｖａｎｃｅｄ Ｌ０である間、デバイス４内のパワーマネージメントコントローラ５２からウェイク指示が受信されたか否かも判定する（ステップＳ１４）。

デバイス４のリンクステートがＡｄｖａｎｃｅｄ Ｌ０である間に、レーン０の受信データに基づいてホスト１（ルート・コンプレックス３）からのＴＬＰ／ＥＩＯＳが検出されるか（ステップＳ１３のＹＥＳ）、あるいはパワーマネージメントコントローラ５２からウェイク指示が受信されたならば（ステップＳ１４のＹＥＳ）、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、Ａｄｖａｎｃｅｄ Ｌ０からＬ０への遷移シーケンスを開始するために、物理レイヤ４３の全ての受信回路をアクティブ状態にする（ステップＳ１５）。ステップＳ１５では、制御回路（低消費電力モード制御回路＆ＴＬＰ／ＥＩＯＳ検出器７１，７２）は、データ・リンク・レイヤ４２の受信回路、およびトランザクション・レイヤ４１もアクティブ状態にする。

物理レイヤ４３は、ホスト１とデバイス３との間のリンクを利用可能にするためのリカバリ処理を実行する（ステップＳ１６）。このリカバリ処理が完了すると、デバイス４のリンクステートは、リカバリステートからＬ０に遷移する（ステップＳ１７）。リカバリステートは、送信側のクロックとの同期を再確立するための上述のリカバリ処理が実行されているリンクステートである。

図１５は、デバイス４がＡｄｖａｎｃｅｄ Ｌ０である期間中にデバイス４からホスト１に送信されるアイドルトークンおよびＵｐｄａｔｅ ＦＣ ＤＬＬＰを示す。

上述したように、デバイス４がＡｄｖａｎｃｅｄ Ｌ０である間、全てのレーン（ここではレーン０〜レーン３）に対応する全ての送信回路（Ｔｘ回路）はアクティブ状態に維持されている。このため、Ａｄｖａｎｃｅｄ Ｌ０の期間中、デバイス４は、Ｕｐｄａｔｅ ＦＣ ＤＬＬＰを各レーンに定期的に送信することができる。さらに、デバイス４は、送信すべきＵｐｄａｔｅ ＦＣ ＤＬＬＰが存在しない期間には、論理的アイドル状態を示すアイドルトークン（ＩＤＬ）を各レーンに常に送信する。

図１６は、Ｒｘ回路の同期状態の変化を示す。

デバイス４がＬ０ステートである期間中において、ＴＬＰ、ＤＬＬＰ、等が存在しない期間は、ホスト１のルート・コンプレックス３は、論理的アイドル状態を示すアイドルトークン（図１６においてＩＤＬとして図示されている）を常にデバイス４に送信する。このため、デバイス４がＬ０ステートである期間中においては、デバイス４は、送信側（ルート・コンプレックス３）のクロック信号との同期（ビット同期、シンボル同期、等）が確立されている状態を維持することができる。

デバイス４がＡｄｖａｎｃｅｄ Ｌ０に入ると、物理レイヤ４３の複数の受信回路（レーン０以外）はインアクティブ状態になる。このため、デバイス４がＡｄｖａｎｃｅｄ Ｌ０に一旦入ると、送信側（ルート・コンプレックス３）のクロック信号との同期（ビット同期、シンボル同期、等）を維持できなくなる。したがって、デバイス４がＡｄｖａｎｃｅｄ Ｌ０からＬ０に遷移する際には、ビット同期、シンボル同期、等を再確立してリンクを利用可能にするためのリカバリ処理が実行される。

図１７は、デバイス４の構成が適用されたストレージデバイスを示す。

このストレージデバイスは、例えば、ＮＡＮＤ型フラッシュメモリを備えたソリッドステートドライブ（ＳＳＤ）２１として実現されている。

ＳＳＤ２１は、レーン０、レーン１、…レーンＮを含むリンクを備えるシリアルインタフェースを介してホスト（ホストデバイス）１１に接続することができる。

ホスト１１は、ＣＰＵ（ホストＣＰＵ）１２、ルート・コンプレックス１３、およびメモリ１４を備える。ＣＰＵ１２は、ホスト２内のコンポーネントを制御するプロセッサである。ＣＰＵ１２は、ＳＳＤ２１または他のストレージデバイスからメモリ１４にロードされる様々なプログラムを実行する。これらプログラムには、オペレーティングシステムおよび各種アプリケーションプログラムが含まれる。ルート・コンプレックス１３は、図１で説明したルート・コンプレックス３と同様の構成を有する。

ＳＳＤ２１に対するリードコマンド、ライトコマンド、ライトデータは、それぞれ対応するＴＬＰによってホスト１１からＳＳＤ２１に送信される。

ＳＳＤ２１は、ホストインタフェース２２、メモリコントローラ２３、および不揮発性メモリ（ＮＡＮＤ型フラッシュメモリ）２４を備える。ホストインタフェース２２およびメモリコントローラ２３は、一つのＳｏＣのような回路内の異なる回路要素として実現されていてもよい。通常、ＮＡＮＤ型フラッシュメモリ２４は複数のＮＡＮＤ型フラッシュメモリチップを含む。

ホストインタフェース２２は、レーン０、レーン１、…レーンＮを含むリンクを介してホスト１１と通信するインタフェース回路である。このホストインタフェース２２は、図１のデバイス４のトランザクション・レイヤ４１、データ・リンク・レイヤ４２、および物理レイヤ４３に相当する。すなわち、このホストインタフェース２２は、複数のレーン（レーン０、レーン１、…レーンＮ）に対応する複数の送信回路と、複数のレーン（レーン０、レーン１、…レーンＮ）に対応する複数の受信回路とを含む。各送信回路は、対応するレーンの送信用の差動信号線ペアを介してデータを送信する。各受信回路は、対応するレーンの受信用の差動信号線ペアを介してデータを受信する。

さらに、ホストインタフェース２２は、ホストインタフェース２２のステートをＬ０（通常動作状態）とＡｄｖａｎｃｅｄ Ｌ０との間で遷移させるためのＡｄｖａｎｃｅｄ Ｌ０制御回路２２Ａを含む。Ａｄｖａｎｃｅｄ Ｌ０制御回路２２Ａは、低消費電力モード制御回路９１、およびＴＬＰ／ＥＩＯＳ検出器９２を含む。これら低消費電力モード制御回路９１およびＴＬＰ／ＥＩＯＳ検出器９２は、図６で説明した低消費電力モード制御回路７１およびＴＬＰ／ＥＩＯＳ検出器７２と同じ動作をそれぞれ実行する。

メモリコントローラ２３は、ＮＡＮＤ型フラッシュメモリ２４のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能する。このＦＴＬによって実行されるデータ管理には、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ２４の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、等が含まれる。論理アドレスは、ＳＳＤ３の論理空間内の位置をアドレス指定するためにホスト１によって使用されるアドレスである。この論理アドレスとしては、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ（ａｄｄｒｅｓｓｉｎｇ））が使用され得る。

論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ−ｔｏ−ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）を用いて実行される。メモリコントローラ２３は、Ｌ２Ｐテーブルを使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを所定の管理サイズ単位で管理する。ある論理アドレスに対応する物理アドレスは、この論理アドレスのデータがライトされたＮＡＮＤ型フラッシュメモリ２４内の最新の物理記憶位置を示す。Ｌ２Ｐテーブルは、ＳＳＤ２１の電源オン時にＮＡＮＤ型フラッシュメモリ２４からＳＳＤ３内のＤＲＡＭなどにロードされてもよい。あるいは、ＳＳＤ３がＤＲＡＭを有さない構成である場合には、Ｌ２Ｐテーブルの一部またはすべてが、ホスト１１内のメモリ１４にＬ２Ｐテーブルキャッシュ１４Ａとして格納されてもよい。

ブロック管理には、バッドブロックの管理と、ウェアレベリングと、ガベージコレクション等が含まれる。ウェアレベリングは、物理ブロックそれぞれの消耗を均一化するための動作である。

ガベージコレクションにおいては、メモリコントローラ２３は、データを書き込むことが可能なフリーブロックの個数を増やすため、有効データと無効データとが混在する幾つかのブロック内の有効データを別のブロック（例えばフリーブロック）に移動する。ここで、有効データとは、Ｌ２Ｐテーブルから参照されているデータ（すなわち論理アドレスから最新のデータとして紐付けられているデータ）であって、後にホスト１１からリードされる可能性があるデータを意味する。無効データとは、もはやホスト１１からリードされる可能性が無いデータを意味する。例えば、ある論理アドレスに関連付けられているデータは有効データであり、どの論理アドレスにも関連付けられていないデータは無効データである。そして、メモリコントローラ２３は、Ｌ２Ｐテーブルを更新して、移動された有効データの論理アドレスそれぞれを移動先の物理アドレスにマッピングする。有効データが別のブロックに移動されることによって無効データのみになったブロックはフリーブロックとして解放される。これによって、このブロックはその消去後に再利用することが可能となる。

メモリコントローラ２３は、上述のＦＴＬの処理に加え、ホスト１１からの様々なコマンドを処理するためのコマンド処理等を実行する。

本実施形態においては、ホストインタフェース２２は、ホスト１１に送信すべきデータ、例えば、ＴＬＰ、コマンド完了を示すＴＬＰ（コンプリーション）、等が、、閾値によって定められる期間無い場合、Ｌ０ｓ／Ｌ１．０が有効であるか否かにかかわらず、ホスト１１（ルート・コンプレックス１３）とのネゴシエーションを実行せずに、Ｌ０からＡｄｖａｎｃｅｄ Ｌ０に迅速に遷移することができる。これにより、ホストインタフェース２２の電力消費を低減することができる。

ホストインタフェース２２がＡｄｖａｎｃｅｄ Ｌ０である間に、リード／ライトコマンドのようなＴＬＰがホスト１１から送信されると、Ａｄｖａｎｃｅｄ Ｌ０制御回路２２Ａは、ホストインタフェース２２をＡｄｖａｎｃｅｄ Ｌ０からＬ０に復帰させる。

また、ホストインタフェース２２がＡｄｖａｎｃｅｄ Ｌ０である間に、メモリコントローラ２３は、必要に応じて、ガベージコレクションを開始してもよい。この場合、Ｌ２Ｐテーブルの一部またはすべてがホスト１１内のメモリ１４にＬ２Ｐテーブルキャッシュ１４Ａとして格納されているケースにおいては、ガベージコレクションの実行によってＬ２Ｐテーブルキャッシュ１４Ａの更新が必要となった時に、つまり、Ｌ２Ｐテーブルキャッシュ１４Ａを更新するライト要求のためのＴＬＰをホスト１に送信することが必要となった時に、メモリコントローラ２３は、ウェイクアップ指示をホストインタフェース２２のＡｄｖａｎｃｅｄ Ｌ０制御回路２２Ａに送出してもよい。これにより、ホストインタフェース２２をＡｄｖａｎｃｅｄ Ｌ０からＬ０に復帰させることができる。ホストインタフェース２２がＬ０に復帰した後、メモリコントローラ２３は、Ｌ２Ｐテーブルキャッシュ１４Ａを更新するライト要求のためのＴＬＰをホストインタフェース２２を介してホスト１１に送信してもよい。

以上説明したように、本実施形態によれば、各々が対応するレーンの送信用の差動信号線ペアを介してデータを送信する複数の送信回路がアクティブ状態に維持され、且つ各々が対応するレーンの受信用の差動信号線ペアを介してデータを受信する複数の受信回路（特定の一つのレーン以外）がインアクティブ状態となる第１の低電力状態（Ａｄｖａｎｃｅｄ Ｌ０）が規定されている。

このＡｄｖａｎｃｅｄ Ｌ０では、複数の送信回路がアクティブ状態に維持される。したがって、各レーンの送信用差動信号線ペアは電気的アイドル状態にはならないので、デバイス４がＬ０であるかのようにホスト１に認識させることが可能となる。したがって、デバイス４は、ＡＳＰＭ Ｌ０ｓ／ＡＳＰＭ Ｌ１．０がホストによって有効にされているか否かにかかわらず、しかもホスト１とデバイス４との間のネゴシエーションを実行せずに、Ａｄｖａｎｃｅｄ Ｌ０に遷移することができる。

また、Ａｄｖａｎｃｅｄ Ｌ０では、一つのレーンに対応する受信回路のみがアクティブ状態であるので、ホスト１から特定の情報の受信に応じてデバイス４の状態をＬ０（通常動作状態）に復帰することができる。

したがって、デバイス４は、デバイス４側の条件のみで、Ａｄｖａｎｃｅｄ Ｌ０に迅速に遷移することができ、これによってデバイス４の電力消費を削減することができる。

なお、本実施形態では、レーン０に対応する受信回路を除く他の全てのレーンの受信回路をインアクティブ状態にしたが、これは、ホスト１からのＴＬＰの検出に応じて、新たな低電力状態（Ａｄｖａｎｃｅｄ Ｌ０）からＬ０に復帰することを可能にするためである。アクティブ状態に維持されるレーンは、必ずしもレーン０でなくてもよい。ホスト１からのＥＩＯＳは各レーンにシリアルに送信される。したがって、レーン０とは異なる一つのレーンに対応する受信回路のみがアクティブ状態に維持された場合であっても、ホスト１からのＥＩＯＳの検出に応じて、レーン状態を新たな低電力状態（Ａｄｖａｎｃｅｄ Ｌ０）からＬ０に復帰させることができる。

また、本実施形態では、ＰＣＩ Ｅｘｐｒｅｓｓ仕様に準拠するシリアルインタフェースを例示した。しかし、本実施形態の構成は、複数のレーンを含むリンクを備える様々なシリアルインタフェース規格に適用することができる。このようなシリアルインタフェース規格の例としては、ＭＩＰＩアライアンスによって規定されたＭＩＰＩ Ｄ−ＰＨＹ、ＭＩＰＩ Ｍ−ＰＨＹ、ＭＩＰＩ Ｃ−ＰＨＹ、等がある。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１１…ホスト、３、１３…ルート・コンプレックス、４…デバイス、４１…トランザクション・レイヤ、４２…データ・リンク・レイヤ、４３…物理レイヤ、７１、９１…低消費電力モード制御回路、７２、９２…ＴＬＰ／ＥＩＯＳ検出器。

Claims (16)

1. 送信用の差動信号線ペアと受信用の差動信号線ペアとを各々が含む複数のレーンから構成されるリンクを含むシリアルインタフェースを介してホストに接続可能な電子機器であって、
   前記複数のレーンに対応する複数の送信回路であって各々が対応するレーンの前記送信用の差動信号線ペアを介してデータを送信する複数の送信回路と、
   前記複数のレーンに対応する複数の受信回路であって各々が対応するレーンの前記受信用の差動信号線ペアを介してデータを受信する複数の受信回路と、
   制御回路とを具備し、
   前記制御回路は、前記電子機器の状態を、前記複数の送信回路および前記複数の受信回路がアクティブ状態である通常動作状態から、前記複数の送信回路がアクティブ状態に維持され且つ前記複数のレーン内の一つのレーンに対応する受信回路を除いて前記複数の受信回路がインアクティブ状態となる第１の低電力状態に遷移させるように構成されている、電子機器。
2. 前記複数のレーン内の前記一つのレーンは、レーン番号０が割り当てられたレーンである請求項１記載の電子機器。
3. 前記制御回路は、前記ホストに送信すべきデータが第１の期間無い場合、前記電子機器の状態を、前記通常動作状態から前記第１の低電力状態に遷移させるように構成されている請求項１記載の電子機器。
4. 前記制御回路は、前記ホストに送信すべきデータが前記第１の期間無い場合、前記ホストとのネゴシエーションを実行することなく、前記電子機器の状態を、前記通常動作状態から前記第１の低電力状態に遷移させるように構成されている請求項３記載の電子機器。
5. 前記制御回路は、前記一つのレーンの受信データに基づいて特定の情報の受信が検出された場合に、前記電子機器の状態を前記第１の低電力状態から前記通常動作状態に遷移させるように構成されている請求項１記載の電子機器。
6. 前記特定の情報は、前記ホストから送信される電気的・アイドル・オーダード・セットを含む請求項５記載の電子機器。
7. 前記複数のレーン内の前記一つのレーンは、レーン番号０が割り当てられたレーンであり、
   前記特定の情報は、前記ホストから送信されるトランザクション・レイヤ・パケットを含む請求項５記載の電子機器。
8. 前記制御回路は、前記トランザクション・レイヤ・パケットの受信が検出された場合、前記電子機器の状態が前記第１の低電力状態から前記通常動作状態に遷移した後に、前記トランザクション・レイヤ・パケットの再送要求を前記ホストに送信するように構成されている請求項７記載の電子機器。
9. 前記制御回路は、前記電子機器の状態が前記第１の低電力状態である間にトランザクション・レイヤ・パケットを前記ホストに送信することが必要とされた場合、前記電子機器の状態を前記第１の低電力状態から前記通常動作状態に遷移させるように構成されている請求項１記載の電子機器。
10. 前記制御回路は、前記一つのレーンの受信データに基づいて特定の情報の受信が検出されるか、または前記電子機器の状態が前記第１の低電力状態である間にトランザクション・レイヤ・パケットを前記ホストに送信することが必要とされた場合、トレーニングシーケンスを前記複数のレーンの各々を介して前記ホストに送信するように構成されている請求項１記載の電子機器。
11. 前記シリアルインタフェースは、ＰＣＩ ｅｘｐｒｅｓｓ仕様に準拠したシリアルインタフェースである請求項１記載の電子機器。
12. 送信用の差動信号線ペアと受信用の差動信号線ペアとを各々が含む複数のレーンから構成されるリンクを含むシリアルインタフェースを介してホストに接続可能な電子機器によって実行される電力管理方法であって、前記電子機器は、前記複数のレーンに対応する複数の送信回路であって各々が対応するレーンの前記送信用の差動信号線ペアを介してデータを送信する複数の送信回路と、前記複数のレーンに対応する複数の受信回路であって各々が対応するレーンの前記受信用の差動信号線ペアを介してデータを受信する複数の受信回路とを含み、
    前記電子機器の状態を、前記複数の送信回路および前記複数の受信回路がアクティブ状態である通常動作状態から、前記複数の送信回路がアクティブ状態に維持され且つ前記複数のレーン内の一つのレーンに対応する受信回路を除いて前記複数の受信回路がインアクティブ状態となる第１の低電力状態に遷移させることと、
    前記一つのレーンの受信データに基づいて特定の情報の受信が検出された場合に、前記電子機器の状態を前記第１の低電力状態から前記通常動作状態に遷移させることとを具備する電力管理方法。
13. 前記複数のレーン内の前記一つのレーンは、レーン番号０が割り当てられたレーンである請求項１２記載の電力管理方法。
14. 前記電子機器の状態を前記通常動作状態から前記第１の低電力状態に遷移させることは、前記ホストに送信すべきデータが第１の期間無い場合、前記電子機器の状態を前記通常動作状態から前記第１の低電力状態に遷移させることを含む請求項１２記載の電力管理方法。
15. 前記特定の情報は、前記ホストから送信される電気的・アイドル・オーダード・セットを含む請求項１２記載の電力管理方法。
16. 前記複数のレーン内の前記一つのレーンは、レーン番号０が割り当てられたレーンであり、
    前記特定の情報は、前記ホストから送信されるトランザクション・レイヤ・パケットを含む請求項１２記載の電力管理方法。

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