TWI645298B

TWI645298B - 降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置

Info

Publication number: TWI645298B
Application number: TW106146237A
Authority: TW
Inventors: 施富仁
Original assignee: 慧榮科技股份有限公司
Priority date: 2017-06-30
Filing date: 2017-12-28
Publication date: 2018-12-21
Also published as: TWI654517B; TW201905692A; TWI654526B; TWI649756B; TW201905933A; TW201905722A; TW201905723A

Abstract

本發明的實施例提出一種降低快閃儲存介面中傳收的資料錯誤方法，由第一端的處理單元執行，包含下列步驟：持續監督從第二端接收的資料訊框以及/或控制訊框；以及當資料訊框以及/或上述控制訊框包含的訊息指出第二端的最底層偵測到接收資料錯誤時，觸發去加重設定調整。

Description

降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置

本發明關連於一種快閃記憶體，特別是一種降低快閃儲存介面中傳收資料錯誤方法以及使用該方法的裝置。

快閃記憶體裝置通常分為NOR快閃裝置與NAND快閃裝置。NOR快閃裝置為隨機存取裝置，主裝置(host)可於位址腳位上提供存取NOR快閃裝置的任意位址，並即時地由NOR快閃裝置的資料腳位上獲得儲存於該位址上的資料。相反地，NAND快閃裝置並非隨機存取，而是序列存取。NAND快閃裝置無法像NOR快閃裝置一樣，可以存取任何隨機位址，主裝置反而需要寫入序列的位元組(bytes)值到NAND快閃裝置中，用以定義請求命令(command)的類型(如，讀取、寫入、抹除等)，以及此命令上的位址。位址可指向一個頁面(在快閃記憶體中的一個寫入作業的最小資料塊)或一個區塊(在快閃記憶體中的一個抹除作業的最小資料塊)。實際上，NAND快閃裝置通常從記憶體單元(memory cells)上讀取或寫入完整的數頁資料。當一整頁的資料從陣列讀取到裝置中的緩存器(buffer)後，藉由使用提取訊號(strobe signal)順序地敲出(clock out)內容，讓主單元可逐位元組或字元組(words)存取資料。

快閃記憶體裝置通常包含裝置端及儲存單元，並且以快閃儲存介面連接上主控端。隨著快閃儲存介面的資料傳輸速度越來越快，資料於傳收時更容易發生錯誤。因此，需要一種方法以及使用該方法的裝置，用以降低快閃儲存介面中傳收資料錯誤。

本發明的實施例提出一種降低快閃儲存介面中傳收資料錯誤的裝置，包含最底層及處理單元。最底層耦接於對應端，處理單元耦接於最底層。處理單元透過最底層持續監督從對應端接收的資料訊框以及/或控制訊框；以及當資料訊框以及/或控制訊框包含的資訊指出對應端的最底層偵測到接收資料錯誤時，觸發去加重設定調整。

110‧‧‧計算裝置

130‧‧‧主控端

131‧‧‧物理層

133‧‧‧物理轉換層

135‧‧‧資料連接層

137‧‧‧處理單元

150‧‧‧裝置端

151‧‧‧物理層

153‧‧‧物理轉換層

155‧‧‧資料連接層

157‧‧‧處理單元

170‧‧‧存取介面

170_0~170_j存‧‧‧取子介面

180‧‧‧儲存單元

180_0_0~180_j_i‧‧‧儲存子單元

310_0‧‧‧資料線

320_0_0~320_0_i‧‧‧晶片致能控制訊號

S411~S457‧‧‧方法步驟

50‧‧‧資料連接層訊框

51‧‧‧資料訊框

511‧‧‧第0通訊類別資料訊框

513‧‧‧第1通訊類別資料訊框

53‧‧‧控制訊框

533‧‧‧否定應答控制訊框

61‧‧‧RReq比特

63‧‧‧CCITT CRC-16校驗碼

80‧‧‧PACP_GET_req訊框

81‧‧‧MIBattribute欄位

第1圖係依據本發明實施例之快閃記憶體的系統架構示意圖。

第2圖係依據本發明實施例之存取介面與儲存單元的方塊圖。

第3圖係依據本發明實施例之一個存取子介面與多個儲存子單元的連接示意圖。

第4圖係依據本發明實施例之運行於高速檔時之去加重設定調整方法的流程圖。

第5圖係依據本發明實施例之控制及資料訊框的分類樹。

第6圖係顯示依據本發明實施例之否定應答控制訊框的資料結構。

第7圖係顯示依據本發明實施例之包含覆寫之否定應答控制訊框的資料訊框的資料結構。

第8圖係顯示依據本發明實施例之PACP_GET_req訊框的資料結構。

第9圖係依據本發明實施例之運行於高速檔時之去加重設定調整方法的流程圖。

以下說明係為完成發明的較佳實現方式，其目的在於描述本發明的基本精神，但並不用以限定本發明。實際的發明內容必須參考之後的權利要求範圍。

必須了解的是，使用於本說明書中的”包含”、”包括”等詞，係用以表示存在特定的技術特徵、數值、方法步驟、作業處理、元件以及/或組件，但並不排除可加上更多的技術特徵、數值、方法步驟、作業處理、元件、組件，或以上的任意組合。

於權利要求中使用如”第一”、"第二"、"第三"等詞係用來修飾權利要求中的元件，並非用來表示之間具有優先權順序，先行關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。

第1圖係依據本發明實施例之快閃記憶體的系統架構示意圖。快閃記憶體的系統架構包含裝置端150，並透過通用快閃儲存(UFS,Universal Flash Storage)介面與主控端130溝通。UFS是個快閃儲存規範，用以達成較高的資料傳輸速度及更可靠的快閃記憶儲存，並且不需要因為快閃儲存單元的類型不同而配置不同的轉換器。快閃記憶體可配備於數位相機、行動電話、消費性電子設備等之中。UFS介面可運行於脈波寬度調變檔(PWM,Pulse-Width Modulation gear)及高速檔(HS,High-Speed gear)。脈波寬度調變檔可為0.5Gbps(Gigabits per second)或更低速，而高速檔可為1.4Gbps或更高速。脈波寬度調變檔可稱為低速檔。例如，表1列舉UFS規範所定義不同高速檔(HS-GEARs)的資料速率：例如，高速檔HS-G1的A級速率為1248Mbps，而高速檔HS-G1的B級速率為1248Mbps，高速檔HS-G2的A級速率為2496Mbps，而高速檔HS-G2的B級速率為2915.2Mbps，依此類推。表2列舉UFS規範所定義不同脈波寬度調變檔(PWM-GEARs)的資料速率：低速檔PWM-G0的資料速率介於0.01至3Mbps之間，低速檔PWM-G1的資料速率介於3至9Mbps之間，低速檔PWM-G2的資料速率介於6至18Mbps之間，依此類推。

快閃記憶體更包含儲存單元180，並且裝置端150使用存取介面170與儲存單元180溝通，可採用雙倍資料率(double data rate,DDR)通訊協定與儲存單元180溝通，例如，開放NAND快閃(open NAND flash interface,ONFI)、雙倍資料率開關(DDR toggle)或其他介面。裝置端150的處理單元157透過存取介面170寫入資料到儲存單元180中的指定位址，以及從儲存單元180中的指定位址讀取資料。詳細來說，裝置端150的處理單元157透過存取介面170寫入資料到儲存單元180中的指定位址，以及從儲存單元180中的指定位址讀取資料。存取介面170使用數個電子訊號來協調裝置端150的處理單元與儲存單元180間的資料與命令傳遞，包含資料線(data line)、時脈訊號(clock signal)與控制訊號(control signal)。資料線可用以傳遞命令、位址、讀出及寫入的資料；控制訊號線可用以傳遞晶片致能(chip enable,CE)、位址提取致能(address latch enable,ALE)、命令提取致能(command latch enable,CLE)、寫入致能(write enable,WE)等控制訊號。

儲存單元180可包含多個儲存子單元，每一個儲存子單元實施於一個晶粒(die)上，各自使用關聯的存取子介面與處理單元157進行溝通。第2圖係依據本發明實施例之存取介面與儲存單元的方塊圖。快閃記憶體可包含j+1個存取子介面170_0至170_j，存取子介面又可稱為通道(channel)，每一個存取子介面連接i+1個儲存子單元。換句話說，i+1個儲存子單元共享一個存取子介面。例如，當快閃記憶體10包含4個通道(j=3)且每一個通道連接4個儲存單元(i=3)時，快閃記憶體一共擁有16個儲存單元180_0_0至180_j_i。處理單元157可驅動存取子介面170_0至170_j中之一者，從指定的儲存子單元讀取資料。每個儲存子單元擁有獨立的晶片致能(CE)控制訊號。換句話說，當欲對指定的儲存子單元進行資料讀取時，需要驅動關聯的存取子介面致能此儲存子單元的晶片致能控制訊號。第3圖係依據本發明實施例之一個存取子介面與多個儲存子單元的連接示意圖。處理單元157可透過存取子介面170_0使用獨立的晶片致能控制訊號320_0_0至320_0_i來從連接的儲存子單元180_0_0至180_0_i中選擇出其中一者，接著，透過共享的資料線310_0從選擇出的儲存子單元的指定位置讀取資料。

主控端130的處理單元137可使用存取介面120透過指定通訊協定與計算裝置110進行溝通，例如，通用序列匯流排(universal serial bus,USB)、先進技術附著(advanced technology attachment,ATA)、序列先進技術附著(serial advanced technology attachment,SATA)、快速周邊元件互聯(peripheral component interconnect express,PCI-E)或其他介面。

主控端130及裝置端150各自包含UFS互聯層(UIC,UFS InterConnect layer)。UFS互聯層是UFS分層架構的最底層，管理主控端130及裝置端150間的連接。主控端130的UFS互聯層可包含物理層(PHY,L1 layer)131、物理轉換層(physical adapter,L1.5 layer)133及資料連接層(data link,L2 layer)135。裝置端150的UFS互聯層可包含物理層151、物理轉換層153及資料連接層155。物理層131及151中之每一者可包含差動輸出對，如圖1的TXP及TXN，用以傳送資料至對應端，以及差動輸入對，如圖1的RXP及RXN，用以從對應端接收資料。例如，主控端130的物理層131可透過差動輸出對傳送資料至裝置端150，以及透過差動輸入對從裝置端150接收資料。反面來說，裝置端150的物理層131可透過差動輸出對傳送資料至主控端130，以及透過差動輸入對從主控端130接收資料。

當主控端130及裝置端150運行在高速檔時，可能因多重反射的現象發生符元干擾(ISI,Intersymbol Interference)。主控端130及裝置端150中之任一者(亦可稱為傳送端)運行在高速檔時，可透過其最底層(例如，UFS互聯層)持續監督從對應端接收的資料訊框以及/或控制訊框，並且，當資料訊框以及/或控制訊框包含的資訊指出對應端的最底層(例如，UFS互聯層)運行於高速檔時偵測到接收資料錯誤時，觸發去加重(de-emphasis)設定調整，用以降低多重反射的現象。例如，主控端130可持續監督從裝置端150接收的資料訊框以及/或控制訊框，並且，當資料訊框以及/或控制訊框指出裝置端150的最底層運行於高速檔時偵測到接收資料錯誤時，觸發去加重設定調整，反之亦然。預設條件指對應端的UFS互聯層運行於高速檔時偵測到接收資料錯誤。去加重(de-emphasis)設定可調整為0dB、3.5dB或6dB。第4圖係依據本發明實施例之運行於高速檔時之去加重設定調整方法的流程圖。此方法由處理單元137或157於載入並執行特定微碼或軟體指令時實施。去加重可使用硬體電路實施於傳送端的實體層之中，降低高頻的量值以對應其他頻率的量值，藉由最小化如衰減差異(attenuation differences)或記錄介質過飽和(saturation of recording media)等情況的負面影響來提升整體訊噪比(signal-to-noise ratio)。此方法可實施於主控端130的處理單元137或裝置端150的處理單元157，統稱為傳送端的處理單元。傳送端的處理單元可為通用處理器(general-purpose processor)、微控制器(microcontroller)、微控制器單元(MCU,microcontroller unit)等。當傳送端的處理單元從傳送端的非揮發性記憶體(non-volatile memory)載入並執行相關韌體時實施去加重設定調整方法。傳送端的處理單元可持續監督透過差動輸入對從另一端(或可稱為對應端或接收端)接收的資料訊框(data frames)或控制訊框(control frames)，並且判斷是否接收到相應於之前傳送資料的資料連接層的否定應答控制訊框(NAC,negative acknowledgement control frame)(步驟S411)。第5圖係依據本發明實施例之控制及資料訊框的分類樹。資料連接層訊框50包含二類：資料訊框(TCx)51及控制訊框53。資料訊框51可更分為二類：第0通訊類別資料訊框(TC0,Trraffic Class 0 Data Frames)；及第1通訊類別資料訊框(TC1,Trraffic Class 0 Data Frames)。控制訊框家族53包含可被傳送端的邏輯(硬體電路)辨識或解析的否定應答控制訊框533。當對應端於任何訊框中偵測到錯誤或接收到具有錯誤的訊框序號(FSN,Frame Sequence Number)的資料訊框時，傳送否定應答控制訊框533給傳送端。第6圖係顯示依據本發明實施例之否定應答控制訊框的資料結構。否定應答控制訊框533的長度為2個符號(symbols)，而每個符號為16比特。否定應答控制訊框533包含RReq比特(第0個符號的第0比特)，用以請求傳送端重新初始其物理層中的傳送部分。否定應答控制訊框533可使用CCITT CRC-16校驗碼63保護(第1個符號)。第7圖係顯示依據本發明實施例之包含覆寫之否定應答控制訊框的資料訊框的資料結構。於另一些實施例中，否定應答控制訊框533可覆寫多份DL_SDU位元組中之一者而乘載於資料訊框511或513中。

由於對應端偵測到先前傳送的資料有錯誤的原因不一定是因為UFS互聯層運行於高速檔而造成，所以需要進一步檢查，避免進行沒有用的去加重設定調整。參考第4圖。當接收到相應於之前傳送資料的資料連接層的否定應答控制訊框(NAC,negative acknowledgement control frame)(步驟S411中”是”的路徑)，傳送端的處理單元發送請求給對應端，用以請求關聯於否定應答控制訊框的可能原因，並且從對應端接收回覆(response)(步驟S413)。此請求可為UFS規範中定義的PACP_GET_req。第8圖係顯示依據本發明實施例之PACP_GET_req訊框的資料結構。PACP_GET_req訊框80包含MIBattribute欄位(第2個符號)81，定義欲存取對應端中的哪些屬性(Attributes)。請求中的MIBattribute欄位定義欲存取對應端中的錯誤碼。回覆中可包含錯誤碼，指出對應端於資料連接層中發生的錯誤事件的錯誤類型。於一些實施例中，錯誤碼可乘載於DL_LM_SAP狀態基元(status primitive)中的DLErrorCode列舉(Enumeration)。表1列出DL_LM_SAP狀態基元的參數範例：例如，錯誤碼DLErrorCode=5指示對應端的物理轉換層於接收資料時發生循環冗餘校驗(CRC,Cyclic Redundancy Check)錯誤。錯誤碼DLErrorCode=13指示對應端的物理層於接收資料時發生符號錯誤。

參考第4圖。當從對應端接收回覆後(步驟S413)，傳送端的處理單元判斷對應端的最底層是否發生循環冗餘校驗錯誤或符號錯誤(步驟S431)。由於對應端發生的錯誤可能只是偶然發生，因此傳送端的處理單元可維護比特錯誤率計數器(BER,Bit Error Rate counter)，初始為1，用以記錄對應端發生循環冗餘校驗錯誤或符號錯誤的次數，並且於偵測到對應端發生循環冗餘校驗錯誤或符號錯誤至少二次之後再進行去加重設定調整。當對應端發生循環冗餘校驗錯誤或符號錯誤時(步驟S431中”是”的路徑)，傳送端的處理單元更判斷比特錯誤率計數器的值是否到達或高於預設閥值(例如，2至10間的任意整數)(步驟S433)。當比特錯誤率計數器的值低於預設閥值時(步驟S433中”否”的路徑)，比特錯誤率計數器的值加1(步驟S451)，並進行下一次否定應答控制訊框的判斷(步驟S411)。當比特錯誤率計數器的值到達或高於預設閥值時(步驟S433中”是”的路徑)，傳送端的處理單元調整傳送端中實體層的去加重設定，用以讓後續資料訊框以新的去加重設定進行傳送(步驟S435、S437、S453、S455及S457)。詳細的去加重設定調整，描述如下：當傳送端的實體層的目前去加重設定處於第一水平(步驟S435中”是”的路徑)，傳送端的處理單元驅動傳送端的實體層，用以調整去加重設定至第二水平(步驟S453)。當傳送端的實體層的目前去加重設定處於第二水平(步驟S435中”否”的路徑接著步驟S437中”是”的路徑)，傳送端的處理單元驅動傳送端的實體層，用以調整去加重設定至第三水平(步驟S455)。當傳送端的實體層的目前去加重設定處於第三水平(步驟S435中”否”的路徑接著步驟S437中”否”的路徑)，傳送端的處理單元驅動傳送端的實體層，用以調整去加重設定至第一水平(步驟S455)。其中，第一水平低於第二水平，及第二水平低於第三水平。於一些實施例中，第一水平為0dB，第二水平為3.5dB，及第三水平為6dB。於此須注意的是，傳送端的實體層的去加重設定處於較高水平時所傳送資料的高頻量值的降低程度大於傳送端的實體層的去加重設定處於較低水平時。於此另須注意的是，當目前傳送端的實體層的目前去加重設定處於第三水平時，傳送端的實體層的去加重設定無須再進一步調整，反而需要調整去加重以外的參數來提升於高速檔時的傳輸可靠性。於此須注意的是，步驟S453、S455及S457中之每一者於執行時更將比特錯誤率計數器的值重設為1。

第9圖係依據本發明實施例之運行於高速檔時之去加重設定調整方法的流程圖。整體而言，第9圖的流程相較於第4圖的流程省略了比特錯誤率計數器的維護，也就是說，缺少了步驟S433及步驟S451。詳細來說，當從對應端接收到相應於之前傳送資料的資料連接層的否定應答控制訊框，及偵測到對應端發生循環冗餘校驗錯誤或符號錯誤時(步驟S411中”是”的路徑接著步驟S431中”是”的路徑)，傳送端的處理單元調整傳送端中實體層的去加重設定，用以讓後續資料訊框以新的去加重設定進行傳送(步驟S435、S437、S453、S455及S457)。

雖然第1至3圖中包含了以上描述的元件，但不排除在不違反發明的精神下，使用更多其他的附加元件，已達成更佳的技術效果。此外，雖然第4圖及第9圖的流程圖採用指定的順序來執行，但是在不違反發明精神的情況下，熟習此技藝人士可以在達到相同效果的前提下，修改這些步驟間的順序，所以，本發明並不侷限於僅使用如上所述的順序。此外，熟習此技藝人士亦可以將若干步驟整合為一個步驟，或者是除了這些步驟外，循序或平行地執行更多步驟，本發明亦不因此而侷限。

雖然本發明使用以上實施例進行說明，但需要注意的是，這些描述並非用以限縮本發明。相反地，此發明涵蓋了熟習此技藝人士顯而易見的修改與相似設置。所以，申請權利要求範圍須以最寬廣的方式解釋來包含所有顯而易見的修改與相似設置。

Claims

一種降低快閃儲存介面中傳收資料錯誤方法，由一第一端的處理單元執行，包含：持續監督從一第二端接收的一資料訊框以及/或一控制訊框；以及當上述資料訊框以及/或上述控制訊框包含的資訊指出上述第二端的一最底層偵測到接收資料錯誤時，觸發一去加重設定調整。
如申請專利範圍第1項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述第一端及上述第二端透過一通用快閃儲存介面互相溝通。
如申請專利範圍第2項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述方法包含：當偵測到上述第二端回覆的一錯誤碼指出上述第二端的上述物理轉換層於接收資料時發生循環冗餘校驗錯誤，或上述第二端的上述物理層於接收資料時發生符號錯誤時，觸發上述去加重設定調整。
如申請專利範圍第3項所述的降低快閃儲存介面中傳收資料錯誤方法，包含：當接收到相應於之前傳送資料的一資料連接層的一否定應答控制訊框時，發送一請求給上述第二端，用以請求關聯於上述否定應答控制訊框的原因；以及從上述第二端接收一回覆，其中上述回覆包含上述錯誤碼。
如申請專利範圍第2項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述通用快閃儲存介面運行於1.4Gbps或更高速。
如申請專利範圍第2項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述處理單元維護一比特錯誤率計數器，用以紀錄上述第二端的上述物理層及上述物理轉換層於接收資料時發生錯誤的次數，上述方法包含：當偵測到上述第二端回覆的一錯誤碼指出上述第二端的上述物理轉換層於接收資料時發生循環冗餘校驗錯誤，或上述第二端的上述物理層於接收資料時發生符號錯誤時，判斷上述比特錯誤率計數器的一值是否到達或高於一閥值；當上述比特錯誤率計數器的上述值到達或高於上述閥值時，觸發上述去加重設定調整。
如申請專利範圍第6項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述閥值為2至10間的任意整數。
如申請專利範圍第1項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述去加重設定調整包含：當上述第一端的一實體層的一去加重設定處於一第一水平時，驅動上述第一端的上述實體層，用以調整上述去加重設定至一第二水平；當上述第一端的上述實體層的上述去加重設定處於上述第二水平時，驅動上述第一端的上述實體層，用以調整上述去加重設定至一第三水平；以及當上述第一端的上述實體層的上述去加重設定處於上述第三水平時，驅動上述第一端的上述實體層，用以調整上述去加重設定至上述第一水平；其中，上述第一水平低於上述第二水平，上述第二水平低於上述第三水平。
如申請專利範圍第8項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述第一水平為0dB，上述第二水平為3.5dB，及上述第三水平為6dB。
如申請專利範圍第8項所述的降低快閃儲存介面中傳收資料錯誤方法，其中，上述第一端的上述實體層的上述去加重設定處於較高水平所傳送資料的高頻量值的降低程度大於上述第一端的上述實體層的上述去加重設定處於較低水平時。
一種降低快閃儲存介面中傳收資料錯誤裝置，包含：一最底層，耦接於一對應端；以及一處理單元，耦接於上述最底層，透過上述最底層持續監督從上述對應端接收的一資料訊框以及/或一控制訊框；以及當上述資料訊框以及/或上述控制訊框包含的資訊指出上述對應端的一最底層偵測到接收資料錯誤時，觸發一去加重設定調整。
如申請專利範圍第11項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述裝置及上述對應端透過一通用快閃儲存介面互相溝通。
如申請專利範圍第12項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，以及上述處理單元當偵測到上述對應端回覆的一錯誤碼指出上述對應端的上述物理轉換層於接收資料時發生循環冗餘校驗錯誤，或上述對應端的上述物理層於接收資料時發生符號錯誤時，觸發上述去加重設定調整。
如申請專利範圍第13項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述處理單元當接收到相應於之前傳送資料的一資料連接層的一否定應答控制訊框時，發送一請求給上述第二端，用以請求關聯於上述否定應答控制訊框的原因；以及從上述第二端接收一回覆，其中上述回覆包含上述錯誤碼。
如申請專利範圍第12項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述通用快閃儲存介面運行於1.4Gbps或更高速。
如申請專利範圍第12項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述最底層為一通用快閃儲存互聯層，上述通用快閃儲存互聯層包含一物理層及一物理轉換層，上述處理單元維護一比特錯誤率計數器，用以紀錄上述對應端的上述物理層及上述物理轉換層於接收資料時發生錯誤的次數，以及，上述處理單元當偵測到上述對應端回覆的一錯誤碼指出上述對應端的上述物理轉換層於接收資料時發生循環冗餘校驗錯誤，或上述對應端的上述物理層於接收資料時發生符號錯誤時，判斷上述比特錯誤率計數器的一值是否到達或高於一閥值；以及當上述比特錯誤率計數器的上述值到達或高於上述閥值時，觸發上述去加重設定調整。
如申請專利範圍第16項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述閥值為2至10間的任意整數。
如申請專利範圍第11項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述去加重設定調整包含：當上述裝置的上述最底層的一實體層的一去加重設定處於一第一水平時，上述處理單元驅動上述裝置的上述最底層的上述實體層，用以調整上述去加重設定至一第二水平；當上述裝置的上述最底層的上述實體層的上述去加重設定處於上述第二水平時，上述處理單元驅動上述裝置的上述最底層的上述實體層，用以調整上述去加重設定至一第三水平；以及當上述裝置的上述最底層的上述實體層的上述去加重設定處於上述第三水平時，上述處理單元驅動上述裝置的上述最底層的上述實體層，用以調整上述去加重設定至上述第一水平；其中，上述第一水平低於上述第二水平，上述第二水平低於上述第三水平。
如申請專利範圍第18項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述第一水平為0dB，上述第二水平為 3.5dB，及上述第三水平為6dB。
如申請專利範圍第18項所述的降低快閃儲存介面中傳收資料錯誤裝置，其中，上述裝置的上述最底層的上述實體層的上述去加重設定處於較高水平所傳送資料的高頻量值的降低程度大於上述裝置的上述最底層的上述實體層的上述去加重設定處於較低水平時。