TWI629686B - 用於同時存取非揮發性記憶體之多個分區之裝置及方法 - Google Patents

用於同時存取非揮發性記憶體之多個分區之裝置及方法 Download PDF

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Abstract

本發明揭示用於執行一記憶體之不同分區之多執行緒同時存取之裝置及方法。一實例性裝置可包含一非揮發性記憶體陣列，其包括複數個分區，該複數個分區各可包含各自複數個記憶體單元。該裝置可進一步包含複數個局部控制器，其等各經組態以獨立且同時地存取該複數個分區之一各自者以回應於接收一各自記憶體存取命令而執行該各自記憶體存取命令。該實例性裝置可進一步包含一控制器，其經組態以接收該複數個記憶體存取命令且判定用於該複數個記憶體存取命令之各者之一各自目標分區。該控制器可經進一步組態以將該複數個記憶體存取命令之各者提供至與該各自目標分區相關聯之該複數個局部控制器之一局部控制器。

Description

用於同時存取非揮發性記憶體之多個分區之裝置及方法
記憶體可提供於諸如電腦或其他器件之各種裝置(其包含(但不限於)可攜式儲存器件、固態硬碟、音樂播放器、相機、電話、無線器件、顯示器、晶片組、視訊轉換器、遊戲系統、車輛及電器)中。存在包含揮發性記憶體(例如動態隨機存取記憶體(DRAM))及非揮發性記憶體(例如快閃記憶體、相變記憶體等等)之諸多不同類型之記憶體。 在非揮發性記憶體中，可將記憶體陣列分成分區。將一記憶體分成分區可將列或行分解成用於在記憶體存取操作期間存取之較小區段。然而，當前記憶體架構可允許每次僅存取記憶體之一單一分區。
本發明揭示用於執行一記憶體之不同分區之多執行緒同時存取之裝置及方法。在本發明之一態樣中，一種裝置可包含一非揮發性記憶體陣列，其包括複數個分區。該複數個分區之各者可包含各自複數個記憶體單元。該裝置可進一步包含複數個局部控制器，其等各經組態以獨立且同時地存取該複數個分區之一各自者以回應於接收複數個記憶體存取命令之一各自記憶體存取命令而執行該各自記憶體存取命令。該實例性裝置可進一步包含一控制器，其經組態以接收該複數個記憶體存取命令且判定用於該複數個記憶體存取命令之各者之該複數個分區之一各自目標分區。該控制器可進一步經組態以將該複數個記憶體存取命令之各者提供至與該各自目標分區相關聯之該複數個局部控制器之一局部控制器。 在另一態樣中，一種裝置包含一非揮發性記憶體及一記憶體控制器。該非揮發性記憶體包含複數個分區及複數個局部控制器，其中該複數個局部控制器之各者經組態以獨立地存取該複數個分區之一各自者，其中該複數個分區之各者包括各自複數個記憶體單元。該記憶體控制器經組態以根據該等記憶體存取命令之分時規則(separation timing rules)來將記憶體存取命令提供至該非揮發性記憶體，其中該記憶體控制器將一第一類型之一第一記憶體存取命令提供至該複數個分區之一第一分區。回應於將該第一類型之一第二記憶體存取命令提供至該複數個分區之該第一分區，該記憶體控制器經組態以在該第一記憶體存取命令之後之一最少第一時間提供該第二記憶體存取命令。回應於將該第一類型之該第二記憶體存取命令提供至該複數個分區之一第二分區，該記憶體控制器經組態以在該第一記憶體存取命令之後之一最少第二時間提供該第二記憶體存取命令。 在另一態樣中，一種方法包含：在一非揮發性記憶體之一控制器處接收一第一記憶體存取命令及一第二記憶體存取命令；及判定用於該第一記憶體存取命令之該非揮發性記憶體之一第一目標分區及用於該第二記憶體存取命令之該非揮發性記憶體之一第二目標分區。該方法進一步包含：將該第一記憶體存取命令提供至耦合至該第一目標分區之該非揮發性記憶體之一第一局部控制器及將該第二記憶體存取命令提供至耦合至該第二目標分區之該非揮發性記憶體之一第二局部控制器；執行與該第一記憶體存取命令相關聯之該第一目標分區之一記憶體存取；及在執行該第一分區之該記憶體存取之同時，執行與該第二記憶體存取命令相關聯之該第二目標分區之一記憶體存取。 在另一態樣中，一種方法包含：將一第一記憶體存取命令提供至一非揮發性記憶體；及判定自提供該第一記憶體存取命令以來所逝去之時間是否滿足與一第二記憶體存取命令及該第一記憶體存取命令相關聯之一分時規則，其中該分時規則係基於與該第一記憶體存取命令相關聯之該非揮發性記憶體之一第一目標分區及與該第二記憶體存取命令相關聯之該非揮發性記憶體之一第二目標分區。該方法進一步包含：回應於滿足該分時規則而將該第二記憶體存取命令提供至該非揮發性記憶體。
本文揭示用於一記憶體之多個分區之多執行緒同時存取之裝置及方法。下文將闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習技術者應明白，可在不具有此等特定細節之情況下實踐本發明之實施例。再者，本文所描述之本發明之特定實施例僅供例示且不應用於使本發明之範疇受限於此等特定實施例。在其他例項中，未詳細展示熟知之電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。 圖1係根據本發明之一實施例之包含一記憶體150之一裝置100 (例如一積體電路、一記憶體器件、一記憶體系統、一電子器件或系統、一智慧型電話、一平板電腦、一電腦、一伺服器等等)之一方塊圖。記憶體150經組態以執行多個分區之多執行緒同時存取。裝置100可包含經由一命令、位址及資料(CAD)匯流排130耦合至一記憶體150之一控制器110。記憶體150可經組態以通過CAD匯流排130自控制器110接收命令及/或位址，且該記憶體可經組態以通過CAD匯流排130接收資料及/或提供資料。 在一些實例中，記憶體150可為一非揮發性記憶體。非揮發性記憶體之實例包含NAND (「反及」)快閃記憶體、NOR (「反或」)快閃記憶體、PCM、PCMS、3D交叉點記憶體、PRAM、堆疊記憶體、OUM、OUMS等等。記憶體150可包含橫跨多個記憶體分區組織起來之一群單元。可將記憶體分區分成區塊，其中各區塊具有多個記憶體單元頁。各頁可包含耦合至存取線之記憶體單元。記憶體150可經組態以執行兩個或兩個以上分區之多執行緒同時存取。記憶體150可包含經組態以獨立地同時存取個別分區之控制電路(例如局部控制器及資料緩衝器)。例如，記憶體150可包含一內部控制器，其自CAD匯流排130接收記憶體存取命令(例如命令、位址及資料資訊)，且將命令及位址資訊提供至與一目標分區相關聯之一局部控制器。該局部控制器亦可將與記憶體存取命令相關聯之資料發送至與目標分區相關聯之一資料緩衝器。該內部控制器可經組態以在繼續執行一先前接收之記憶體存取命令時啟動記憶體存取命令。因此，可在兩個或兩個以上不同分區中同時執行記憶體存取命令。 通常，一記憶體必須在處理一後續記憶體存取命令之前完成一記憶體存取命令之處理。如先前所論述，可將記憶體150分成與控制電路(例如局部控制器及資料緩衝器)相關聯之多個分區。因此，在操作期間，記憶體150可經組態以藉由操作多個分區及控制電路來接收及同時處理來自控制器110之多個記憶體存取命令執行緒。例如，控制器110可經由CAD匯流排130提供針對記憶體150之一第一分區的一第一記憶體存取命令(例如第一命令、第一位址及/或第一資料)。例如，第一記憶體存取命令可包含一讀取命令及位址、一寫入命令、位址及寫入資料或其他記憶體存取命令。記憶體150可接收及開始處理第一記憶體存取命令。當第一記憶體存取命令在記憶體150之第一分區處被處理之時，控制器110可經由CAD匯流排130發出針對記憶體150之一第二分區的一第二記憶體存取命令。記憶體150可在由第一分區處理第一記憶體存取命令之同時開始在第二分區處處理第二記憶體存取命令。 記憶體150之內部控制器可判定記憶體150之一目標分區且將記憶體存取命令資訊提供至與目標分區相關聯之控制電路。在一些實施例中，記憶體150之內部控制器可使用與第一記憶體存取命令相關聯之位址來判定目標分區。因此，在一實例中，內部控制器可將第一記憶體存取命令提供至與第一分區相關聯之一第一局部控制器以執行第一記憶體存取命令。此外，內部控制器可將第二記憶體存取命令提供至與第二分區相關聯之一第二局部控制器以執行第二記憶體存取命令。若第一記憶體存取命令或第二記憶體存取命令之任一者或兩者係寫入命令，則內部控制器可將相關聯資料分別提供至第一資料緩衝器或第二資料緩衝器。 為避免各自資料/命令匯流排上之衝突或損壞各自資料緩衝器或局部控制器中之資料，控制器110可實施管控記憶體存取命令之間之分時的時序規則。時序可基於一當前命令及一先前命令之一記憶體存取命令類型(例如讀取對寫入)及各者之一目標分區。例如，針對不同分區之連續讀取命令之一分時規則可不同於針對第一分區之一寫入命令之後之針對一第二分區之一讀取命令之一分時規則。 藉由使記憶體存取命令遵守分時規則且記憶體150中包含促進多個同時記憶體存取執行緒之控制電路，可比每次僅能夠處理一單一記憶體存取命令之一記憶體增加資料通量。 圖2繪示根據本發明之一實施例之包含一記憶體器件200之一裝置。記憶體器件200包含一記憶體陣列280，其具有經組態以儲存資料之複數個記憶體單元。可透過使用各種信號線、字線(WL)及/或位元線(BL)來存取陣列中之記憶體單元。記憶體單元可為非揮發性記憶體單元(諸如NAND或NOR快閃記憶體單元、相變記憶體單元)，或一般可為任何類型之記憶體單元。記憶體陣列280之記憶體單元可配置成一記憶體陣列架構。例如，在一實施例中，記憶體單元配置成一3D交叉點架構。在其他實施例中，可使用其他記憶體陣列構架，例如一單位階交叉點構架及其他。記憶體單元可為經組態以儲存單位元資料之單位階單元。記憶體單元亦可為經組態以儲存多位元資料之多位階單元。記憶體200可實施於圖1中之記憶體150中。在一些實例中，可將陣列280分成複數個分區。 一資料選通信號DQS可透過一資料選通匯流排(圖中未展示)傳輸。DQS信號可用於將用於資料傳送之時序資訊提供至記憶體器件200或自記憶體器件200提供用於資料傳送之時序資訊。I/O匯流排228連接至一內部控制器260，內部控制器260使資料信號、位址資訊信號及其他信號選路於I/O匯流排228與一內部資料匯流排222及/或一內部位址匯流排224之間。可由內部控制器260將位址資訊提供至內部位址匯流排224。內部位址匯流排224可將區塊列位址信號提供至一列解碼器240且將行位址信號提供至一行解碼器250。列解碼器240及行解碼器250可用於選擇記憶體單元區塊用於記憶體操作，例如讀取及寫入操作。列解碼器240及/或行解碼器250可包含一或多個信號線驅動器，其經組態以將一偏壓信號提供至記憶體陣列280中之信號線之一或多者。I/O控制電路220包含一狀態暫存器，其經組態以回應於提供至記憶體器件200之一讀取狀態命令而儲存狀態位元。狀態位元可具有用於指示記憶體及其操作之各種態樣之一狀態條件的各自值。內部控制器260可隨著狀態條件改變而更新狀態位元。 內部控制器260亦可外部或內部接收若干控制信號238來控制記憶體器件200之操作。可在一命令、位址及資料組合匯流排(諸如圖1之CAD匯流排130)上接收控制信號238及I/O匯流排228。可根據任何適當介面協定來實施控制信號238。例如，控制信號238可基於接針(如動態隨機存取記憶體及快閃記憶體(例如NAND快閃記憶體)中所常見)或基於運算碼。實例性控制信號238包含時脈信號、讀取/寫入信號、時脈啟用信號等等。內部控制器260可使用能夠獨立地並行存取個別分區之列解碼器240、行解碼器250及資料I/O電路270來啟動對陣列280之不同分區之多個同時記憶體存取執行緒。例如，內部控制器260可循序接收記憶體存取命令(例如命令、位址、及/或資料資訊)，且可將信號提供(例如，發送)至行解碼器250、列解碼器240及資料I/O電路270以啟動循序接收之記憶體存取命令之執行。在一些實施例中，將與記憶體存取命令相關聯之信號提供至行解碼器250、列解碼器240及資料I/O電路270之時序可基於記憶體存取命令之類型及基於目標分區當前是否執行一記憶體存取命令操作。 內部控制器260可包含儲存由內部控制器260接收之資訊的一命令暫存器。內部控制器260可經組態以將內部控制信號提供至記憶體器件200之各種電路。例如，回應於接收一記憶體存取命令(例如讀取、寫入)，內部控制器260可提供內部控制信號來控制各種記憶體存取電路以執行一記憶體存取操作。各種記憶體存取電路用於記憶體存取操作期間，且一般可包含諸如列解碼器及行解碼器、充電泵電路、信號線驅動器、資料及快取暫存器、I/O電路及其他之電路。 資料I/O電路270包含一或多個電路，其經組態以基於自內部控制器260接收之信號來促進內部控制器260與記憶體陣列280之間的資料傳送。在各種實施例中，資料I/O電路270可包含用於管理記憶體陣列280與內部控制器260之間的資料傳送之一或多個暫存器、緩衝器及其他電路。在一實施例中，資料I/O電路270可包含用於記憶體陣列280之各分區之不同資料緩衝器。在一實例性寫入操作中，內部控制器260接收透過I/O匯流排228寫入之資料且經由內部資料匯流排222將資料提供至資料I/O電路270。資料I/O電路270在由列解碼器240及行解碼器250指定之一位置處基於由內部控制器260提供之控制信號來將資料寫入至記憶體陣列280。在一讀取操作期間，資料I/O電路270在由列解碼器240及行解碼器250指定之一位址處基於由內部控制器260提供之控制信號來自記憶體陣列280讀取資料。資料I/O電路270經由內部資料匯流排222將讀取資料提供至內部控制器260。接著，內部控制器260將讀取資料提供於I/O匯流排228上。在一些實例中，資料I/O電路270可包含用於陣列280之各分區之獨立控制資料緩衝器，其可用於自陣列280之一各自分區獨立地接收資料或將資料獨立地提供至陣列280之一各自分區。 圖3繪示根據本發明之一實施例之經組態以同時存取多個記憶體分區之一記憶體300之一部分。記憶體300包含：一內部控制器360，其用於處理自一外部控制器(例如圖1之控制器110)接收之記憶體存取命令；及一記憶體陣列，其包含複數個分區372(0)至372(N)。分區372(0)至372(N)之各者可包含各自複數個記憶體單元。分區372(0)至372(N)可各耦合至一各自局部控制器374(0)至374(N)及各自資料緩衝器376(0)至376(N)以促進不同分區372(0)至372(N)之多執行緒同時存取。「N」之值可為一非零正數。記憶體300可實施於圖1之記憶體150及/或圖2之記憶體200中。記憶體單元可為非非揮發性記憶體單元，或一般可為任何類型之記憶體單元。 內部控制器360可包含耦合至一資料區塊364之一資料I/O介面362及耦合至一命令UI區塊368之一命令/位址介面366。資料I/O介面362可將自外部控制器接收(例如，回應於一寫入存取命令)之資料提供至資料區塊364，且可將自資料區塊364接收(例如，回應於一讀取存取命令)之資料提供至外部控制器。資料區塊364可回應於來自命令UI區塊368之控制信號而經由一資料匯流排390將資料(例如寫入記憶體存取)提供至資料緩衝器376(0)至376(N)及自資料緩衝器376(0)至376(N)接收資料(例如讀取記憶體存取)。 命令/位址介面366可將自外部控制器接收之命令及位址提供至命令UI區塊368。命令UI區塊368可判定分區372(0)至372(N)之一目標分區且經由一命令/位址匯流排380將所接收之命令及位址資訊提供至與目標分區372(0)至372(N)相關聯之局部控制器374(0)至374(N)。 各分區372(0)至372(N)可在記憶體存取操作期間各由局部控制器374(0)至374(N)獨立地存取。例如，在記憶體存取操作期間，分區372(0)可獨立於分區372(1)被存取。分區372(0)至372(N)之各者可耦合至經組態以執行各自分區372(0)至372(N)之記憶體存取的一各自局部控制器374(0)至374(N)。局部控制器374(0)至374(N)之各者可包含各自感測放大器、定序器(例如，其基於記憶體存取之類型來存取及執行演算法)及驅動器電路(例如電壓或電流驅動器電路)來執行記憶體存取操作，諸如讀取存取或寫入存取。感測放大器可經組態以在記憶體存取命令之執行期間感測資料。定序器可經組態以執行與記憶體存取命令相關聯之演算法。驅動器電路可經組態以沿分區之存取線驅動電壓。各分區372(0)至372(N)亦可耦合至一各自資料緩衝器376(0)至376(N)。資料緩衝器376(0)至376(N)可經組態以將資料提供至各自分區372(0)至372(N)或自各自分區372(0)至372(N)接收資料。資料緩衝器376(0)至376(N)可由內部控制器360或各自局部控制器374(0)至374(N)控制。自各自記憶體分區372(0)至372(N)接收之資料可分別鎖存於資料緩衝器376(0)至376(N)處。由各自資料緩衝器376(0)至376(N)鎖存之資料可經由內部資料匯流排提供至資料區塊364。 在操作中，內部控制器360可經由一命令及位址(圖中未展示)接收一記憶體存取命令(例如命令及位址資訊)，且可經由一資料匯流排(圖中未展示)接收資料。內部控制器360可判定用於各記憶體存取命令之分區372(0)至372(N)之一各自目標分區(例如，至少部分基於與各個記憶體存取命令相關聯之位址資訊)，且可將各記憶體存取命令提供至與目標分區相關聯之一各自局部控制器374(0)至374(N)。內部控制器360亦可在一寫入操作期間將資料提供至與目標分區相關聯之資料緩衝器376(0)至376(N)，且可在一讀取期間自資料緩衝器376(0)至376(N)接收資料。 更明確言之，命令/位址介面366可自一外部命令及位址匯流排接收命令及位址資訊，且可將所接收之命令及位址資訊提供至命令UI區塊368。命令UI區塊368可判定一目標分區372(0)至372(N)及一命令類型。命令UI區塊368可基於目標分區372(0)至372(N)經由命令及位址匯流排380將命令及位址資訊提供至局部控制器374(0)至374(N)。在一些實施例中，將命令及位址資訊提供至局部控制器374(0)至374(N)之時序可基於命令類型及/或局部控制器374(0)至374(N)當前是否執行一記憶體存取命令。命令UI區塊368亦可基於命令類型來將一控制信號提供至資料區塊364以指示資料區塊364自資料I/O介面362擷取資料且經由資料匯流排將資料提供至資料緩衝器376(0)至376(N)之一者(例如寫入存取)或指示資料區塊364經由資料匯流排自資料緩衝器376(0)至376(N)之一者擷取資料且將擷取資料提供至資料I/O介面362 (例如讀取存取)。 在一寫入操作期間，局部控制器374(0)至374(N)可採用驅動器及定序器來將資料自相關聯資料緩衝器376(0)至376(N)寫入至相關聯分區372(0)至372(N)。 在一讀取操作期間，局部控制器374(0)至374(N)可採用感測放大器、驅動器及定序器來自相關聯分區372(0)至372(N)讀取資料且將讀取資料鎖存於相關聯資料緩衝器376(0)至376(N)處。局部控制器374(0)至374(N)之各者可經組態以彼此獨立地操作而存取相關聯分區372(0)至372(N)。因此，可在不干擾另一分區372(0)至372(N)之存取之情況下同時存取個別分區372(0)至372(N)，其可比受限於在一給定時間存取一單一分區之一記憶體可改良通量及效率。 如先前所論述，分時規則可用於避免各自資料/命令上之衝突或損壞各自資料緩衝器或局部控制器中之資料。藉由遵守分時規則來管理記憶體存取命令之正確操作及執行。如先前進一步所論述，分時規則之時序可基於一當前命令及一先前命令之一記憶體存取命令類型(例如讀取對寫入)及各者之一目標分區。 圖4提供描繪例示性時序規則的一表。例如，針對相同分區之一讀取至讀取命令可具有一X1 ns分時規則，且針對不同分區之一讀取至讀取命令可具有一X2 ns分時規則。在一特定實例中，針對一第一分區之一第一讀取命令由記憶體接收，且相應地由與第一分區相關聯之局部控制器處置。可將針對第一分區之一第二讀取命令提供至記憶體的最短時間係X1 ns。在關於第一讀取命令之X1 ns之前將一第二讀取命令提供至第一分區將引起針對第一讀取命令之操作期間所讀取之資料之一錯誤。然而，若第二讀取命令係針對不同分區，則可將針對第一分區之第二讀取命令提供至記憶體的最短時間係X2 ns。相比而言，若在針對第一分區之第一讀取命令之後提供針對第一分區之一第一寫入命令，則可在針對第一分區之第一讀取命令之後提供針對第一分區之第一寫入命令的最短時間係X5 ns。時間X5可不同於時間X2及X1。在一些實施例中，時間X5可等於X2及/或X1。時序變數X1至X8係例示性的，且不意欲具有一倍數關係，諸如，時間X2係時間X1之兩倍長或時間X8係時間X1之八倍長。一般而言，針對相同分區之多個操作具有比針對不同分區之多個操作長之分時。在一些實例中，時間X1至X8之部分具有相同值，且在其他實施例中，時間X1至X8可全部不同。 控制器110必須滿足各分時規則以使一記憶體存取命令由記憶體接收及適當執行。例如，控制器110可將一第一讀取命令發送至一第一分區且將一第二讀取命令發送至一第二分區。在控制器110可將一第一寫入命令發送至第一分區之前，應滿足用於針對第一分區之第一讀取命令之分時規則，且在將第一寫入命令發送至第一分區之前，亦應滿足用於針對第二分區之第二讀取命令之分時規則。若滿足兩個分時規則，則控制器可將第一寫入命令發送至記憶體150。例如，分時規則可基於用於各記憶體存取命令類型之記憶體150之架構及延時特性。 應自前文暸解，儘管本文已出於繪示之目的而描述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。相應地，本發明僅受限於隨附申請專利範圍。
100‧‧‧裝置
110‧‧‧控制器
130‧‧‧命令、位址及資料(CAD)匯流排
150‧‧‧記憶體
200‧‧‧記憶體器件/記憶體
220‧‧‧輸入/輸出(I/O)控制電路
222‧‧‧內部資料匯流排
224‧‧‧內部位址匯流排
228‧‧‧輸入/輸出(I/O)匯流排
238‧‧‧控制信號
240‧‧‧列解碼器
250‧‧‧行解碼器
260‧‧‧內部控制器
270‧‧‧資料輸入/輸出(I/O)電路
280‧‧‧記憶體陣列
300‧‧‧記憶體
360‧‧‧內部控制器
362‧‧‧資料輸入/輸出(I/O)介面
364‧‧‧資料區塊
366‧‧‧命令/位址介面
368‧‧‧命令UI區塊
372(0)至372(N)‧‧‧分區
374(0)至374(N)‧‧‧局部控制器
376(0)至376(N)‧‧‧資料緩衝器
380‧‧‧命令/位址匯流排
390‧‧‧資料匯流排
圖1係根據本發明之一實施例之包含一記憶體之一裝置之一方塊圖。 圖2係根據本發明之一實施例之記憶體之一方塊圖。 圖3係根據本發明之一實施例之記憶體之一方塊圖。 圖4係根據本發明之一實施例之一分時規則查找表。

Claims (24)

  1. 一種用於同時存取非揮發性記憶體之多個分區之裝置，其包括：一非揮發性記憶體陣列，其包括複數個分區，其中該複數個分區之各者包括各自複數個記憶體單元；複數個局部控制器，其中該複數個局部控制器之各者經組態以獨立且同時地存取該複數個分區之一各自者以回應於接收複數個記憶體存取命令之一各自記憶體存取命令而執行該各自記憶體存取命令；及一控制器，其經組態以根據用於該等記憶體存取命令之分時規則(separation timing rules)提供該複數個記憶體存取命令且判定用於該複數個記憶體存取命令之各者之該複數個分區之一各自目標分區，該控制器進一步經組態以將該複數個記憶體存取命令之各者提供至與該各自目標分區相關聯之該複數個局部控制器之一局部控制器，其中該分時規則包含用於一第一類型之針對相同分區之複數個記憶體存取命令的一最少第一時間及用於該第一類型之針對不同分區之複數個記憶體存取命令的不同於該最少第一時間之一最少第二時間；其中該控制器經組態以在滿足用於在該複數個記憶體存取命令之一第一記憶體存取命令之前之該複數個記憶體存取命令之一第二記憶體存取命令之一分時規則時，發送該第一記憶體存取命令至一各自目標分區。
  2. 如請求項1之裝置，其中該複數個局部控制器之一局部控制器包括：各自感測放大器，其等經組態以在該記憶體存取命令之執行期間感測資料；各自驅動器，其等經組態以沿存取線驅動電壓；及各自定序器，其等經組態以執行與該記憶體存取命令相關聯之一演算法。
  3. 如請求項1之裝置，其中該控制器包括一命令及位址使用者介面電路，該命令及位址使用者介面電路經組態以判定一記憶體存取命令類型及用於該複數個記憶體存取命令之各者之該複數個目標分區之該各自目標分區。
  4. 如請求項3之裝置，其中該控制器進一步包括一命令及位址介面電路，該命令及位址介面電路經組態以自一記憶體控制器接收該複數個記憶體存取命令之各者且將該複數個記憶體存取命令之各者提供至該命令及位址使用者介面電路。
  5. 如請求項1之裝置，其進一步包括複數個資料緩衝器，其中該複數個資料緩衝器之各者經組態以獨立且同時地自該複數個分區之一各自者接收資料或將資料提供至該複數個分區之一各自者。
  6. 如請求項5之裝置，其中該控制器進一步包括一資料區塊，該資料區塊經組態以回應於該複數個記憶體存取命令之一記憶體存取命令而經由一資料匯流排自該複數個資料緩衝器之各者接收讀取資料或將寫入資料提供至該複數個資料緩衝器之各者。
  7. 如請求項6之裝置，其中該控制器進一步包括一資料輸入/輸出介面電路，該資料輸入/輸出介面電路經組態以自一記憶體控制器接收寫入資料且將該寫入資料提供至該資料區塊或經組態以自該資料區塊接收讀取資料且將該讀取資料提供至該記憶體控制器。
  8. 一種用於同時存取非揮發性記憶體之多個分區之裝置，其包括：一非揮發性記憶體，其包括複數個分區及複數個局部控制器，其中該複數個局部控制器之各者經組態以獨立地存取該複數個分區之一各自者，其中該複數個分區之各者包括各自複數個記憶體單元；一記憶體控制器，其經組態以根據記憶體存取命令之分時規則來將該等記憶體存取命令提供至該非揮發性記憶體，其中該記憶體控制器將一第一類型之一第一記憶體存取命令提供至該複數個分區之一第一分區，且回應於將該第一類型之一第二記憶體存取命令提供至該複數個分區之該第一分區，該記憶體控制器經組態以在該第一記憶體存取命令之後之一最少第一時間提供該第二記憶體存取命令，且進一步回應於將該第一類型之該第二記憶體存取命令提供至該複數個分區之一第二分區，該記憶體控制器經組態以在該第一記憶體存取命令之後之一最少第二時間提供該第二記憶體存取命令，其中該記憶體控制器進一步經組態以在該第一記憶體存取命令被發送之後之一第一時間或一第二時間之至少一較小者發送至少該第二記憶體存取命令時，於該第一記憶體存取命令及該第二記憶體存取命令後發送一第三記憶體存取命令至該複數個分區之一各自分區。
  9. 如請求項8之裝置，其中回應於將一第二類型之一第二記憶體存取命令提供至該複數個分區之該第一分區，該記憶體控制器經組態以在該第一記憶體存取命令之後之一最少第三時間提供該第二記憶體存取命令。
  10. 如請求項9之裝置，其中該第一類型之該記憶體存取命令包括一讀取記憶體存取命令，且該第二類型之該記憶體存取命令包括一寫入記憶體存取命令。
  11. 如請求項8之裝置，其中該非揮發性記憶體進一步包括複數個資料緩衝器，其中該複數個資料緩衝器之一資料緩衝器耦合至該複數個分區之一各自者，其中該資料緩衝器經組態以回應於來自耦合至該複數個局部控制器之該各自者之該複數個分區之一局部控制器之一信號而鎖存來自該複數個分區之該各自者之資料。
  12. 如請求項8之裝置，其中該非揮發性記憶體進一步包括一控制器，該控制器經組態以自該記憶體控制器接收該等記憶體存取命令且判定該複數個分區之一各自目標分區，該控制器進一步經組態以將該記憶體存取命令提供至與該目標分區相關聯之該複數個局部控制器之一局部控制器。
  13. 如請求項8之裝置，其中該非揮發性記憶體之該複數個局部控制器經組態以同時獨立地存取該複數個分區之各自者。
  14. 一種用於同時存取非揮發性記憶體之多個分區之方法，其包括：根據用於一第一記憶體存取命令及一第二記憶體存取命令之一各自分時規則在一非揮發性記憶體之一控制器處接收該第一記憶體存取命令及該第二記憶體存取命令；判定用於該第一記憶體存取命令之該非揮發性記憶體之一第一目標分區及用於該第二記憶體存取命令之該非揮發性記憶體之一第二目標分區，其中該分時規則係基於用於該第一記憶體存取命令之該非揮發性記憶體之該第一目標分區及用於該第二記憶體存取命令之該非揮發性記憶體之該第二目標分區；將該第一記憶體存取命令提供至耦合至該第一目標分區之該非揮發性記憶體之一第一局部控制器；在滿足用於該第一記憶體存取命令之該分時規則時，將該第二記憶體存取命令提供至耦合至該第二目標分區之該非揮發性記憶體之一第二局部控制器；執行與該第一記憶體存取命令相關聯之該第一目標分區之一記憶體存取；及在執行該第一目標分區之該記憶體存取之同時，執行與該第二記憶體存取命令相關聯之該第二目標分區之一記憶體存取。
  15. 如請求項14之方法，其中該第一記憶體存取命令係一寫入命令，該方法進一步包括：在該控制器處接收寫入資料；及經由一資料匯流排將該寫入資料提供至該非揮發性記憶體之一第一資料緩衝器，其中該第一資料緩衝器耦合至該第一目標分區，其中執行該第一記憶體存取命令包括將該寫入資料寫入至該第一目標分區。
  16. 如請求項15之方法，其中該第二記憶體存取命令係一讀取命令，其中執行該第二記憶體存取命令包括將來自該第二分區之讀取資料鎖存於耦合至該第二目標分區之該非揮發性記憶體之一第二資料緩衝器處。
  17. 如請求項16之方法，其進一步包括：經由一資料匯流排將該讀取資料自該第二資料緩衝器提供至該控制器。
  18. 如請求項14之方法，其進一步包括：在將該第一記憶體存取命令提供至該第一局部控制器之前，判定該第一局部控制器是否已完成執行一先前記憶體存取命令。
  19. 如請求項14之方法，其中判定用於該第一記憶體存取命令之該非揮發性記憶體之該第一目標分區係基於該第一存取命令之一位址。
  20. 一種用於同時存取非揮發性記憶體之多個分區之方法，其包括：將一第一記憶體存取命令提供至一非揮發性記憶體；判定自提供該第一記憶體存取命令以來所逝去之時間是否滿足與一第二記憶體存取命令及該第一記憶體存取命令相關聯之一分時規則，其中該分時規則係基於與該第一記憶體存取命令相關聯之該非揮發性記憶體之一第一目標分區及與該第二記憶體存取命令相關聯之該非揮發性記憶體之一第二目標分區；回應於滿足該分時規則而將該第二記憶體存取命令提供至該非揮發性記憶體；及接續於該第二記憶體存取命令，在滿足相關聯於該第二記憶體存取命令之該分時規則時，提供一第三記憶體存取命令。
  21. 如請求項20之方法，其中該第一目標分區及該第二目標分區係相同分區。
  22. 如請求項20之方法，其進一步包括：判定與該第一記憶體存取命令相關聯之一第一命令類型及與該第二記憶體存取命令相關聯之一第二命令類型，其中該分時規則係進一步基於該第一命令類型及該第二命令類型。
  23. 如請求項20之方法，其進一步包括：同時執行該第一目標分區處之該第一記憶體存取命令及該第二目標分區處之該第二記憶體存取命令。
  24. 如請求項20之方法，其進一步包括：在一表中查找該分時規則。
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