JP2021168203A - 不揮発性メモリの複数区画の同時アクセスのための装置及び方法 - Google Patents

不揮発性メモリの複数区画の同時アクセスのための装置及び方法 Download PDF

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Abstract

【課題】メモリの異なる区画のマルチスレッド、同時アクセスを実行するための装置及び方法が本明細書に開示される。
【解決手段】例示的装置は、複数の区画を含む不揮発性メモリアレイを含んでもよく、各々は、個々の複数のメモリセルを含んでもよい。装置は、個別のメモリアクセスコマンドを受信することに応じて個別のメモリアクセスコマンドを実行するために複数の区画の内の個別の１つに独立且つ同時にアクセスするように各々構成された複数のローカルコントローラを更に含んでもよい。例示的装置は、複数のメモリアクセスコマンドを受信し、複数のメモリアクセスコマンド毎に個別の目標区画を決定するように構成されたコントローラを更に含んでもよい。コントローラは、個別の目標区画と関連する複数のローカルコントローラの内のローカルコントローラに複数のメモリアクセスコマンドの各々を供給するように更に構成されてもよい。
【選択図】図３

Description

メモリは、ポータブルストレージデバイス、ソリッドステートドライブ、音楽プレーヤ、カメラ、電話、無線装置、表示装置、チップセット、セットトップボックス、ゲームシステム、車両、及び電気製品を含むがそれらに限定されないコンピュータ又はその他の装置等の様々な装置に提供され得る。揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））及び不揮発性メモリ（例えば、フラッシュメモリ、相変化メモリ等）を含む色々な種類のメモリがある。
不揮発性メモリでは、メモリアレイは区画に分割されてもよい。メモリを区画に分割することは、メモリアクセス動作中のアクセスのために行又は列を小さな部分に解体し得る。しかしながら、現在のメモリアーキテクチャは、一度にメモリの単一の区画のみにアクセス可能であり得る。
メモリの異なる区画のマルチスレッド、同時アクセスを実行するための装置及び方法が本明細書に開示される。開示の一側面では、装置は、複数の区画を含む不揮発性メモリアレイを含んでもよい。複数の区画の各々は、個別の複数のメモリセルを含んでもよい。装置は、個別のメモリアクセスコマンドの受信に応じて複数のメモリアクセスコマンドの内の個別のメモリアクセスコマンドを実行するために、複数の区画の内の個別の１つに独立且つ同時にアクセスするように各々構成された複数のローカルコントローラを更に含む。例示的装置は、複数のメモリアクセスコマンドを受信し、該複数のメモリアクセスコマンド毎に複数の区画の内の個別の目標区画を決定するように構成されたコントローラを更に含んでもよい。該コントローラは、複数のメモリアクセスコマンド各々を個別の目標区画と関連する複数のローカルコントローラの内のローカルコントローラに提供するように更に構成されてもよい。
別の側面では、装置は不揮発性メモリ及びメモリコントローラを含む。不揮発性メモリは、複数の区画と複数のローカルコントローラとを含み、複数のローカルコントローラの各々は、複数の区画の内の個別の１つに独立してアクセスするように構成され、複数の区画の各々は、個別の複数のメモリセルを含む。メモリコントローラは、メモリアクセスコマンドの分離タイミング規則に従ってメモリアクセスコマンドを不揮発性メモリに提供するように構成され、メモリコントローラは、第１の種類の第１のメモリアクセスコマンドを複数の区画の内の第１の区画に提供する。第１の種類の第２のメモリアクセスコマンドを複数の区画の内の第１の区画に提供することに応じて、メモリコントローラは、第１のメモリアクセスコマンドの後に最小限の第１の時間を第２のメモリアクセスコマンドに提供するように構成される。第１の種類の第２のメモリアクセスコマンドを複数の区画の内の第２の区画に提供することに応じて、メモリコントローラは、第１のメモリアクセスコマンドの後に最小限の第２の時間を第２のメモリアクセスコマンドに提供するように構成される。
別の側面では、方法は、第１のメモリアクセスコマンドと第２のメモリアクセスコマンドとを不揮発性メモリのコントローラにおいて受信することと、第１のメモリアクセスコマンドに対する不揮発性メモリの第１の目標区画と第２のメモリアクセスコマンドに対する不揮発性メモリの第２の目標区画とを決定することとを含む。方法は、第１の目標区画に結合された不揮発性メモリの第１のローカルコントローラに第１のメモリアクセスコマンドを提供し、第２の目標区画に結合された不揮発性メモリの第２のローカルコントローラに第２のメモリアクセスコマンドを提供することと、第１のメモリアクセスコマンドと関連する第１の目標区画のメモリアクセスを実行することと、第１の区画のメモリアクセスの実行と同時に、第２のメモリアクセスコマンドと関連する第２の目標区画のメモリアクセスを実行することとを更に含む。
別の側面では、方法は、第１のメモリアクセスコマンドを不揮発性メモリに提供することと、第１のメモリアクセスコマンドを提供してから経過した時間が第２のメモリアクセスコマンド及び第１のメモリアクセスコマンドと関連する分離タイミング規則を満足するか否かを決定することを含み、分離タイミング規則は、第１のメモリアクセスコマンドと関連する不揮発性メモリの第１の目標区画と第２のメモリアクセスコマンドと関連する不揮発性メモリの第２の目標区画とに基づく。方法は、分離タイミング規則に適合することに応じて第２のメモリアクセスコマンドを不揮発性メモリに提供することを更に含む。
本開示の実施形態に従ったメモリを含む装置のブロック図である。 本開示の実施形態に従ったメモリのブロック図である。 本開示の実施形態に従ったメモリのブロック図である。 本開示の実施形態に従った分離タイミング規則ルックアップテーブルである。
メモリの複数区画のマルチスレッド、同時アクセスのための装置及び方法が本明細書に開示される。開示の実施形態の十分な理解を提供するために幾つかの詳細が以下に記述される。しかしながら、これらの具体的詳細なく本開示の実施形態が実施され得ることは当業者には明らかであろう。また、本明細書に記述される本開示の具体的な実施形態は例示目的で提供され、開示の範囲をこれらの具体的な実施形態に限定するのに用いるべきではない。他の例では、開示を不必要に不明確にしないために、周知の回路、制御信号、タイミングプロトコル、及びソフトウェア動作が詳細には示されていない。
図１は、本開示の実施形態に従ったメモリ１５０を含む装置１００（例えば、集積回路、メモリデバイス、メモリシステム、電子装置又はシステム、スマートフォン、タブレット、コンピュータ、サーバ等）のブロック図である。メモリ１５０は、複数の区画のマルチスレッド、同時アクセスを実行するように構成される。装置１００は、コマンド、アドレス、及びデータ（ＣＡＤ）バス１３０を介してメモリ１５０に結合されたコントローラ１１０を含んでもよい。メモリ１５０は、コマンド及び／又はアドレスをＣＡＤバス１３０を通じてコントローラ１１０から受信するように構成されてもよく、該メモリは、ＣＡＤバス１３０を通じてデータを受信及び／又はデータを提供するように構成されてもよい。
幾つかの例では、メモリ１５０は、不揮発性メモリであってもよい。不揮発性メモリの例は、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＰＣＭ、ＰＣＭＳ、３次元クロスポイントメモリ、ＰＲＡＭ、スタックメモリ、ＯＵＭ、ＯＵＭＳ等を含む。メモリ１５０は、複数のメモリ区画に渡って組織化されたセルのアレイを含んでもよい、メモリ区画は、複数のメモリセルページを各々のブロックが有するブロックに分割されてもよい。各ページは、アクセス線に結合されるメモリセルを含んでもよい。メモリ１５０は、２つ以上の区画のマルチスレッド、同時アクセスを実行するように構成されてもよい。メモリ１５０は、個々の区画に同時に独立してアクセスするように構成される制御回路（例えば、ローカルコントローラ及びデータバッファ）を含んでもよい。例えば、メモリ１５０は、ＣＡＤバス１３０からメモリアクセスコマンド（例えば、コマンド、アドレス、及びデータ情報）を受信し、該コマンド及びアドレス情報を目標区画と関連するローカルコントローラに提供する内部コントローラを含んでもよい。ローカルコントローラは、メモリアクセスコマンドと関連するデータを目標区画と関連するデータバッファへ送ってもよい。内部コントローラは、以前に受信されたメモリアクセスコマンドが実行され続ける間にメモリアクセスコマンドを開始するように構成されてもよい。したがって、メモリアクセスコマンドは、２つ以上の異なる区画において同時に実行されてもよい。
典型的には、メモリは、後続するメモリアクセスコマンドを処理するのに先立ってメモリアクセスコマンドの処理を完了しなければならない。以前に論じたように、メモリ１５０は、制御回路（例えば、ローカルコントローラ及びデータバッファ）と関連する複数の区画に分割されてもよい。したがって、動作中、メモリ１５０は、複数の区画及び制御回路を活用することによって、複数のメモリアクセスコマンドスレッドをコントローラ１１０から受信して同時に処理するように構成されてもよい。例えば、コントローラ１１０は、メモリ１５０の第１の区画に向けられた第１のメモリアクセスコマンド（例えば、第１のコマンド、第１のアドレス、及び／又は第１のデータ）をＣＡＤバス１３０を介して提供してもよい。第１のメモリアクセスコマンドは、例えば、読み出しコマンド及びアドレス、書き込みコマンド、アドレス、及び書き込みデータ、又はその他のメモリアクセスコマンドを含んでもよい。メモリ１５０は、第１のメモリアクセスコマンドを受信して処理を開始してもよい。第１のメモリコマンドがメモリ１５０の第１の区画で処理されながら、コントローラ１１０は、メモリ１５０の第２の区画に向けられた第２のメモリアクセスコマンドをＣＡＤバス１３０を介して発行してもよい。メモリ１５０は、第１の区画による第１のメモリアクセスコマンドの処理と同時に、第２の区画での第２のメモリアクセスコマンドの処理を開始してもよい。
メモリ１５０の内部コントローラは、メモリ１５０の目標区画を決定してもよく、該目標区画と関連する制御回路にメモリアクセスコマンド情報を提供してもよい。幾つかの実施形態では、メモリ１５０の内部コントローラは、目標区画を決定するために、第１のメモリアクセスコマンドと関連するアドレスを用いてもよい。したがって、一例では、内部コントローラは、第１のメモリアクセスコマンドを実行するために、第１の区画と関連する第１のローカルコントローラに第１のメモリアクセスコマンドを提供してもよい。更に、内部コントローラは、第２のメモリアクセスコマンドを実行するために、第２の区画と関連する第２のローカルコントローラに第２のメモリアクセスコマンドを提供してもよい。第１又は第２のメモリアクセスコマンドの何れか又は両方が書き込みコマンドである場合、内部コントローラは、関連するデータを第１又は第２のデータバッファに夫々提供してもよい。
個別のデータ／コマンドバス上での衝突、又は個別のデータバッファ若しくはローカルコントローラでのデータの破損を避けるために、コントローラ１１０は、メモリアクセスコマンド間の分離タイミングを支配するタイミング規則を実装してもよい。該タイミングは、各々に対する目標区画と共に、現在及び以前のコマンドに対するメモリアクセスコマンドの種類（例えば、読み出し対書き込み）に基づいてもよい。例えば、異なる区画に向けられた連続した読み出しコマンドに対する分離タイミング規則は、第１の区画への書き込みコマンドに続く第２の区画への読み出しコマンドに対する分離タイミング規則とは異なってもよい。
メモリアクセスコマンドに対するタイミング分離規則に従い、複数の同時メモリアクセスレッドを促進するメモリ１５０に制御回路を含むことによって、データスループットは、単一のメモリアクセスコマンドを一度に処理することのみ可能であるメモリと比較して増加できる。
図２は、本発明の実施形態に従ったメモリデバイス２００を含む装置を示す。メモリデバイス２００は、データを格納するように構成される複数のメモリセルを備えたメモリアレイ２８０を含む。メモリセルは、様々な信号線、ワード線（ＷＬ）、及び／又はビット線（ＢＬ）の使用を通じて該アレイにアクセスされ得る。メモリセルは、ＮＡＮＤ若しくはＮＯＲフラッシュセル、相変化メモリセル等の不揮発性メモリセルであってもよく、又は概して任意のタイプのメモリセルであってもよい。メモリアレイ２８０のメモリセルは、メモリアレイアーキテクチャに配置され得る。例えば、一実施形態では、メモリセルは、３次元クロスポイントアーキテクチャに配置される。その他の実施形態では、その他のメモリアレイアーキテクチャ、例えば、とりわけ、シングルレベルクロスポイントアーキテクチャが用いられてもよい。メモリセルは、データの１ビットに対するデータを格納するように構成されたシングルレベルセルであってもよい。メモリセルはまた、データの２ビット以上に対するデータを格納するように構成されたマルチレベルセルであってもよい。メモリ２００は、図１のメモリ１５０中に実装されてもよい。幾つかの例では、アレイ２８０は、複数の区画に分離されてもよい。
データストローブ信号ＤＱＳがデータストローブバス（図示せず）を通じて伝送されてもよい。ＤＱＳ信号は、メモリデバイス２００への又はメモリデバイス２００からのデータの転送のためのタイミング情報を提供するために使用されてもよい。入出力バス２２８は、データ信号、アドレス情報信号、及びその他の信号を入出力バス２２８と内部データバス２２２及び／又は内部アドレスバス２２４との間で送付する内部コントローラ２６０に結合される。内部アドレスバス２２４は、内部コントローラ２６０によってアドレス情報を提供されてもよい。内部アドレスバス２２４は、ブロック行アドレス信号を行デコーダ２４０に提供してもよく、列アドレス信号を列デコーダ２５０に提供してもよい。行デコーダ２４０及び列デコーダ２５０は、メモリ動作、例えば、読み出し及び書き込み動作のためのメモリセルのブロックを選択するために用いられてもよい。行デコーダ２４０及び／又は列デコーダ２５０は、メモリアレイ２８０中の１つ以上の信号線に基礎信号を提供するように構成された１つ以上の信号線ドライバを含んでもよい。入出力制御回路２２０は、メモリデバイス２００に提供された読み出しステータスコマンドに応じてステータスビットを格納するように構成されるステータスレジスタを含む。ステータスビットは、メモリ及びその動作の様々な側面のステータス条件を示すための個別の値を有してもよい。内部コントローラ２６０は、ステータス条件の変更としてステータスビットを更新してもよい。
内部コントローラ２６０はまた、メモリデバイス２００の動作を制御するために外部又は内部の何れかから多数の制御信号２３８を受信してもよい。制御信号２３８及び入出力バス２２８は、図１のＣＡＤバス１３０等、一体化したコマンド、アドレス、データバス上で受信されてもよい。制御信号２３８は、任意の適切なインタフェースプロトコルで実装されてもよい。例えば、制御信号２３８は、ダイナミックランダムアクセスメモリ及びフラッシュメモリ（例えば、ＮＡＮＤフラッシュ）でよく見られるようなピンベースであってもよく、又はオペコードベースであってもよい。例示的制御信号２３８は、クロック信号、読み出し／書き込み信号、クロックイネーブル信号等を含む。内部コントローラ２６０は、個々の区画を並列に独立してアクセス可能な行デコーダ２４０、列デコーダ２５０、及びデータ入出力回路２７０を用いて、アレイ２８０の異なる区画への複数の同時メモリアクセススレッドを開始してもよい。例えば、内部コントローラ２６０は、メモリアクセスコマンド（例えば、コマンド、アドレス、及び／又はデータ情報）を連続して受信してもよく、連続して受信したメモリアクセスコマンドの実行を開始するために列デコーダ２５０、行デコーダ２４０、及びデータ入出力回路２７０に信号を提供しても（例えば、送っても）よい。幾つかの実施形態では、列デコーダ２５０、行デコーダ２４０、及びデータ入出力回路２７０へのメモリアクセスコマンドと関連する信号の提供のタイミングは、メモリアクセスコマンドの種類に基づいてもよく、且つ目標区画がメモリアクセスコマンド動作を現在実行しているか否かに基づいてもよい。
内部コントローラ２６０は、内部コントローラ２６０によって受信された信号を格納するコマンドレジスタを含んでもよい。内部コントローラ２６０は、内部制御信号をメモリデバイス２００の様々な回路に提供するように構成されてもよい。例えば、メモリアクセスコマンド（例えば、読み出し、書き込み）を受信することに応じて、内部コントローラ２６０は、メモリアクセス動作を実行するために様々なメモリアクセス回路を制御するための内部制御信号を提供してもよい。様々なメモリアクセス回路は、メモリアクセス動作中使用されてもよく、行及び列デコーダ、電荷ポンプ回路、信号線ドライバ、データ及びキャッシュレジスタ、入出力回路、並びにその他等の回路を一般的に含んでもよい。
データ入出力回路２７０は、内部コントローラ２６０から受信した信号に基づいて内部コントローラ２６０とメモリアレイ２８０との間のデータ転送を促進にするように構成された１つ以上の回路を含む。様々な実施形態では、データ入出力回路２７０は、１つ以上のレジスタ、バッファ、及びメモリアレイ２８０と内部コントローラ２６０とのデータ転送を管理するためのその他の回路を含んでもよい。一実施形態では、データ入出力回路２７０は、メモリアレイ２８０の区画毎に分離データバッファを含んでもよい。例示的な書き込み動作では、内部コントローラ２６０は、書き込まれるデータを入出力バス２２８を通じて受信し、該データを内部データバス２２２を介してデータ入出力回路２７０に提供する。データ入出力回路２７０は、行デコーダ２４０及び列デコーダ２５０によって特定された位置で、内部コントローラ２６０によって提供された制御信号に基づいてメモリアレイ２８０にデータを書き込む。読み出し動作中、データ入出力回路２７０は、行デコーダ２４０及び列デコーダ２５０によって特定されたアドレスで、内部コントローラ２６０によって提供された制御信号に基づいてメモリアレイ２８０からデータを読み出す。データ入出力回路２７０は、読み出したデータを内部データバス２２２を介して内部コントローラ２６０に提供する。内部コントローラ２６０は、読み出したデータを入出力バス２２８上にその後提供する。幾つかの例では、アレイ２８０の区画毎に、データ入出力回路２７０は、アレイ２８０の個別の区画からデータを独立して受信し又は該区画にデータを提供するために用いられ得る制御されたデータバッファを独立して含んでもよい。
図３は、本開示の実施形態に従って複数のメモリ区画に同時アクセスするように構成されたメモリ３００の一部を示す。メモリ３００は、外部コントローラ（例えば、図１のコントローラ１１０）からの受信されたメモリアクセスコマンドを処理するための内部コントローラ３６０と、複数の区画３７２（０）〜３７２（Ｎ）を含むメモリアレイとを含む。区画３７２（０）〜３７２（Ｎ）の各々は、個別の複数のメモリセルを含んでもよい。区画３７２（０）〜３７２（Ｎ）は、異なる区画３７２（０）〜３７２（Ｎ）のマルチスレッド、同時アクセスを促進するために、個別のローカルコントローラ３７４（０）〜３７４（Ｎ）及び個別のデータバッファ３７６（０）〜３７６（Ｎ）に各々結合されてもよい。“Ｎ”の値は正であって、ゼロではない数字であってもよい。メモリ３００は、図１のメモリ１５０及び／又は図２のメモリ２００中に実装されてもよい。メモリセルは、不揮発性メモリセルであってもよく、又は概して任意の種類のメモリセルであってもよい。
内部コントローラ３６０は、データブロック３６４に結合されたデータ入出力インタフェース３６２と、コマンドＵＩブロック３６８に結合されたコマンド／アドレスインタフェース３６６とを含んでもよい。データ入出力インタフェース３６２は、（例えば、書き込みアクセスコマンドに応じて）外部コントローラから受信したデータをデータブロック３６４に提供してもよく、（例えば、読み出しアクセスコマンドに応じて）データブロック３６４から受信したデータを外部コントローラに提供してもよい。データブロック３６４は、コマンドＵＩブロック３６８からの信号を制御することに応じて、データバス３９０を介してデータバッファ３７６（０）〜３７６（Ｎ）に、データを提供してもよく（例えば、書き込みメモリアクセス）、データバス３９０を介してデータバッファ３７６（０）〜３７６（Ｎ）からデータを受信してもよい（例えば、読み出しデータアクセス）。
コマンド／アドレスインタフェース３６６は、外部コントローラから受信したコマンド及びアドレス情報をコマンドＵＩブロック３６８に提供してもよい。コマンドＵＩブロック３６８は、区画３７２（０）〜３７２（Ｎ）の内の目標区画を決定し、受信したコマンド及びアドレス情報をコマンド／アドレスバス３８０を介して目標区画３７２（０）〜３７２（Ｎ）と関連する３７４（０）〜３７４（Ｎ）に提供してもよい。
区画３７２（０）〜３７２（Ｎ）は、ローカルコントローラ３７４（０）〜３７４（Ｎ）によるメモリアクセス動作中に各々独立してアクセス可能であってもよい。例えば、メモリアクセス動作中、区画３７２（０）は、区画３７２（１）とは無関係にアクセスされてもよい。区画３７２（０）〜３７２（Ｎ）の各々は、個別の区画３７２（０）〜３７２（Ｎ）のメモリアクセスを実行するように構成される個別のローカルコントローラ３７４（０）〜３７４（Ｎ）に結合されてもよい。ローカルコントローラ３７４（０）〜３７４（Ｎ）の各々は、読み出しアクセス又は書き込みアクセス等のメモリアクセス動作を実行するために、個別のセンスアンプ、（例えば、メモリアクセスの種類に基づいてアルゴリズムにアクセスして実行する）シーケンサ、及びドライバ回路（例えば、電圧又は電流ドライバ回路）を含んでもよい。センスアンプは、メモリアクセスコマンドの実行中にデータを感知するように構成されてもよい。シーケンサは、メモリアクセスコマンドと関連するアルゴリズムを実行するように構成されてもよい。ドライバ回路は、区画のアクセス線に沿った電圧を駆動するように構成されてもよい。各区画３７２（０）〜３７２（Ｎ）はまた、個別のデータバッファ３７６（０）〜３７６（Ｎ）に結合されてもよい。データバッファ３７６（０）〜３７６（Ｎ）は、個別の区画３７２（０）〜３７２（Ｎ）にデータを提供し又は個別の区画３７２（０）〜３７２（Ｎ）からデータを受信するように構成されてもよい。データバッファ３７６（０）〜３７６（Ｎ）は、内部コントローラ３６０又は個別のローカルコントローラ３７４（０）〜３７４（Ｎ）によって制御されてもよい。個別のメモリ区画３７２（０）〜３７２（Ｎ）から受信されたデータは、データバッファ３７６（０）〜３７６（Ｎ）で夫々ラッチされてもよい。個別のデータバッファ３７６（０）〜３７６（Ｎ）によってラッチされたデータは、内部データバスを介してデータブロック３６４に提供されてもよい。
動作中、内部コントローラ３６０は、メモリアクセスコマンド（例えば、コマンド及びアドレス情報）をコマンド及びアドレスバス（図示せず）を介して受信してもよく、データをデータバス（図示せず）を介して受信してもよい。内部コントローラ３６０は、（例えば、各個別のメモリアクセスコマンドと関連するアドレス情報に少なくとも部分的に基づいて）メモリアクセスコマンド毎に区画３７２（０）〜３７２（Ｎ）の内の個別の目標区画を決定してもよく、目標区画と関連する個別のローカルコントローラ３７４（０）〜３７４（Ｎ）に各メモリアクセスコマンドを提供してもよい。内部コントローラ３６０はまた、書き込み動作中に目標区画と関連するデータバッファ３７６（０）〜３７６（Ｎ）にデータを提供してもよく、読み出し動作中にデータバッファ３７６（０）〜３７６（Ｎ）からデータを受信してもよい。
より具体的には、コマンド／アドレスインタフェース３６６は、外部コマンド及びアドレスバスからコマンド及びアドレス情報を受信してもよく、受信したコマンド及びアドレス情報をコマンドＵＩブロック３６８に提供してもよい。コマンドＵＩブロック３６８は、目標区画３７２（０）〜３７２（Ｎ）及びコマンドの種類を決定してもよい。コマンドＵＩブロック３６８は、目標区画３７２（０）〜３７２（Ｎ）に基づいてコマンド及びアドレス情報をコマンド及びアドレスバス３８０を介してローカルコントローラ３７４（０）〜３７４（Ｎ）に提供してもよい。幾つかの実施形態では、ローカルコントローラ３７４（０）〜３７４（Ｎ）へのコマンド及びアドレス情報の提供のタイミングは、コマンドの種類と、ローカルコントローラ３７４（０）〜３７４（Ｎ）がメモリアクセスコマンドを現在実行しているか否かとに基づいてもよい。コマンドＵＩブロック３６８はまた、データ入出力インタフェース３６２からデータを検索し、該データをデータバスを介してデータバッファ３７６（０）〜３７６（Ｎ）の内の１つに提供するために（例えば、書き込みアクセス）、又はデータバスを介してデータバッファ３７６（０）〜３７６（Ｎ）の内の１つからデータを検索し、検索したデータをデータ入出力インタフェース３６２に提供するために（例えば、読み出しアクセス）、コマンドの種類に基づいてデータブロック３６４に命令するための制御信号をデータブロック３６４に提供してもよい。
書き込み動作中、ローカルコントローラ３７４（０）〜３７４（Ｎ）は、関連するデータバッファ３７６（０）〜３７６（Ｎ）からのデータを関連する区画３７２（０）〜３７２（Ｎ）に書き込むためにドライバ及びシーケンサを用いてもよい。
読み出し動作中、ローカルコントローラ３７４（０）〜３７４（Ｎ）は、関連する区画３７２（０）〜３７２（Ｎ）からデータを読み出し、関連するデータバッファ３７６（０）〜３７６（Ｎ）で読み出したデータをラッチするために、センスアンプ、ドライバ、及びシーケンサを用いてもよい。ローカルコントローラ３７４（０）〜３７４（Ｎ）の各々は、関連する区画３７２（０）〜３７２（Ｎ）にアクセスするために互いに無関係に動作するように構成されてもよい。したがって、個々の区画３７２（０）〜３７２（Ｎ）は、別の区画３７２（０）〜３７２（Ｎ）のアクセスを妨げることなく同時にアクセスされてもよく、所定時間で単一の区画にアクセスするように制限されるメモリと比較してスループット及び効率を向上し得る。
以前に論じたように、分離タイミング規則は、個別のデータ／コマンドバス上での衝突、又は個別のデータバッファ若しくはローカルコントローラでのデータの破損を避けるために用いられてもよい。メモリアクセスコマンドの訂正動作及び実行は、分離タイミング規則に従うことによって管理される。更に以前に論じたように、分離タイミング規則のタイミングは、各々に対する目標区画と共に、現在及び以前のコマンドに対するメモリアクセスコマンドの種類（例えば、読み出し対書き込み）に基づいてもよい。
図４は、例示的タイミング規則を描くテーブルを提供する。例えば、同じ区画への読み出しから読み出しへのコマンドは、Ｘ１ ｎｓ分離規則を有してもよく、異なる区画への読み出しから読み出しへのコマンドは、Ｘ２ ｎｓ分離規則を有してもよい。具体例では、第１の区画への第１の読み出しコマンドは、メモリによって受信され、それ故、第１の区画と関連するローカルコントローラによって処理される。第１の区画への第２の読み出しコマンドが最も早くメモリに提供され得るのはＸ１ ｎｓである。第１の読み出しコマンドに関連するＸ１ ｎｓよりも前に第１の区画への第２読み出しコマンドを提供することは、第１の読み出しコマンドに対する動作中に読み出されたデータに誤りを生じさせるであろう。しかしながら、第２の読み出しコマンドが異なる区画へのものである場合、第１の区画への第２の読み出しコマンドが最も早くメモリに提供され得るのはＸ２ ｎｓである。一方、第１の区画への書き込みコマンドが第１の区画への読み出しコマンドに続いて提供される場合、第１の区画への第１の読み出しコマンドに続いて第１の区画への第１の書き込みコマンドが最も早く提供され得るのはＸ５ ｎｓである。時間Ｘ５は、時間Ｘ２及びＸ１とは異なってもよい。幾つかの実施形態では、時間Ｘ５は、Ｘ２及び／又はＸ１と等しくてもよい。タイミング変数Ｘ１〜Ｘ８は、例示であり、時間Ｘ２が時間Ｘ１の長さの２倍であり、又は時間Ｘ８が時間Ｘ１の長さの８倍である等、複数の関係を有することを意図しない。一般的に、同じ区画に向けられた複数の動作は、異なる区画に向けられた複数の動作よりも長い分離タイミングを有する。幾つかの例では、時間Ｘ１〜Ｘ８の幾つかは同じ値であり、他の実施形態では、時間Ｘ１〜Ｘ８は全て異なる。
各分離規則は、メモリアクセスコマンドがメモリによって受信され適切に実行されるために、コントローラ１１０によって適合されなければならない。例えば、コントローラ１１０は、第１の読み出しコマンドを第１の区画に送ってもよく、第２の読み出しコマンドを第２の区画に送ってもよい。コントローラ１１０が第１の書き込みコマンドを第１の区画に送り得るよりも前に、第１の区画への第１の読み出しコマンドに対するタイミング分離規則が適合されるべきであり、第２の区画への第２の読み出しコマンドに対するタイミング分離規則は、第１の区画への第１の書き込みコマンドを送るよりも前に同様に適合されるべきである。両タイミング分離規則が適合される場合、コントローラは、第１の書き込みコマンドをメモリ１５０に送ってもよい。タイミング分離規則は、例えば、メモリアクセスコマンドの種類毎に、メモリ１５０のアーキテクチャ及び待ち時間の特徴に基づいてもよい。
開示の具体的実施形態が説明目的で本明細書に記述されているが、開示の精神及び範囲から逸脱することなく様々な変更が行われ得ることが前述から理解されるであろう。したがって、開示は添付の請求項によることを除いて制限されない。

Claims (11)

  1. 複数のローカルコントローラの各々が、複数の区画の内の個別の１つに独立してアクセスするように構成され、前記複数の区画の各々が個別の複数のメモリセルを含む、前記複
    数の区画と前記複数のローカルコントローラとを含む不揮発性メモリと、
    メモリアクセスコマンドに対する分離タイミング規則に従って前記不揮発性メモリに前記メモリアクセスコマンドを提供するように構成されたメモリコントローラであって、前記複数の区画の内の第１の区画に第１の種類の第１のメモリアクセスコマンドを提供する前記メモリコントローラであって、前記複数の区画の内の前記第１の区画に前記第１の種類の第２のメモリアクセスコマンドを提供することに応じて、前記第１のメモリアクセスコマンド後に最小限の第１の時間を第２のメモリアクセスコマンドに提供するように構成された前記メモリコントローラであって、前記複数の区画の内の第２の区画に前記第１の種類の前記第２のメモリアクセスコマンドを提供することに応じて、前記第１のメモリアクセスコマンドの後に最小限の第２の時間を前記第２のメモリアクセスコマンドに提供する前記メモリコントローラと
    を含む、装置。
  2. 前記複数の区画の内の前記第１の区画に第２の種類の第２のメモリアクセスコマンドを提供することに応じて、前記メモリコントローラは、前記第１のメモリアクセスコマンドの後に最小限の第３の時間を前記第２のメモリアクセスコマンドに提供するように構成される、請求項１に記載の装置。
  3. 前記第１の種類の前記メモリアクセスコマンドは、読み出しメモリアクセスコマンドを含み、前記第２の種類の前記メモリアクセスコマンドは、書き込みメモリアクセスコマンドを含む、請求項２に記載の装置。
  4. 前記不揮発性メモリは、複数のデータバッファを更に含み、前記複数のデータバッファの内のデータバッファは、前記複数の区画の内の個別の１つに結合され、前記データバッファは、前記複数のローカルコントローラの内の前記個別の１つに結合された前記複数のローカルコントローラの内のローカルコントローラからの信号に応じて前記複数の区画の内の前記個別の１つからデータをラッチするように構成される、請求項１に記載の装置。
  5. 前記不揮発性メモリは、前記メモリアクセスコマンドを前記メモリコントローラから受信し、前記複数の区画の内の個別の目標区画を決定するように構成されたコントローラを更に含み、前記コントローラは、前記目標区画と関連する前記複数のローカルコントローラの内のローカルコントローラに前記メモリアクセスコマンドを提供するように更に構成される、請求項１に記載の装置。
  6. 前記不揮発性メモリの前記複数のローカルコントローラは、前記複数の区画の内の個別の１つに同時に独立してアクセスするように構成される、請求項１に記載の装置。
  7. 第１のメモリアクセスコマンドを不揮発性メモリに提供することと、
    前記第１のメモリアクセスコマンドを提供してから経過した時間が第２のメモリアクセ
    スコマンド及び前記第１のメモリアクセスコマンドと関連する分離タイミング規則を満足するか否かを決定することであって、前記分離タイミング規則は、前記第１のメモリアクセスコマンドと関連する前記不揮発性メモリの第１の目標区画と前記第２のメモリアクセスコマンドと関連する前記不揮発性メモリの第２の目標区画とに基づく、前記決定することと、
    前記分離タイミング規則に適合することに応じて、前記第２のメモリアクセスコマンドを前記不揮発性メモリに提供することと、
    を含む、方法。
  8. 前記第１の目標区画及び前記第２の目標区画は同じ区画である、請求項７に記載の方法。
  9. 前記第１のメモリアクセスコマンドと関連する第１のコマンドの種類と、前記第２のメモリアクセスコマンドと関連する第２のコマンドの種類とを決定することを更に含み、前記分離タイミング規則は、前記第１のコマンドの種類及び前記第２のコマンドの種類に更に基づく、請求項７に記載の方法。
  10. 前記第１のメモリアクセスコマンドを前記第１の目標区画で実行し、前記前記第２のメモリアクセスコマンドを前記第２の目標区画で実行することを更に含む、請求項７に記載の方法。
  11. 前記分離タイミング規則をテーブルで調べることを更に含む、請求項７に記載の方法。
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