JP3459330B2 - 高速バレルシフタ - Google Patents
高速バレルシフタInfo
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Description
【０００１】
【発明の属する技術分野】本発明はバレルシフタ（Ｂａ
ｒｒｅｌ Ｓｈｉｆｔｅｒ）に係り、特にフィリング
（Ｆｉｌｌｉｎｇ）入力のための別のバス入力を使用し
うる高速バレルシフタに関する。
ｒｒｅｌ Ｓｈｉｆｔｅｒ）に係り、特にフィリング
（Ｆｉｌｌｉｎｇ）入力のための別のバス入力を使用し
うる高速バレルシフタに関する。
【０００２】
【従来の技術】バレルシフタは左側、右側、ローテート
（Ｒｏｔａｔｅ）演算機能を行い、ローテートの場合を
除いては前記演算の後、空間をフィリングするマスキン
グまたはフィリング演算では出力の空間を‘０’や
‘１’にフィリングする。ここで、従来のバレルシフタ
の場合、シフトされたデータの空間をフィリングするた
め出力データをマスキング回路に通過させることにより
データ出力が遅延される問題点があった。
（Ｒｏｔａｔｅ）演算機能を行い、ローテートの場合を
除いては前記演算の後、空間をフィリングするマスキン
グまたはフィリング演算では出力の空間を‘０’や
‘１’にフィリングする。ここで、従来のバレルシフタ
の場合、シフトされたデータの空間をフィリングするた
め出力データをマスキング回路に通過させることにより
データ出力が遅延される問題点があった。
【０００３】このようなマスキング回路は付加的なロジ
ックの追加が必要であり、また前記フィリングする部分
を既存の汎用シフタに追加する場合、フィリングの範囲
を示す制御信号と既存のシフタの結果値に対した演算ロ
ジック回路が多く必要であった。
ックの追加が必要であり、また前記フィリングする部分
を既存の汎用シフタに追加する場合、フィリングの範囲
を示す制御信号と既存のシフタの結果値に対した演算ロ
ジック回路が多く必要であった。
【０００４】
【発明が解決しょうとする課題】本発明は前記問題点を
解決するため創出したものであって、追加的なロジック
回路を最少化しながら、フィリングデータのためのダブ
ルワード入力をしシフトされるデータと並列に入力させ
高速バレルシフタの機能を提供することにその目的があ
る。
解決するため創出したものであって、追加的なロジック
回路を最少化しながら、フィリングデータのためのダブ
ルワード入力をしシフトされるデータと並列に入力させ
高速バレルシフタの機能を提供することにその目的があ
る。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明は、シフトされたデータの空間をフィリングす
るためのダブルワードとシフトしようとするデータを受
取ってシフトするバレルシフタにおいて、前記ダブルワ
ードとデータを受取ってフィルデータ制御信号Ｃ１、Ｃ
２によりフィルデータを出力する第１マルチプレクサ
と、前記第１マルチプレクサから出力されたフィルデー
タと前記シフトしようとするデータを受取って０ビット
または４ビットにシフト制御するシフト制御信号Ｍ０に
より前記入力されたデータとフィルデータのビット等を
選択する第２マルチプレクサと、前記第２マルチプレク
サから選択されたフィルデータとデータとをシフト制御
信号Ｍ１、Ｍ２により各々０乃至３ビットシフトされる
ように選択する第３マルチプレクサと、前記第３マルチ
プレクサと前記第１マルチプレクサから出力されたデー
タのビットを受取って左右側にシフトされたデータを選
択する制御信号Ｈによりデータを選択して出力する第４
マルチプレクサを含むことを特徴とする。
に本発明は、シフトされたデータの空間をフィリングす
るためのダブルワードとシフトしようとするデータを受
取ってシフトするバレルシフタにおいて、前記ダブルワ
ードとデータを受取ってフィルデータ制御信号Ｃ１、Ｃ
２によりフィルデータを出力する第１マルチプレクサ
と、前記第１マルチプレクサから出力されたフィルデー
タと前記シフトしようとするデータを受取って０ビット
または４ビットにシフト制御するシフト制御信号Ｍ０に
より前記入力されたデータとフィルデータのビット等を
選択する第２マルチプレクサと、前記第２マルチプレク
サから選択されたフィルデータとデータとをシフト制御
信号Ｍ１、Ｍ２により各々０乃至３ビットシフトされる
ように選択する第３マルチプレクサと、前記第３マルチ
プレクサと前記第１マルチプレクサから出力されたデー
タのビットを受取って左右側にシフトされたデータを選
択する制御信号Ｈによりデータを選択して出力する第４
マルチプレクサを含むことを特徴とする。
【０００６】
【発明の実施の形態】以下、添付の図面に基づき本発明
を詳しく説明する。
を詳しく説明する。
【０００７】図１は本発明による８ビットバレルシフタ
の実施例を示すブロック図である。図１に示された装置
は第１マルチプレクサ１００、第２マルチプレクサ１１
２、第３マルチプレクサ１１８、第４マルチプレクサ１
２４を含む。
の実施例を示すブロック図である。図１に示された装置
は第１マルチプレクサ１００、第２マルチプレクサ１１
２、第３マルチプレクサ１１８、第４マルチプレクサ１
２４を含む。
【０００８】第２マルチプレクサ１１２は４ビットシフ
ト制御信号であるＭ０に応じ、受取られたデータビット
を選択して０または４ビット左側にシフトする左側＿０
４ブロック１１４と受取られたデータビットを選択して
０または４ビット右側にシフトする右側＿０４ブロック
１１６を含む。第３マルチプレクサ１１８はシフト制御
信号Ｍ１、Ｍ２に応じて入力されたデータビットを選択
して０または１、２、３、４ビット左側にシフトする左
側＿０１２３ブロック１２０とシフト制御信号Ｍ１、Ｍ
２に応じて入力されたデータビットを選択して０または
１、２、３、４ビット右側にシフトする右側＿０１２３
ブロック１２２を含む。
ト制御信号であるＭ０に応じ、受取られたデータビット
を選択して０または４ビット左側にシフトする左側＿０
４ブロック１１４と受取られたデータビットを選択して
０または４ビット右側にシフトする右側＿０４ブロック
１１６を含む。第３マルチプレクサ１１８はシフト制御
信号Ｍ１、Ｍ２に応じて入力されたデータビットを選択
して０または１、２、３、４ビット左側にシフトする左
側＿０１２３ブロック１２０とシフト制御信号Ｍ１、Ｍ
２に応じて入力されたデータビットを選択して０または
１、２、３、４ビット右側にシフトする右側＿０１２３
ブロック１２２を含む。
【０００９】図１でＤＷはフィルデータに入力されるダ
ブルワードであり、フィルデータ制御信号Ｃ１、Ｃ２は
データをシフトした後に発生される空間にフィリングさ
れるフィルデータを選択する。フィルデータ制御信号Ｃ
１、Ｃ２は次の表１のようなデータ選択機能を有する。
ブルワードであり、フィルデータ制御信号Ｃ１、Ｃ２は
データをシフトした後に発生される空間にフィリングさ
れるフィルデータを選択する。フィルデータ制御信号Ｃ
１、Ｃ２は次の表１のようなデータ選択機能を有する。
【００１０】
【表１】
第４マルチプレクサ１２４は一般的なＭＵＸ回路として
制御信号Ｆを受取って制御信号Ｆが１の場合には第１マ
ルチプレクサ１００からフィルデータを出力し、Ｆが０
の場合には第３マルチプレクサ１１８で最終シフトされ
たデータを出力する。また、入力されたシフト方向制御
信号Ｈが１の場合には左側シフトされた結果を出力し、
０の場合には右側シフトされた結果を選択して出力す
る。
制御信号Ｆを受取って制御信号Ｆが１の場合には第１マ
ルチプレクサ１００からフィルデータを出力し、Ｆが０
の場合には第３マルチプレクサ１１８で最終シフトされ
たデータを出力する。また、入力されたシフト方向制御
信号Ｈが１の場合には左側シフトされた結果を出力し、
０の場合には右側シフトされた結果を選択して出力す
る。
【００１１】図２は図１に示された第１マルチプレクサ
の構成要素であるＦ（Ｆｉｌｌ）ＭＵＸセルの回路図で
ある。
の構成要素であるＦ（Ｆｉｌｌ）ＭＵＸセルの回路図で
ある。
【００１２】図１の第１マルチプレクサ１００のフィル
データ制御信号Ｃ１、Ｃ２に対応してデコードされるＤ
０乃至Ｄ２、Ｐ＿ＳＥＬ、Ｎ＿ＳＥＬ信号は次の表２の
ように分類され生成される。フィルデータ制御信号Ｃ
１、Ｃ２をデコードしてＤ０及びＤ１、Ｐ／Ｎ＿ＳＥ
Ｌ、Ｎ＿ＳＥＬ制御信号を生成させる回路は通常の簡単
なロジックで構成されうるので、ここでは示されない。
また、表２に示されたようにフィルデータ制御信号Ｃ
１、Ｃ２の値が０、１の場合、シフトされたデータの空
間をフィリングするためＭＳＢ（ｍｏｓｔ ｓｉｇｎｉ
ｆｉｃａｎｔ ｂｉｔ）のビット値によりＰ＿ＳＥＬと
Ｎ＿ＳＥＬの値が選択される。
データ制御信号Ｃ１、Ｃ２に対応してデコードされるＤ
０乃至Ｄ２、Ｐ＿ＳＥＬ、Ｎ＿ＳＥＬ信号は次の表２の
ように分類され生成される。フィルデータ制御信号Ｃ
１、Ｃ２をデコードしてＤ０及びＤ１、Ｐ／Ｎ＿ＳＥ
Ｌ、Ｎ＿ＳＥＬ制御信号を生成させる回路は通常の簡単
なロジックで構成されうるので、ここでは示されない。
また、表２に示されたようにフィルデータ制御信号Ｃ
１、Ｃ２の値が０、１の場合、シフトされたデータの空
間をフィリングするためＭＳＢ（ｍｏｓｔ ｓｉｇｎｉ
ｆｉｃａｎｔ ｂｉｔ）のビット値によりＰ＿ＳＥＬと
Ｎ＿ＳＥＬの値が選択される。
【００１３】
【表２】
図２に示されたＦ ＭＵＸセルはＤ０信号とインバータ
２０１によりインバートされるＤ０信号を受取ってＤ０
信号がハイレベルの場合、出力信号を接地と導通させる
伝送ゲート２０２で構成される第１制御部２００と、Ｄ
１信号とインバータ２０５によりインバートされたＤ１
信号とを受取ってＤ１信号がハイレベルの場合、受取ら
れたダブルワードを出力させる伝送ゲート２０６で構成
される第２制御部２０４と、前記Ｄ２信号とインバータ
２０９によりインバートされたＤ２信号とを受取ってＤ
２信号がハイレベルの場合、受取られたダブルワードを
出力させる第３制御部２０８と、出力を制御する第４制
御部２１２を含む。
２０１によりインバートされるＤ０信号を受取ってＤ０
信号がハイレベルの場合、出力信号を接地と導通させる
伝送ゲート２０２で構成される第１制御部２００と、Ｄ
１信号とインバータ２０５によりインバートされたＤ１
信号とを受取ってＤ１信号がハイレベルの場合、受取ら
れたダブルワードを出力させる伝送ゲート２０６で構成
される第２制御部２０４と、前記Ｄ２信号とインバータ
２０９によりインバートされたＤ２信号とを受取ってＤ
２信号がハイレベルの場合、受取られたダブルワードを
出力させる第３制御部２０８と、出力を制御する第４制
御部２１２を含む。
【００１４】ここで、伝送ゲート２０２、２０６、２１
０はＮＭＯＳとＰＭＯＳトランジスターの対に構成さ
れ、インバータ２０１、２０５、２０９の出力が伝送ゲ
ート２０２、２０６、２１０のＰＭＯＳゲートに接続さ
れ信号のスイッチング制御の役割をし、また制御信号Ｄ
０、Ｄ１、Ｄ２が伝送ゲート２０２、２０６、２１０の
ＮＭＯＳゲートに接続されスイッチング制御の役割をす
る。
０はＮＭＯＳとＰＭＯＳトランジスターの対に構成さ
れ、インバータ２０１、２０５、２０９の出力が伝送ゲ
ート２０２、２０６、２１０のＰＭＯＳゲートに接続さ
れ信号のスイッチング制御の役割をし、また制御信号Ｄ
０、Ｄ１、Ｄ２が伝送ゲート２０２、２０６、２１０の
ＮＭＯＳゲートに接続されスイッチング制御の役割をす
る。
【００１５】第４制御部２１２は電源（Ｖｃｃ）と接地
との間にＰＭＯＳトランジスター２１３とＮＭＯＳトラ
ンジスター２１４が直列に連結され、各トランジスター
の接続点は前記第１、２、３制御部２００、２０４、２
０８の出力と連結される。
との間にＰＭＯＳトランジスター２１３とＮＭＯＳトラ
ンジスター２１４が直列に連結され、各トランジスター
の接続点は前記第１、２、３制御部２００、２０４、２
０８の出力と連結される。
【００１６】Ｐ＿ＳＥＬ制御信号はＰＭＯＳトランジス
ター２１３のゲートに接続され、Ｎ＿ＳＥＬ制御信号は
ＮＭＯＳトランジスター２１４のゲートに接続され、Ｐ
＿ＳＥＬがローレベルの場合にＮ＿ＳＥＬがローレベル
なら出力は出力バッファ部のインバータ２１５、２１６
を通してレベルが安定したデータの値１が出力される。
Ｐ＿ＳＥＬがハイレベルの場合にＮ＿ＳＥＬがハイレベ
ルなら出力はインバータ２１５、２１６を通してデータ
値０が出力される。インバータ２１５、２１６は前記第
４制御部２１２内のトランジスター２１３、２１４の接
続点に連結されデータをバッファリングしてから出力す
る。
ター２１３のゲートに接続され、Ｎ＿ＳＥＬ制御信号は
ＮＭＯＳトランジスター２１４のゲートに接続され、Ｐ
＿ＳＥＬがローレベルの場合にＮ＿ＳＥＬがローレベル
なら出力は出力バッファ部のインバータ２１５、２１６
を通してレベルが安定したデータの値１が出力される。
Ｐ＿ＳＥＬがハイレベルの場合にＮ＿ＳＥＬがハイレベ
ルなら出力はインバータ２１５、２１６を通してデータ
値０が出力される。インバータ２１５、２１６は前記第
４制御部２１２内のトランジスター２１３、２１４の接
続点に連結されデータをバッファリングしてから出力す
る。
【００１７】図３Ａは図１に示された左側＿０４ブロッ
クと右側＿０４ブロックの構成要素であるＦ ＭＵＸ２
セルの回路図である。
クと右側＿０４ブロックの構成要素であるＦ ＭＵＸ２
セルの回路図である。
【００１８】図１に示されたシフト制御信号Ｍ０は通常
的なデコード回路（図示せず）を経、Ｍ０が０の場合、
制御信号ＣＴ０とＣＴ１は各々１、０となり、Ｍ０が１
の場合には制御信号ＣＴ０は０となり、ＣＴ１は１とな
る。ここで、制御信号ＣＴ０、ＣＴ１はシフト制御信号
Ｍ０をデコードした信号を示す。
的なデコード回路（図示せず）を経、Ｍ０が０の場合、
制御信号ＣＴ０とＣＴ１は各々１、０となり、Ｍ０が１
の場合には制御信号ＣＴ０は０となり、ＣＴ１は１とな
る。ここで、制御信号ＣＴ０、ＣＴ１はシフト制御信号
Ｍ０をデコードした信号を示す。
【００１９】Ｆ ＭＵＸ２セルは制御信号ＣＴ０がハイ
レベルの場合、第２入力端子に受取られるデータビット
を選択して第１出力端子に出力するインバータ３０１及
び伝送ゲート３０２よりなる第５制御部３００と、第３
入力端子に受取られるデータビットを選択して第２出力
端子に出力する伝送ゲートである第６制御部３０４とを
含む。
レベルの場合、第２入力端子に受取られるデータビット
を選択して第１出力端子に出力するインバータ３０１及
び伝送ゲート３０２よりなる第５制御部３００と、第３
入力端子に受取られるデータビットを選択して第２出力
端子に出力する伝送ゲートである第６制御部３０４とを
含む。
【００２０】また、制御信号ＣＴ１がハイレベルの場
合、第１入力端子に受取られるデータビットを選択して
第１出力端子に出力するインバータ３０７及び伝送ゲー
ト３０８よりなる第７制御部３０６と、第２入力端子に
受取られるデータビットを選択して第２出力端子に出力
する伝送ゲートである第８制御部３１０とを含む。
合、第１入力端子に受取られるデータビットを選択して
第１出力端子に出力するインバータ３０７及び伝送ゲー
ト３０８よりなる第７制御部３０６と、第２入力端子に
受取られるデータビットを選択して第２出力端子に出力
する伝送ゲートである第８制御部３１０とを含む。
【００２１】図３Ｂは図１に示された左側＿０４ブロッ
クと右側＿０４ブロックの構成要素であるＭＵＸ２セル
の回路図である。
クと右側＿０４ブロックの構成要素であるＭＵＸ２セル
の回路図である。
【００２２】制御信号ＣＴ０がハイレベルの場合、第２
入力端子に受取られるデータビットを選択して出力させ
るインバータ３２１及び伝送ゲート３２２よりなる第９
制御部３２０と、ＣＴ１がハイレベルの場合、第１入力
端子に受取られるデータビットを選択して出力させるイ
ンバータ３２３及び伝送ゲート３２４よりなる第１０制
御部３２２とを含む。
入力端子に受取られるデータビットを選択して出力させ
るインバータ３２１及び伝送ゲート３２２よりなる第９
制御部３２０と、ＣＴ１がハイレベルの場合、第１入力
端子に受取られるデータビットを選択して出力させるイ
ンバータ３２３及び伝送ゲート３２４よりなる第１０制
御部３２２とを含む。
【００２３】図４は図１の８ビットシフタにおいて左側
にシフトする場合の演算構造を説明するためのブロック
の接続図である。
にシフトする場合の演算構造を説明するためのブロック
の接続図である。
【００２４】図５は図４の接続図において入力データを
５ビット左側にシフトした実施例を示すブロック図であ
る。
５ビット左側にシフトした実施例を示すブロック図であ
る。
【００２５】前記図４及び図５において、左側シフタと
類似した構造を有する右側シフタのブロック図は略す。
部材番号４００は図１に示された第１マルチプレクサ１
００を構成する８つのＦ ＭＵＸセルであり、４２０は
４つのＭＵＸ２セル４２１乃至４２４と４つのＦ ＭＵ
Ｘ２セル４２５乃至４２８で構成された図１の左側＿０
４ブロックであり、部材番号４４０は図１の左側＿０１
２３ブロックであり、４つのビット入力を受取って１つ
のビットを選択する８つのＭＵＸ３セル４４１乃至４４
８で構成されたブロックである。図４において、左側＿
０４ブロック４２０と左側＿０１２３ブロック４４０間
の接続は線として示し、ブロック間の残り接続関係は該
当記号として示した。例えば、ＭＵＸ２セル４２３の出
力Ｘ［５］はＸ［５］の入力端子をＭＵＸ３セル４４１
乃至４４３の該当入力端子等と連結されるのを示す。
類似した構造を有する右側シフタのブロック図は略す。
部材番号４００は図１に示された第１マルチプレクサ１
００を構成する８つのＦ ＭＵＸセルであり、４２０は
４つのＭＵＸ２セル４２１乃至４２４と４つのＦ ＭＵ
Ｘ２セル４２５乃至４２８で構成された図１の左側＿０
４ブロックであり、部材番号４４０は図１の左側＿０１
２３ブロックであり、４つのビット入力を受取って１つ
のビットを選択する８つのＭＵＸ３セル４４１乃至４４
８で構成されたブロックである。図４において、左側＿
０４ブロック４２０と左側＿０１２３ブロック４４０間
の接続は線として示し、ブロック間の残り接続関係は該
当記号として示した。例えば、ＭＵＸ２セル４２３の出
力Ｘ［５］はＸ［５］の入力端子をＭＵＸ３セル４４１
乃至４４３の該当入力端子等と連結されるのを示す。
【００２６】ここで、Ｍ０のシフト制御信号はＣＴ０、
ＣＴ１信号にデコードされ左側＿０４ブロック４２０に
入力される。Ｍ１、Ｍ２のシフト制御信号はデコーダ
（図示せず）でＣＴ２、ＣＴ３、ＣＴ４、ＣＴ５信号に
デコードされ左側＿０１２３ブロック４４０に入力され
る。
ＣＴ１信号にデコードされ左側＿０４ブロック４２０に
入力される。Ｍ１、Ｍ２のシフト制御信号はデコーダ
（図示せず）でＣＴ２、ＣＴ３、ＣＴ４、ＣＴ５信号に
デコードされ左側＿０１２３ブロック４４０に入力され
る。
【００２７】左側＿０４ブロック４２０はフィルデータ
のビットを受取らない４つのＭＵＸ２セル４２１乃至４
２４とフィルデータのビットを受取るＦ ＭＵＸ２セル
４２５乃至４２８は第１マルチプレクサ４００を構成す
るＦ ＭＵＸセル４２１乃至４２８から出力されたフィ
ルデータの値とシフトされるデータのビットを受取る。
のビットを受取らない４つのＭＵＸ２セル４２１乃至４
２４とフィルデータのビットを受取るＦ ＭＵＸ２セル
４２５乃至４２８は第１マルチプレクサ４００を構成す
るＦ ＭＵＸセル４２１乃至４２８から出力されたフィ
ルデータの値とシフトされるデータのビットを受取る。
【００２８】図５において、ＩＮ［２］は入力される８
ビットデータの中、２番目のデータビットを示し、ＤＷ
［２］はダブルワードから２番目のビットを示す。第１
マルチプレクサ４００の最下位Ｆ ＭＵＸセルから出力
されるデータビットはＦＩＬＬ［０］であり、ＦＩＬＬ
［５］は最下位から６番目のＦ ＭＵＸセルから出力さ
れるデータビットを示す。
ビットデータの中、２番目のデータビットを示し、ＤＷ
［２］はダブルワードから２番目のビットを示す。第１
マルチプレクサ４００の最下位Ｆ ＭＵＸセルから出力
されるデータビットはＦＩＬＬ［０］であり、ＦＩＬＬ
［５］は最下位から６番目のＦ ＭＵＸセルから出力さ
れるデータビットを示す。
【００２９】第１マルチプレクサ４００のフィルデータ
制御信号Ｃ１、Ｃ２を各々０、０とする場合、表１によ
り第１マルチプレクサ４００に入力されるＤＷのデータ
値とは関係なく第１マルチプレクサ４００の出力は００
００００００を出力する（表１参照）。
制御信号Ｃ１、Ｃ２を各々０、０とする場合、表１によ
り第１マルチプレクサ４００に入力されるＤＷのデータ
値とは関係なく第１マルチプレクサ４００の出力は００
００００００を出力する（表１参照）。
【００３０】受取られた８ビットデータＩＮ［０ー７］
ビットを左側に５ビットシフトするためシフト量を制御
するシフト制御信号Ｍ０、Ｍ１、Ｍ２の値を各々１、
０、１に設定すれば、デコーダ（図示せず）によりＭ０
１の値がデコードされたＣＴ０とＣＴ１は０と１とな
り、Ｍ１、Ｍ２、０、１のデコードされた値ＣＴ２、Ｃ
Ｔ３、ＣＴ４、ＣＴ５は各々０、０、１、０となる。
ビットを左側に５ビットシフトするためシフト量を制御
するシフト制御信号Ｍ０、Ｍ１、Ｍ２の値を各々１、
０、１に設定すれば、デコーダ（図示せず）によりＭ０
１の値がデコードされたＣＴ０とＣＴ１は０と１とな
り、Ｍ１、Ｍ２、０、１のデコードされた値ＣＴ２、Ｃ
Ｔ３、ＣＴ４、ＣＴ５は各々０、０、１、０となる。
【００３１】従って、ＣＴ０、ＣＴ１の０と１の値を受
取ってＭＵＸ２セル４２１乃至４２４は第１、２入力端
子に受取られるビットを選択して各々出力する。またＣ
Ｔ０、ＣＴ１の０、１の値によりＦ ＭＵＸ２セル４２
５乃至４２８は各々第１、２入力端子に受取られるビッ
トを選択して各々第１入力端子に入力されるデータビッ
トは第１出力端子に出力し、第２入力端子に入力される
データビットは第２出力端子に出力する。
取ってＭＵＸ２セル４２１乃至４２４は第１、２入力端
子に受取られるビットを選択して各々出力する。またＣ
Ｔ０、ＣＴ１の０、１の値によりＦ ＭＵＸ２セル４２
５乃至４２８は各々第１、２入力端子に受取られるビッ
トを選択して各々第１入力端子に入力されるデータビッ
トは第１出力端子に出力し、第２入力端子に入力される
データビットは第２出力端子に出力する。
【００３２】一方、データを５ビット左側にシフトする
ため設定されたシフト制御信号Ｍ１、Ｍ２の０、１の値
がデコードされ出力されたＣＴ２、ＣＴ３、ＣＴ４、Ｃ
Ｔ５の論理値０、０、１、０が第３マルチプレクサ４４
０に受取られると第３マルチプレクサ４４０のＭＵＸ３
セル４４１乃至４４８は各入力端子等に受取られるデー
タビットの中から第３入力端子に入力されるビットのみ
を選択して各々出力する。
ため設定されたシフト制御信号Ｍ１、Ｍ２の０、１の値
がデコードされ出力されたＣＴ２、ＣＴ３、ＣＴ４、Ｃ
Ｔ５の論理値０、０、１、０が第３マルチプレクサ４４
０に受取られると第３マルチプレクサ４４０のＭＵＸ３
セル４４１乃至４４８は各入力端子等に受取られるデー
タビットの中から第３入力端子に入力されるビットのみ
を選択して各々出力する。
【００３３】図５に第１マルチプレクサ４００のＦ Ｍ
ＵＸセルにシフトされる８ビットデータＩＮ［０ー７］
０１００１１０１の８ビットの値を入力してダブルワ
ードＤＷ［０ー７］ ００１１０１１０の８ビットの値
を入力すればフィルデータ制御信号Ｃ１、Ｃ２の０、０
の値により第１マルチプレクサ４００はフィルデータを
０に固定させ出力する。
ＵＸセルにシフトされる８ビットデータＩＮ［０ー７］
０１００１１０１の８ビットの値を入力してダブルワ
ードＤＷ［０ー７］ ００１１０１１０の８ビットの値
を入力すればフィルデータ制御信号Ｃ１、Ｃ２の０、０
の値により第１マルチプレクサ４００はフィルデータを
０に固定させ出力する。
【００３４】ＭＵＸ２セル４２１乃至４２４は図４に示
された接続図により受取られたデータビットの中、第１
入力端子に受取られるビットを選択して各々出力端子に
出力する。Ｆ ＭＵＸ２セル４２５乃至４２８は図４に
示された接続図により受取られたデータビットの中、第
１及び第２入力端子に受取られるビットを選択して各々
第１及び第２出力端子に出力する。第３マルチプレクサ
４４０のＭＵＸ３セル４２１乃至４２８は各ＭＵＸ３セ
ルの第１乃至第４入力端子に受取られるビットの中、第
３入力端子に受取られるビットを選択して各々出力す
る。
された接続図により受取られたデータビットの中、第１
入力端子に受取られるビットを選択して各々出力端子に
出力する。Ｆ ＭＵＸ２セル４２５乃至４２８は図４に
示された接続図により受取られたデータビットの中、第
１及び第２入力端子に受取られるビットを選択して各々
第１及び第２出力端子に出力する。第３マルチプレクサ
４４０のＭＵＸ３セル４２１乃至４２８は各ＭＵＸ３セ
ルの第１乃至第４入力端子に受取られるビットの中、第
３入力端子に受取られるビットを選択して各々出力す
る。
【００３５】従って、入力データＩＮ［０ー７］ ０１
００１１０１は左側に５ビットシフトされ、シフトによ
り発生した空間を０としてフィリングされて出力された
データは１０１０００００となる。ここで、各ブロック
間の入出力端子との連結関係はシフト条件の設定に応じ
て接続すれば良い。また、ここで、図１に示された第４
マルチプレクサ１２４は制御信号Ｈが１の場合、左側に
シフトされたデータを選択し、Ｆ信号を１にセットして
シフトされたデータを出力させる。ここで、Ｆ信号が０
の場合には方向ダブルのみを選択して出力させる。
００１１０１は左側に５ビットシフトされ、シフトによ
り発生した空間を０としてフィリングされて出力された
データは１０１０００００となる。ここで、各ブロック
間の入出力端子との連結関係はシフト条件の設定に応じ
て接続すれば良い。また、ここで、図１に示された第４
マルチプレクサ１２４は制御信号Ｈが１の場合、左側に
シフトされたデータを選択し、Ｆ信号を１にセットして
シフトされたデータを出力させる。ここで、Ｆ信号が０
の場合には方向ダブルのみを選択して出力させる。
【００３６】
【発明の効果】従って、前述したように本発明による高
速バレルシフタはシフトされたデータの空間にフィリン
グのためダブルワードのロジック回路を追加する必要な
く０、ＭＳＢ及びダブルワードとデータとを並列に入力
した後、多重化して並列に出力することによりダブルワ
ードを入力しない場合と比べ、追加遅延時間のほとんど
ない高速データシフト機能を提供する。
速バレルシフタはシフトされたデータの空間にフィリン
グのためダブルワードのロジック回路を追加する必要な
く０、ＭＳＢ及びダブルワードとデータとを並列に入力
した後、多重化して並列に出力することによりダブルワ
ードを入力しない場合と比べ、追加遅延時間のほとんど
ない高速データシフト機能を提供する。
【図１】 本発明による８ビットバレルシフタの実施例
を示すブロック図である。
を示すブロック図である。
【図２】 図１に示された第１マルチプレクサの構成要
素であるＦ ＭＵＸセルの回路図である。
素であるＦ ＭＵＸセルの回路図である。
【図３】 Ａは図１に示された左側＿０４ブロックと右
側＿０４ブロックの構成要素であるＦ ＭＵＸ２セルの
回路図である。Ｂは図１に示された左側＿０４ブロック
と右側＿０４ブロックの構成要素であるＭＵＸ２セルの
回路図である。
側＿０４ブロックの構成要素であるＦ ＭＵＸ２セルの
回路図である。Ｂは図１に示された左側＿０４ブロック
と右側＿０４ブロックの構成要素であるＭＵＸ２セルの
回路図である。
【図４】 図１の８ビットシフタにおいて左側にシフト
する場合の演算構造を説明するためのブロックの接続図
である。
する場合の演算構造を説明するためのブロックの接続図
である。
【図５】 図４の接続図においてデータを５ビット左側
にシフトした実施例を示すブロック図である。
にシフトした実施例を示すブロック図である。
１００…第１マルチプレクサ
１１２…第２マルチプレクサ
１１４…左側＿０４ブロック
１１６…右側＿０４ブロック
１１８…第３マルチプレクサ
１２０…左側＿０１２３ブロック
１２２…右側＿０１２３ブロック
１２４…第４マルチプレクサ
Claims (11)
- 【請求項１】 シフトされたデータの空間を充電するた
めのダブルワードとシフトしようとするデータを受取っ
てシフトするバレルシフタにおいて、 前記ダブルワードとデータを受取ってフィルデータ制御
信号Ｃ１、Ｃ２によりフィルデータを出力する第１マル
チプレクサと、 前記第１マルチプレクサから出力されたフィルデータと
前記シフトしようとするデータを受取って０ビットまた
は４ビットにシフト制御するシフト制御信号Ｍ０により
前記入力されたデータとフィルデータのビット等を選択
する第２マルチプレクサと、 前記第２マルチプレクサから選択されたフィルデータと
データとをシフト制御信号Ｍ１、Ｍ２により各々０乃至
３ビットシフトされるように選択する第３マルチプレク
サと、 前記第３マルチプレクサと前記第１マルチプレクサから
出力されたデータを左側または右側にシフトされたデー
タを選択する制御信号Ｈによりデータを選択して出力す
る第４マルチプレクサを含むことを特徴とする高速バレ
ルシフタ。 - 【請求項２】 前記第１マルチプレクサは前記シフトす
るデータのビット数ほどの複数のＦ ＭＵＸセルよりな
ることを特徴とする請求項１に記載の高速バレルシフ
タ。 - 【請求項３】 前記Ｆ ＭＵＸセルは前記フィルデータ
制御信号Ｃ１、Ｃ２がデコードされた５つの信号Ｄ０、
Ｄ１、Ｄ２、Ｐ＿ＳＥＬ、Ｎ＿ＳＥＬの中、Ｄ０信号と
インバートされたＤ０信号とを受取ってＤ０信号が所定
レベルの場合、出力信号を接地と導通させる第１制御部
と、 前記Ｄ１信号とインバートされたＤ１信号とを受取って
Ｄ１信号が所定レベルの場合、受取られたダブルワード
ビットを出力させる第２制御部と、 前記Ｄ２信号とインバートされたＤ２信号とを受取って
Ｄ２信号が所定レベルの場合、受取られたデータビット
を出力させる第３制御部と、 前記Ｐ＿ＳＥＬ信号とＮ＿ＳＥＬ信号とを受取るＰＭＯ
ＳトランジスターとＮＭＯＳトランジスターのゲートに
各々接続され、電源と接地との間に直列に前記トランジ
スターが連結され、前記トランジスターの接続点は前記
第１、２、３制御部の出力と接続され出力させる第４制
御部と、 前記第４制御部から出力される信号のレベルを安定化さ
せる出力バッファ部を含むことを特徴とする請求項２に
記載の高速バレルシフタ。 - 【請求項４】 前記第２マルチプレクサは入力されたデ
ータのビットを０ビットや４ビット左側にシフトさせる
左側＿０４ブロックと、入力されたデータのビットを右
側に０ビットや４ビットシフトさせる右側＿０４ブロッ
クとを含むことを特徴とする請求項１に記載の高速バレ
ルシフタ。 - 【請求項５】 前記左側＿０４ブロックと右側＿０４ブ
ロックはデータビットと前記第１マルチプレクサから出
力されたフィルデータのビットを受取る多数のＦ ＭＵ
Ｘ２セルとフィルデータのビットとを受取らずデータビ
ットのみを受取る多数のＭＵＸ２セルを含むことを特徴
とする請求項４に記載の高速バレルシフタ。 - 【請求項６】 前記制御信号Ｍ０は２つの制御信号ＣＴ
０、ＣＴ１にデコードされ前記Ｆ ＭＵＸ２セルとＭＵ
Ｘ２セルに印加されることを特徴とする請求項４に記載
の高速バレルシフタ。 - 【請求項７】 前記Ｆ ＭＵＸ２セルは前記シフト制御
信号Ｍ０がデコードされた制御信号ＣＴ０とＣＴ１を受
取ってＣＴ０が第１レベルの場合、前記ＦＭＵＸ２セル
の第２入力端子に受取られるデータビットを選択して第
１出力端子に出力するインバータ及び伝送ゲートよりな
る第５制御部と、 前記シフト制御信号ＣＴ０が第１レベルの場合、前記Ｆ
ＭＵＸ２セルの第３端子に受取られるデータを選択し
て第２出力端子に出力する伝送ゲートである第６制御部
と、 前記シフト制御信号ＣＴ１が第１レベルの場合、第１入
力端子に受取られるデータを選択して第１出力端子に出
力するインバータ及び伝送ゲートよりなる第７制御部
と、 前記シフト制御信号ＣＴ０が第１レベルの場合、前記Ｍ
ＵＸ２セル部の第２入力端子に受取られるデータを選択
して第２出力端子に出力する伝送ゲートである第８制御
部と、 前記制御部の出力信号をバッファリングさせ出力させる
バッファ部を含むことを特徴とする請求項４に記載の高
速バレルシフタ。 - 【請求項８】 前記ＭＵＸ２セルはデコードされた前記
シフト制御信号ＣＴ０とＣＴ１とを受取ってシフト制御
信号ＣＴ０が第１レベルの場合、第２入力端子に受取ら
れるデータを選択して出力させるインバータ及び伝送ゲ
ートよりなる第９制御部と、 前記シフト制御信号ＣＴ１が第１レベルの場合、第１入
力端子に受取られるデータビットを選択して出力させる
インバータ及び伝送ゲートよりなる第１０制御部とを含
むことを特徴とする請求項５に記載の高速バレルシフ
タ。 - 【請求項９】 前記第３マルチプレクサは入力されたデ
ータのビットを０乃至３ビット左側にシフトさせる左側
＿０１２３ブロックと、入力されたデータのビットを右
側に０乃至３ビットシフトさせる右側＿０１２３ブロッ
クとを含むことを特徴とする請求項１に記載の高速バレ
ルシフタ。 - 【請求項１０】 前記左側＿０１２３ブロックと前記右
側＿０１２３ブロックはデータビット数に相応するＭＵ
Ｘ３セルを含むことを特徴とする請求項９に記載の高速
バレルシフタ。 - 【請求項１１】 前記ＭＵＸ３セルは前記シフト制御信
号Ｍ１、Ｍ２がデコードされた４つのＣＴ２、ＣＴ３、
ＣＴ４、ＣＴ５信号に応じて前記第２ＭＵＸ部から出力
されたデータビットを受取って１つのビットを選択して
出力することを特徴とする請求項１０に記載の高速バレ
ルシフタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-P-66881 | 1995-12-29 | ||
| KR1019950066881A KR0170722B1 (ko) | 1995-12-29 | 1995-12-29 | 고속 배럴쉬프터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244873A JPH09244873A (ja) | 1997-09-19 |
| JP3459330B2 true JP3459330B2 (ja) | 2003-10-20 |
Family
ID=19447499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35084396A Expired - Fee Related JP3459330B2 (ja) | 1995-12-29 | 1996-12-27 | 高速バレルシフタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5818894A (ja) |
| JP (1) | JP3459330B2 (ja) |
| KR (1) | KR0170722B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441668B1 (en) * | 1999-04-06 | 2002-08-27 | Micron Technology, Inc. | Digital device with internal differential signal generator |
| US6877019B2 (en) * | 2002-01-08 | 2005-04-05 | 3Dsp Corporation | Barrel shifter |
| SE525183C2 (sv) | 2002-04-04 | 2004-12-21 | Xelerated Ab | Förfarande och medel för behandling med pipelining av datapaket |
| JP5071282B2 (ja) * | 2008-07-15 | 2012-11-14 | ソニー株式会社 | ビット選択回路 |
| JP5659910B2 (ja) | 2011-03-29 | 2015-01-28 | 富士通株式会社 | フレームマッピング装置及びフレームマッピング方法 |
| US9959247B1 (en) | 2017-02-17 | 2018-05-01 | Google Llc | Permuting in a matrix-vector processor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1591072A1 (ru) * | 1988-11-23 | 1990-09-07 | Vinnitsky Politekhn Inst | Регистр сдвига |
| JPH0337715A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | ビット順反転回路 |
| US5510740A (en) * | 1993-04-21 | 1996-04-23 | Intel Corporation | Method for synchronizing clocks upon reset |
-
1995
- 1995-12-29 KR KR1019950066881A patent/KR0170722B1/ko not_active IP Right Cessation
-
1996
- 1996-12-20 US US08/771,731 patent/US5818894A/en not_active Expired - Lifetime
- 1996-12-27 JP JP35084396A patent/JP3459330B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970049702A (ko) | 1997-07-29 |
| US5818894A (en) | 1998-10-06 |
| JPH09244873A (ja) | 1997-09-19 |
| KR0170722B1 (ko) | 1999-03-30 |
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