JP3459330B2 - 高速バレルシフタ - Google Patents
高速バレルシフタInfo
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Description
rrel Shifter)に係り、特にフィリング
(Filling)入力のための別のバス入力を使用し
うる高速バレルシフタに関する。
(Rotate)演算機能を行い、ローテートの場合を
除いては前記演算の後、空間をフィリングするマスキン
グまたはフィリング演算では出力の空間を‘0’や
‘1’にフィリングする。ここで、従来のバレルシフタ
の場合、シフトされたデータの空間をフィリングするた
め出力データをマスキング回路に通過させることにより
データ出力が遅延される問題点があった。
ックの追加が必要であり、また前記フィリングする部分
を既存の汎用シフタに追加する場合、フィリングの範囲
を示す制御信号と既存のシフタの結果値に対した演算ロ
ジック回路が多く必要であった。
解決するため創出したものであって、追加的なロジック
回路を最少化しながら、フィリングデータのためのダブ
ルワード入力をしシフトされるデータと並列に入力させ
高速バレルシフタの機能を提供することにその目的があ
る。
に本発明は、シフトされたデータの空間をフィリングす
るためのダブルワードとシフトしようとするデータを受
取ってシフトするバレルシフタにおいて、前記ダブルワ
ードとデータを受取ってフィルデータ制御信号C1、C
2によりフィルデータを出力する第1マルチプレクサ
と、前記第1マルチプレクサから出力されたフィルデー
タと前記シフトしようとするデータを受取って0ビット
または4ビットにシフト制御するシフト制御信号M0に
より前記入力されたデータとフィルデータのビット等を
選択する第2マルチプレクサと、前記第2マルチプレク
サから選択されたフィルデータとデータとをシフト制御
信号M1、M2により各々0乃至3ビットシフトされる
ように選択する第3マルチプレクサと、前記第3マルチ
プレクサと前記第1マルチプレクサから出力されたデー
タのビットを受取って左右側にシフトされたデータを選
択する制御信号Hによりデータを選択して出力する第4
マルチプレクサを含むことを特徴とする。
を詳しく説明する。
の実施例を示すブロック図である。図1に示された装置
は第1マルチプレクサ100、第2マルチプレクサ11
2、第3マルチプレクサ118、第4マルチプレクサ1
24を含む。
ト制御信号であるM0に応じ、受取られたデータビット
を選択して0または4ビット左側にシフトする左側_0
4ブロック114と受取られたデータビットを選択して
0または4ビット右側にシフトする右側_04ブロック
116を含む。第3マルチプレクサ118はシフト制御
信号M1、M2に応じて入力されたデータビットを選択
して0または1、2、3、4ビット左側にシフトする左
側_0123ブロック120とシフト制御信号M1、M
2に応じて入力されたデータビットを選択して0または
1、2、3、4ビット右側にシフトする右側_0123
ブロック122を含む。
ブルワードであり、フィルデータ制御信号C1、C2は
データをシフトした後に発生される空間にフィリングさ
れるフィルデータを選択する。フィルデータ制御信号C
1、C2は次の表1のようなデータ選択機能を有する。
制御信号Fを受取って制御信号Fが1の場合には第1マ
ルチプレクサ100からフィルデータを出力し、Fが0
の場合には第3マルチプレクサ118で最終シフトされ
たデータを出力する。また、入力されたシフト方向制御
信号Hが1の場合には左側シフトされた結果を出力し、
0の場合には右側シフトされた結果を選択して出力す
る。
の構成要素であるF(Fill)MUXセルの回路図で
ある。
データ制御信号C1、C2に対応してデコードされるD
0乃至D2、P_SEL、N_SEL信号は次の表2の
ように分類され生成される。フィルデータ制御信号C
1、C2をデコードしてD0及びD1、P/N_SE
L、N_SEL制御信号を生成させる回路は通常の簡単
なロジックで構成されうるので、ここでは示されない。
また、表2に示されたようにフィルデータ制御信号C
1、C2の値が0、1の場合、シフトされたデータの空
間をフィリングするためMSB(most signi
ficant bit)のビット値によりP_SELと
N_SELの値が選択される。
201によりインバートされるD0信号を受取ってD0
信号がハイレベルの場合、出力信号を接地と導通させる
伝送ゲート202で構成される第1制御部200と、D
1信号とインバータ205によりインバートされたD1
信号とを受取ってD1信号がハイレベルの場合、受取ら
れたダブルワードを出力させる伝送ゲート206で構成
される第2制御部204と、前記D2信号とインバータ
209によりインバートされたD2信号とを受取ってD
2信号がハイレベルの場合、受取られたダブルワードを
出力させる第3制御部208と、出力を制御する第4制
御部212を含む。
0はNMOSとPMOSトランジスターの対に構成さ
れ、インバータ201、205、209の出力が伝送ゲ
ート202、206、210のPMOSゲートに接続さ
れ信号のスイッチング制御の役割をし、また制御信号D
0、D1、D2が伝送ゲート202、206、210の
NMOSゲートに接続されスイッチング制御の役割をす
る。
との間にPMOSトランジスター213とNMOSトラ
ンジスター214が直列に連結され、各トランジスター
の接続点は前記第1、2、3制御部200、204、2
08の出力と連結される。
ター213のゲートに接続され、N_SEL制御信号は
NMOSトランジスター214のゲートに接続され、P
_SELがローレベルの場合にN_SELがローレベル
なら出力は出力バッファ部のインバータ215、216
を通してレベルが安定したデータの値1が出力される。
P_SELがハイレベルの場合にN_SELがハイレベ
ルなら出力はインバータ215、216を通してデータ
値0が出力される。インバータ215、216は前記第
4制御部212内のトランジスター213、214の接
続点に連結されデータをバッファリングしてから出力す
る。
クと右側_04ブロックの構成要素であるF MUX2
セルの回路図である。
的なデコード回路(図示せず)を経、M0が0の場合、
制御信号CT0とCT1は各々1、0となり、M0が1
の場合には制御信号CT0は0となり、CT1は1とな
る。ここで、制御信号CT0、CT1はシフト制御信号
M0をデコードした信号を示す。
レベルの場合、第2入力端子に受取られるデータビット
を選択して第1出力端子に出力するインバータ301及
び伝送ゲート302よりなる第5制御部300と、第3
入力端子に受取られるデータビットを選択して第2出力
端子に出力する伝送ゲートである第6制御部304とを
含む。
合、第1入力端子に受取られるデータビットを選択して
第1出力端子に出力するインバータ307及び伝送ゲー
ト308よりなる第7制御部306と、第2入力端子に
受取られるデータビットを選択して第2出力端子に出力
する伝送ゲートである第8制御部310とを含む。
クと右側_04ブロックの構成要素であるMUX2セル
の回路図である。
入力端子に受取られるデータビットを選択して出力させ
るインバータ321及び伝送ゲート322よりなる第9
制御部320と、CT1がハイレベルの場合、第1入力
端子に受取られるデータビットを選択して出力させるイ
ンバータ323及び伝送ゲート324よりなる第10制
御部322とを含む。
にシフトする場合の演算構造を説明するためのブロック
の接続図である。
5ビット左側にシフトした実施例を示すブロック図であ
る。
類似した構造を有する右側シフタのブロック図は略す。
部材番号400は図1に示された第1マルチプレクサ1
00を構成する8つのF MUXセルであり、420は
4つのMUX2セル421乃至424と4つのF MU
X2セル425乃至428で構成された図1の左側_0
4ブロックであり、部材番号440は図1の左側_01
23ブロックであり、4つのビット入力を受取って1つ
のビットを選択する8つのMUX3セル441乃至44
8で構成されたブロックである。図4において、左側_
04ブロック420と左側_0123ブロック440間
の接続は線として示し、ブロック間の残り接続関係は該
当記号として示した。例えば、MUX2セル423の出
力X[5]はX[5]の入力端子をMUX3セル441
乃至443の該当入力端子等と連結されるのを示す。
CT1信号にデコードされ左側_04ブロック420に
入力される。M1、M2のシフト制御信号はデコーダ
(図示せず)でCT2、CT3、CT4、CT5信号に
デコードされ左側_0123ブロック440に入力され
る。
のビットを受取らない4つのMUX2セル421乃至4
24とフィルデータのビットを受取るF MUX2セル
425乃至428は第1マルチプレクサ400を構成す
るF MUXセル421乃至428から出力されたフィ
ルデータの値とシフトされるデータのビットを受取る。
ビットデータの中、2番目のデータビットを示し、DW
[2]はダブルワードから2番目のビットを示す。第1
マルチプレクサ400の最下位F MUXセルから出力
されるデータビットはFILL[0]であり、FILL
[5]は最下位から6番目のF MUXセルから出力さ
れるデータビットを示す。
制御信号C1、C2を各々0、0とする場合、表1によ
り第1マルチプレクサ400に入力されるDWのデータ
値とは関係なく第1マルチプレクサ400の出力は00
000000を出力する(表1参照)。
ビットを左側に5ビットシフトするためシフト量を制御
するシフト制御信号M0、M1、M2の値を各々1、
0、1に設定すれば、デコーダ(図示せず)によりM0
1の値がデコードされたCT0とCT1は0と1とな
り、M1、M2、0、1のデコードされた値CT2、C
T3、CT4、CT5は各々0、0、1、0となる。
取ってMUX2セル421乃至424は第1、2入力端
子に受取られるビットを選択して各々出力する。またC
T0、CT1の0、1の値によりF MUX2セル42
5乃至428は各々第1、2入力端子に受取られるビッ
トを選択して各々第1入力端子に入力されるデータビッ
トは第1出力端子に出力し、第2入力端子に入力される
データビットは第2出力端子に出力する。
ため設定されたシフト制御信号M1、M2の0、1の値
がデコードされ出力されたCT2、CT3、CT4、C
T5の論理値0、0、1、0が第3マルチプレクサ44
0に受取られると第3マルチプレクサ440のMUX3
セル441乃至448は各入力端子等に受取られるデー
タビットの中から第3入力端子に入力されるビットのみ
を選択して各々出力する。
UXセルにシフトされる8ビットデータIN[0ー7]
01001101の8ビットの値を入力してダブルワ
ードDW[0ー7] 00110110の8ビットの値
を入力すればフィルデータ制御信号C1、C2の0、0
の値により第1マルチプレクサ400はフィルデータを
0に固定させ出力する。
された接続図により受取られたデータビットの中、第1
入力端子に受取られるビットを選択して各々出力端子に
出力する。F MUX2セル425乃至428は図4に
示された接続図により受取られたデータビットの中、第
1及び第2入力端子に受取られるビットを選択して各々
第1及び第2出力端子に出力する。第3マルチプレクサ
440のMUX3セル421乃至428は各MUX3セ
ルの第1乃至第4入力端子に受取られるビットの中、第
3入力端子に受取られるビットを選択して各々出力す
る。
001101は左側に5ビットシフトされ、シフトによ
り発生した空間を0としてフィリングされて出力された
データは10100000となる。ここで、各ブロック
間の入出力端子との連結関係はシフト条件の設定に応じ
て接続すれば良い。また、ここで、図1に示された第4
マルチプレクサ124は制御信号Hが1の場合、左側に
シフトされたデータを選択し、F信号を1にセットして
シフトされたデータを出力させる。ここで、F信号が0
の場合には方向ダブルのみを選択して出力させる。
速バレルシフタはシフトされたデータの空間にフィリン
グのためダブルワードのロジック回路を追加する必要な
く0、MSB及びダブルワードとデータとを並列に入力
した後、多重化して並列に出力することによりダブルワ
ードを入力しない場合と比べ、追加遅延時間のほとんど
ない高速データシフト機能を提供する。
を示すブロック図である。
素であるF MUXセルの回路図である。
側_04ブロックの構成要素であるF MUX2セルの
回路図である。Bは図1に示された左側_04ブロック
と右側_04ブロックの構成要素であるMUX2セルの
回路図である。
する場合の演算構造を説明するためのブロックの接続図
である。
にシフトした実施例を示すブロック図である。
Claims (11)
- 【請求項1】 シフトされたデータの空間を充電するた
めのダブルワードとシフトしようとするデータを受取っ
てシフトするバレルシフタにおいて、 前記ダブルワードとデータを受取ってフィルデータ制御
信号C1、C2によりフィルデータを出力する第1マル
チプレクサと、 前記第1マルチプレクサから出力されたフィルデータと
前記シフトしようとするデータを受取って0ビットまた
は4ビットにシフト制御するシフト制御信号M0により
前記入力されたデータとフィルデータのビット等を選択
する第2マルチプレクサと、 前記第2マルチプレクサから選択されたフィルデータと
データとをシフト制御信号M1、M2により各々0乃至
3ビットシフトされるように選択する第3マルチプレク
サと、 前記第3マルチプレクサと前記第1マルチプレクサから
出力されたデータを左側または右側にシフトされたデー
タを選択する制御信号Hによりデータを選択して出力す
る第4マルチプレクサを含むことを特徴とする高速バレ
ルシフタ。 - 【請求項2】 前記第1マルチプレクサは前記シフトす
るデータのビット数ほどの複数のF MUXセルよりな
ることを特徴とする請求項1に記載の高速バレルシフ
タ。 - 【請求項3】 前記F MUXセルは前記フィルデータ
制御信号C1、C2がデコードされた5つの信号D0、
D1、D2、P_SEL、N_SELの中、D0信号と
インバートされたD0信号とを受取ってD0信号が所定
レベルの場合、出力信号を接地と導通させる第1制御部
と、 前記D1信号とインバートされたD1信号とを受取って
D1信号が所定レベルの場合、受取られたダブルワード
ビットを出力させる第2制御部と、 前記D2信号とインバートされたD2信号とを受取って
D2信号が所定レベルの場合、受取られたデータビット
を出力させる第3制御部と、 前記P_SEL信号とN_SEL信号とを受取るPMO
SトランジスターとNMOSトランジスターのゲートに
各々接続され、電源と接地との間に直列に前記トランジ
スターが連結され、前記トランジスターの接続点は前記
第1、2、3制御部の出力と接続され出力させる第4制
御部と、 前記第4制御部から出力される信号のレベルを安定化さ
せる出力バッファ部を含むことを特徴とする請求項2に
記載の高速バレルシフタ。 - 【請求項4】 前記第2マルチプレクサは入力されたデ
ータのビットを0ビットや4ビット左側にシフトさせる
左側_04ブロックと、入力されたデータのビットを右
側に0ビットや4ビットシフトさせる右側_04ブロッ
クとを含むことを特徴とする請求項1に記載の高速バレ
ルシフタ。 - 【請求項5】 前記左側_04ブロックと右側_04ブ
ロックはデータビットと前記第1マルチプレクサから出
力されたフィルデータのビットを受取る多数のF MU
X2セルとフィルデータのビットとを受取らずデータビ
ットのみを受取る多数のMUX2セルを含むことを特徴
とする請求項4に記載の高速バレルシフタ。 - 【請求項6】 前記制御信号M0は2つの制御信号CT
0、CT1にデコードされ前記F MUX2セルとMU
X2セルに印加されることを特徴とする請求項4に記載
の高速バレルシフタ。 - 【請求項7】 前記F MUX2セルは前記シフト制御
信号M0がデコードされた制御信号CT0とCT1を受
取ってCT0が第1レベルの場合、前記FMUX2セル
の第2入力端子に受取られるデータビットを選択して第
1出力端子に出力するインバータ及び伝送ゲートよりな
る第5制御部と、 前記シフト制御信号CT0が第1レベルの場合、前記F
MUX2セルの第3端子に受取られるデータを選択し
て第2出力端子に出力する伝送ゲートである第6制御部
と、 前記シフト制御信号CT1が第1レベルの場合、第1入
力端子に受取られるデータを選択して第1出力端子に出
力するインバータ及び伝送ゲートよりなる第7制御部
と、 前記シフト制御信号CT0が第1レベルの場合、前記M
UX2セル部の第2入力端子に受取られるデータを選択
して第2出力端子に出力する伝送ゲートである第8制御
部と、 前記制御部の出力信号をバッファリングさせ出力させる
バッファ部を含むことを特徴とする請求項4に記載の高
速バレルシフタ。 - 【請求項8】 前記MUX2セルはデコードされた前記
シフト制御信号CT0とCT1とを受取ってシフト制御
信号CT0が第1レベルの場合、第2入力端子に受取ら
れるデータを選択して出力させるインバータ及び伝送ゲ
ートよりなる第9制御部と、 前記シフト制御信号CT1が第1レベルの場合、第1入
力端子に受取られるデータビットを選択して出力させる
インバータ及び伝送ゲートよりなる第10制御部とを含
むことを特徴とする請求項5に記載の高速バレルシフ
タ。 - 【請求項9】 前記第3マルチプレクサは入力されたデ
ータのビットを0乃至3ビット左側にシフトさせる左側
_0123ブロックと、入力されたデータのビットを右
側に0乃至3ビットシフトさせる右側_0123ブロッ
クとを含むことを特徴とする請求項1に記載の高速バレ
ルシフタ。 - 【請求項10】 前記左側_0123ブロックと前記右
側_0123ブロックはデータビット数に相応するMU
X3セルを含むことを特徴とする請求項9に記載の高速
バレルシフタ。 - 【請求項11】 前記MUX3セルは前記シフト制御信
号M1、M2がデコードされた4つのCT2、CT3、
CT4、CT5信号に応じて前記第2MUX部から出力
されたデータビットを受取って1つのビットを選択して
出力することを特徴とする請求項10に記載の高速バレ
ルシフタ。
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