TWI618060B - Semiconductor device - Google Patents

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TWI618060B
TWI618060B TW103112409A TW103112409A TWI618060B TW I618060 B TWI618060 B TW I618060B TW 103112409 A TW103112409 A TW 103112409A TW 103112409 A TW103112409 A TW 103112409A TW I618060 B TWI618060 B TW I618060B
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Masayuki Satou
Mitsunori Katsu
Hideaki Yoshida
Hiroyuki Kozutsumi
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Taiyo Yuden Co Ltd
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Abstract

本發明抑制系統單晶片元件中之記憶體存取之耗電。
本發明係一種系統單晶片元件，其特徵在於具備：處理器，其與時脈同步地執行運算處理；記憶部，其與上述時脈非同步地動作；以及位址轉換檢測部，其對自上述處理器輸出至上述記憶部之位址之轉換進行檢測；且上述位址轉換檢測部若檢測到上述位址之轉換之情形時，使上述記憶部之字元線作用。

Description

半導體裝置
本發明係關於一種半導體裝置，尤其關於一種構成為單體之晶片之系統單晶片(system on chip)元件或可再構成之半導體裝置。
伴隨LSI(Large Scale Integration，大型積體電路)之積體度提高，可實現構成為於矽上構成系統之晶片的微電腦(microcomputer)即被稱為SoC(System on Chip，系統單晶片)之LSI。於SoC中，多數情況下於晶片內部搭載記憶體，所搭載之記憶體之記憶容量逐年增大。
實現為SoC且為了特定之用途而設計、製造之ASIC(Application Specific Integrated Circuit，特殊應用積體電路)存在為減少耗電而進行被稱為電壓島(voltage island)之省電設計之情形。於電壓島中，可將ASIC內之電路分割成複數個模組，控制電源閘極(power gate)電路，而針對所分割之各個模組獨立地對電源進行接通/斷開切換。而且，藉由切斷(斷開)未使用之模組之電源，可消除該模組之漏電流(leak current)。若使用該技術，則可將不需要之大部分之電路之電源斷開，故而可將ASIC之漏電流抑制為最小限度。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2006-172335號公報
如上所述，於SoC內部，藉由停止對未使用之模組供給電源而抑制電力消耗。但是，於SRAM(Static Random Access Memory，靜態隨機存取記憶體)之情形時，若將電源斷開，則所保持之資料消失，故而於CPU(Central Processing Unit，中央處理單元)進行存取之情形時，使同步SRAM之電壓上升而進行存取，於CPU未進行存取之情形時，使同步SRAM之電壓降低至可保持快取(cache)內容之保留位準。
為抑制此種電力消耗，而導入電源閘極電路，於無存取之情形時，使電源斷開而謀求省電化，但通常於有存取之情形時，電源保持接通之狀態。總之，於先前技術中，為降低耗電，必須由CPU進行複雜之控制。
又，快取記憶體中所使用之SRAM係使用同步SRAM。由於位址線或各種控制信號與時脈信號同步地動作，故而同步SRAM係根據時脈信號而選擇字元線(word line)中之任一者。另一方面，與時脈信號非同步地動作之非同步SRAM係即便於無時脈之情形時，字元線仍作用(active)，故而與同步SRAM相比，耗電較大。進而，若對進行管線(pipeline)處理之CPU之快取記憶體使用非同步SRAM，則無法於特定之週期內進行資料讀出，而發生管線暫停(pipeline stall)，故而未採用非同步SRAM。
為解決上述問題，本發明之一實施形態之目的在於，利用與處理器所同步之時脈非同步地使字元線作用之記憶部，抑制系統單晶片元件之耗電。
解決上述問題之形態係作為如以下之項目組所示之系統單晶片元件而實現。
1.一種系統單晶片元件，其特徵在於具備：處理器，其與時脈同步地執行運算處理； 記憶部，其與上述時脈非同步地動作；以及位址轉換檢測部，其檢測自上述處理器輸出至上述記憶部之位址之轉換；且上述位址轉換檢測部若檢測到上述位址之轉換之情形時，使上述非同步地動作之記憶部之字元線作用。
2.如項目1之系統單晶片元件，其中上述記憶部若檢測到上述位址之轉換之情形時，根據上述位址產生時脈，上述記憶部係與上述產生之時脈同步地使上述字元線作用。
3.如項目1或2之系統單晶片元件，其中上述記憶部包括閂鎖部，上述位址轉換檢測部若未檢測到上述位址之轉換之情形時，上述記憶部將保持於上述閂鎖部之資料輸出至上述處理器。
4.如項目1至3中任一項之系統單晶片元件，其包括複數個上述記憶部，且該記憶部之各者具備位址轉換檢測部。
5.如項目1至4中任一項之系統單晶片元件，其中上述記憶部係根據構成資料而構成邏輯電路之可程式化邏輯元件，且包括記憶體用位址線及資料輸出線。
6.如項目1至5中任一項之系統單晶片元件，其中上述記憶部係構成為：記憶用以將由複數條位址線特定出之輸入值之邏輯運算輸出至資料線之真值表資料，且作為邏輯電路而動作；及/或，記憶用以將由某一條位址線特定出之輸入值輸出至連接於另一記憶部之位址線之資料線的真值表資料，且作為連接電路而動作；且上述記憶部包括第1及第2記憶胞單元；上述第1記憶胞單元連接於向上述記憶部輸入之複數條位址線之一部分；上述第2記憶胞單元連接於向上述記憶部輸入之複數條位址線之另一部分。
7.如項目6之系統單晶片元件，其中上述第1及第2記憶胞單元係記憶真值表資料，且作為連接電路而動作，該真值表資料係用以對自第1方向之位址輸入向上述第1方向進行資料輸出，或者對自與上述第1方向相反之第2方向之位址輸入向上述第2方向進行資料輸出。
8.如項目6之系統單晶片元件，其中上述第1及第2記憶胞單元係記憶用以對自上述第1方向之位址輸入向上述第2方向進行資料輸出之真值表資料，且作為連接電路而動作。
9.如項目6之系統單晶片元件，其中將自上述記憶部輸出之複數條資料線分開輸出至其他2個上述記憶部。
本發明之一實施形態可利用與處理器同步地動作之時脈非同步之記憶部，而抑制系統單晶片元件之耗電。
9‧‧‧位址解碼器
9A、9B‧‧‧位址解碼器
10‧‧‧SoC
11‧‧‧位址解碼器
11A、11B‧‧‧位址選擇器
12‧‧‧列解碼器
12A、12B‧‧‧I/O緩衝器
13A、13B‧‧‧資料選擇器
13A~13D‧‧‧I/O緩衝器
14‧‧‧行解碼器
20‧‧‧MRLD
30‧‧‧MLUT
30A、30B‧‧‧MLUT
31A、31B、31C、31D‧‧‧記憶胞單元
32A~32D‧‧‧選擇電路
33‧‧‧資料選擇電路
35、100‧‧‧位址轉換檢測部
40‧‧‧記憶元件
40A、40B、40C、40D‧‧‧記憶元件
60‧‧‧MLUT陣列
110A、110B‧‧‧否定邏輯和(NOR)電路
120‧‧‧外部系統
121‧‧‧2輸入NOR電路
122‧‧‧2輸入NAND電路
130‧‧‧EOR
150‧‧‧正反器(FF)
170‧‧‧D閂鎖器
200‧‧‧處理器
210‧‧‧資訊處理裝置
211‧‧‧處理器
212‧‧‧輸入部
213‧‧‧輸出部
214‧‧‧記憶部
215‧‧‧驅動裝置
217‧‧‧記憶媒體
220‧‧‧L1快取
250‧‧‧L2快取
300‧‧‧快取記憶體
302‧‧‧記憶胞
303‧‧‧感測放大器
304‧‧‧閂鎖部
305‧‧‧解碼器
306‧‧‧比較電路
701‧‧‧2輸入NOR電路
702、703‧‧‧2輸入NAND電路
140A、140B、140C‧‧‧延遲電路
160B‧‧‧反相器
A0、A1、A2、A3‧‧‧邏輯用位址輸入LA線
A8~A15、A0L~A7L、A0R~A7R‧‧‧位址
AD‧‧‧寫入用位址
D0~D3‧‧‧邏輯動作用資料線
D0L~D7L、D0R~D7R‧‧‧資料
LA‧‧‧邏輯用位址
LD‧‧‧邏輯用資料
RD‧‧‧讀出用資料
re‧‧‧讀出．賦能信號
S1~S11‧‧‧信號
T1、T2‧‧‧時間
WD‧‧‧寫入用資料
we‧‧‧寫入．賦能信號
圖1係表示第1實施形態之SoC之構成例之圖。
圖2係表示快取記憶體之電路圖。
圖3係本實施形態之位址轉換檢測部之電路圖。
圖4係圖3所示之位址轉換檢測之信號之時序圖。
圖5係將MRLD用作快取記憶體之SoC之一例。
圖6A係表示本實施形態之半導體裝置之整體構成之第1例之圖。
圖6B係表示MLUT陣列之一例之圖。
圖7係表示MLUT之一例之圖。
圖8係表示作為邏輯電路而動作之MLUT之一例之圖。
圖9係表示圖8所示之邏輯電路之真值表之圖。
圖10係表示作為連接要素而動作之MLUT之一例之圖。
圖11係表示圖10所示之連接要素之真值表之圖。
圖12係表示藉由包括4個AD對之MLUT而實現之連接要素之一例 之圖。
圖13係表示1個MLUT作為邏輯要素及連接要素而動作之一例之圖。
圖14表示圖14所示之邏輯要素及連接要素之真值表。
圖15係表示藉由包括AD對之MLUT而實現之邏輯動作及連接要素之一例之圖。
圖16係概略性地表示橫向堆積包含2個記憶胞單元之MLUT而構成之MLUT之圖。
圖17係表示使用有大容量記憶體之MLUT之一例之圖。
圖18係表示圖17所示之MLUT之電路例之圖。
圖19係說明使用有圖17所示之MLUT之MRLD之圖。
圖20係表示外部系統與MRLD之連接一例之概念圖。
圖21係表示第2實施形態之可進行同步非同步切換之MLUT之電路例之圖。
圖22係表示資訊處理裝置之硬體構成之一例。
以下，參照圖式，作為半導體裝置之第1實施形態，對系統單晶片元件進行說明，其次，作為半導體裝置之第2實施形態，對可再構成之半導體裝置進行說明。
第1實施形態 系統單晶片元件
[1]SoC
圖1係表示本實施形態之SoC之構成例之圖。作為圖1所示之系統單晶片元件之SoC10例如具備CPU即處理器200、SRAM300及位址轉換檢測部100。對處理器200及快取記憶體300，自SoC10整體之電源VDD直接供給電力。又，對處理器200供給系統時脈，處理器200包含與時脈同步地對管線處理執行運算處理之至少1個處理器核心210及L1 快取220，且係針對每一處理器核心包含L1快取220。L1快取220係最接近相關之處理器核心而設置之相對較小之記憶體快取，且以將對命令及資料之高速存取賦予至相關之處理器核心210之方式構成。
於管線方式中，處理器包括實現其功能之複數條管線(命令控制管線、運算管線、分支控制管線等)。又，各管線分別被分割為複數個階段(stage)。各階段包含實現特定之步驟之電路單元，且以於動作頻率之倒數即被稱為週期時間之期間內，使被分配至各階段之特定之步驟結束之方式動作。而且，先前步驟之階段之輸出信號例如被用作後續步驟之階段之輸入信號。
處理器200亦可進而包含至少1個L2快取250。L2快取250係構成為，相較L1快取220而言相對較大，且與1個或複數個L1快取建立關聯，對已建立關聯之1個或複數個L1快取供給資料。例如，處理器核心210向L2快取250請求未包含於該關聯之L1快取中之資料。因此，由處理器核心210請求之資料係自L2快取250進行檢索，並保存至與處理器核心210相關之L1快取。於本發明之一實施例中，L1快取210及L2快取220亦可為以SRAM為基礎之裝置。
於L2快取250中發生快取未命中之情形時，由處理器核心210請求之資料可自快取記憶體300檢索。於圖1中，快取記憶體300為L3快取，但於無L2快取250之處理器200中，快取記憶體300相當於L2快取。L3快取300相較L1快取220及L2快取250而言相對較大。於圖1中表示出單一之L3快取300，但亦可安裝複數個L3快取300。
L1快取210既可與複數個L2快取250建立關聯，亦可以與相關之L2快取250交換資料之方式構成。1個或複數個高等級之快取、例如L4快取亦可包含於SoC10中。亦可使各高等級之快取與低一個等級之1個或複數個快取建立關聯。
再者，於圖1中，將L3快取300之數量表示為1個，亦可為複數個
[2]快取記憶體
圖2係表示快取記憶體之電路圖。快取記憶體300係與時脈非同步地動作之記憶體，例如為SRAM。快取記憶體300包括位址轉換檢測部100、記憶胞302、感測放大器303、閂鎖部304、解碼器305及比較電路306。
快取記憶體300係於解碼器305之前段具有位址轉換檢測部100。 位址轉換檢測部100若接收位址信號，則產生時脈(atd_clk)。又，構成為，於位址轉換檢測部100檢測到位址轉換之情形時，解碼器305與時脈同步地動作。於位址轉換檢測部100未檢測到位址轉換之情形時，所產生之時脈(atd_clk)並未產生，快取記憶體300未動作，從而可削減電力。於此情形時，根據來自處理器200之時脈，將被保持於閂鎖部304之資料輸出至處理器200。
於位址轉換檢測部100檢測位址轉換之情形時，位址轉換檢測部100輸出晶片賦能信號(atd_ce)之信號位準「Low」，且輸入時脈(atd_clk)，字元線僅於其Hi之期間內作用，故而解碼器305對位址(atd_ad)進行解碼，使由該解碼信號特定出之字元線活化。連接於活化之字元線的記憶胞係使未圖示之行線(column line)之電位變化。感測放大器303係藉由檢測使行線之電位變化放大之信號，而將位元保持於閂鎖部304。
比較電路306係對自感測放大器303輸出之標籤與實體位址之標籤進行比較。若2個標籤一致(以下稱為「快取命中」)，則根據與時脈(atd_clk)同步之解碼器305之輸出，保持於閂鎖部305之資料被輸出至處理器200。若標籤不一致(以下稱為「快取未命中」)，則將快取未命中信號輸出至處理器200。
再者，以時脈之輸入較解碼器305之輸出延遲之方式，將位址及時脈輸出至快取記憶體300。該時序係使用圖4於下文進行敍述。
再者，圖2表示出一個快取記憶體300，但該快取記憶體300亦可存在複數個。於存在複數個快取記憶體300之情形時，自處理器200供給之位址被供給至複數個快取記憶體300，且快取命中之快取記憶體300將利用位址而特定出之資料輸出至處理器200。
[3]位址轉換檢測部
圖3係本實施形態之位址轉換檢測部之電路圖。圖2所示之位址轉換檢測部100包括否定邏輯和(NOR)電路110A、110B、邏輯和(OR)電路120、排他性邏輯和(EOR)電路130、延遲電路140A~140C、正反器(FF)150、反相器160B及D閂鎖器170。
圖4係圖3所示之位址轉換檢測之信號之時序圖。以下，說明圖3及圖4，對位址轉換檢測之電路動作進行說明。
信號S1為自處理器輸出之位址輸入信號。信號S2係D閂鎖器之輸出。D閂鎖器170係以於信號S1存在變化之情形時，在固定期間內不發生變化之方式進行閂鎖。其原因在於，因雜訊等而忽視後續之位址轉換。
信號S3係自D閂鎖器170輸出之延遲信號。如圖3所示，延遲信號係利用上升及下降而製作時脈，為了產生信號S4之時脈寬度，藉由延遲電路140B使其延遲。
作為時脈信號而產生之信號S4檢測變化，並自EOR130輸出。於EOR130中，由於被輸入延遲電路140B之輸入及輸出，故而當兩者之信號位準不同時，輸出信號位準「High」。藉此，可檢測出位址轉換。圖4所示之S4之時間T1表示自邏輯位址之變化檢測至FF取入為止之時間，時間T2表示自邏輯位址變化檢測至記憶胞單元讀出為止之時間。
於OR電路120中，與信號S4一併輸入另一位址轉換之信號，且輸出OR運算值。OR電路120之輸出係利用延遲電路140C而延遲，且輸 出信號S5。
信號S5為自延遲電路140C輸出之延遲信號，等待LAT170之賦能信號而輸入時脈。
信號S6為信號S5之信號延長，且為賦能信號之脈衝產生。NOR電路110A輸出作為信號S5與S6之NOR運算值之信號S7。而且，信號S7成為D閂鎖器170之賦能信號。信號S8係利用反相器160A使信號S5反轉所得之信號，藉由FF150而用作位址信號之閂鎖器之時脈。信號S9被用作處於後段之記憶部200之賦能，信號S10被用作記憶部200之時脈(atd_clk)，信號S11被用作記憶部200之位址。圖4之信號S10表示自邏輯位址之變化檢測至自記憶體讀出為止之時間。
於如此進行處理器核心210之資料請求之情形時，具有該位址變化而產生時脈，從而驅動記憶體，故而記憶體於需要時動作，於不需要時不驅動記憶體，而可自主地實現低耗電化。
[4]可再構成之邏輯元件之利用
將上述快取記憶體用作可再構成之元件係有效地使用半導體資源之較佳之例。
將可再構成之邏輯元件稱為MRLD(Memory based Reconfigurable Logic Device，基於記憶體之可重構邏輯元件)(註冊商標)。MRLD係與本案申請人所開發之利用記憶胞單元實現電路構成之「MPLD(Memory-based Programmable Logic Device，基於記憶體之可程式邏輯元件)」(註冊商標)同樣地，於各MLUT(Multi Look-Up-Table，多查找表)間不介置配線要素而直接連接之方面共通，但於有效地活用作為記憶體IP(Internet Protocol，網際網路協定)而供給之同步SRAM之功能之方面則有區別。再者，雖然未圖示，但於以下之記載中之MLUT中具備位址轉換檢測部，且即便為同步SRAM亦非同步化。該情況與非同步化同時，對於不構成邏輯之區塊未輸入輸入信 號，而未發生位址轉換，從而可削減電力。構成邏輯之區塊由於被輸入輸入信號，故而產生時脈，可輸出特定之邏輯值。
以下，依4.1 MRLD之整體構成、4.2多向配置MLUT、4.3 MLUT之邏輯動作、4.4雙向配置MLUT之順序，對將MRLD應用於快取記憶體之例進行說明。
圖5係將MRLD用作快取記憶體之SoC之一例。於圖5中表示出1個MRLD，但亦可如圖2所說明般存在複數個。
4.1 MRLD之整體構成
圖6A所示之20為MRLD之一例。MRLD20包括複數個利用同步SRAM之MLUT30、呈陣列狀配置之MLUT陣列60、特定出MLUT30之記憶體讀出動作、寫入動作之列解碼器12及行解碼器14。
MLUT30包括同步SRAM。於記憶體之記憶元件中分別記憶被視作真值表之資料，藉此，MLUT30進行作為邏輯要素或連接要素、或者邏輯要素及連接要素而動作之邏輯動作。
於MRLD20之邏輯動作中，使用以實線表示之邏輯用位址LA、及邏輯用資料LD之信號。邏輯用位址LA被用作邏輯電路之輸入信號。而且，邏輯用資料LD被用作邏輯電路之輸出信號。MLUT30之邏輯用位址LA與鄰接之MLUT之邏輯動作用資料LD之資料線連接。
藉由MRLD20之邏輯動作而實現之邏輯係藉由記憶於MLUT30之真值表資料而實現。若干個MLUT30係以作為AND(及)電路、加法器等之組合電路之邏輯要素之形式動作。其他MLUT係作為連接實現組合電路之MLUT30間之連接要素而動作。用以使MLUT30實現邏輯要素、及連接要素之真值表資料之覆寫係藉由對記憶體進行寫入動作而完成。
MRLD20之寫入動作係藉由寫入用位址AD及寫入用資料WD而完成，讀出動作係藉由寫入用位址AD及讀出用資料RD而完成。
寫入用位址AD係特定出MLUT30內之記憶胞之位址。寫入用位址AD係基於m條信號線特定出2之m次方之數n個記憶胞。列解碼器12係經由m條信號線接收MLUT位址，並且對MLUT位址進行解碼，選擇並特定出成為記憶體動作之對象之MLUT30。記憶體動作用位址係於記憶體之讀出動作、寫入動作之兩者之情形時使用，經由m條信號線由列解碼器12、行解碼器14進行解碼，選擇成為對象之記憶胞。再者，於本實施形態中，雖於下文進行敍述，但邏輯用動作位址LA之解碼係藉由MLUT內之解碼器而進行。
列解碼器12係根據讀出賦能(read enable)信號re、寫入賦能(write enable)信號we等控制信號，對寫入用位址AD之m位元中之x位元進行解碼，且對MLUT30輸出解碼位址n。解碼位址n被用作特定出MLUT30內之記憶胞之位址。
行解碼器14係對寫入用位址AD之m位元中之y位元進行解碼，且具有與列解碼器12相同之功能，而對MLUT30輸出解碼位址n，並且輸入寫入用資料WD之輸出及讀出用資料RD。
再者，於MLUT之陣列為s列t行之情形時，自MLUT陣列60將n×t位元之資料輸入至列解碼器12。此處，為了選擇各列之每一列MLUT，列解碼器輸出o列之re、we。即，o列相當於MLUT之s列。此處，藉由使o位元中之僅1位元作用，可選擇特定之記憶胞之字元線。而且，由於t個MLUT輸出n位元之資料，故而可自MLUT陣列60選擇n×t位元之資料，且為了選擇其中之1行而使用行解碼器14。
4.2 多向配置MLUT
圖6B係表示MLUT陣列之一例之圖。MLUT陣列60係如圖示般為將MLUT30呈陣列狀配置而成者。關於用作MLUT30之記憶體，位址線之寬度與資料線之寬度相等。如圖6B之右上方般，使位址線與資料線之各1位元成對而定義虛擬之雙向線。於MRLD中將該虛擬之雙 向線稱為「AD對」。藉由使用位址線之寬度與資料線之寬度為N位元之記憶體，可實現具有N條AD對之MLUT。作為MRLD之邏輯之動作係藉由將寫入至構成MLUT30之記憶體之資料視作真值表而實現。
4.3 MLUT之邏輯動作
A.邏輯要素
圖7係表示MLUT之一例之圖。於圖7中，為了簡化說明，而省略位址切換電路10A、及輸出資料切換電路10B之記載。圖7所示之MLUT30A、30B分別包括4個邏輯用位址輸入LA線A0~A3、4個邏輯動作用資料線D0~D3、4×16=64個記憶元件40、及位址解碼器9。邏輯動作用資料線D0~D3分別串列連接24個記憶元件40。位址解碼器9係構成為，基於輸入至邏輯用位址輸入LA線A0~A3之信號而選擇連接於16條字元線中之任一者之4個記憶元件。該4個記憶元件分別連接於邏輯動作用資料線D0~D3，且將記憶於記憶元件中之資料輸出至邏輯動作用資料線D0~D3。例如可構成為，於對邏輯用位址輸入LA線A0~A3輸入適當之信號之情形時，選擇4個記憶元件40A、40B、40C及40D。此處，記憶元件40A連接於邏輯動作用資料線D0，記憶元件40B連接於邏輯動作用資料線D1，記憶元件40D連接於邏輯動作用資料線D2，記憶元件40D連接於邏輯動作用資料線D3。而且，對邏輯動作用資料線D0~D3輸出記憶於記憶元件40A~40D之信號。如此，MLUT30A、30B係自邏輯用位址輸入LA線A0~A3接收邏輯用位址輸入LA，藉由該邏輯用位址輸入LA而將記憶於位址解碼器9所選擇之4個記憶元件40之值作為邏輯動作用資料分別輸出至邏輯動作用資料線D0~D3。再者，MLUT30A之邏輯用位址輸入LA線A2係與鄰接之MLUT30B之邏輯動作用資料線D0連接，MLUT30A接收自MLUT30B輸出之邏輯動作用資料作為邏輯用位址輸入LA。又，MLUT30A之邏輯動作用資料線D2係與MLUT30B之邏輯用位址輸入 LA線A0連接，MLUT30A所輸出之邏輯動作用資料係作為邏輯用位址輸入LA被MLUT30B接收。例如，MLUT30A之邏輯動作用資料線D2係基於輸入至MLUT30A之邏輯用位址輸入LA線A0~A3之信號，而將記憶於連接在邏輯動作用資料線D2之16個記憶元件中之任一個記憶元件之信號輸出至MLUT30B之邏輯用位址輸入LA線A0。同樣地，MLUT30B之邏輯動作用資料線D0係基於輸入至MLUT30B之邏輯用位址輸入LA線A0~A3之信號，而將記憶於連接在邏輯動作用資料線D0之16個記憶元件中之任一個記憶元件之信號輸出至MLUT30A之邏輯用位址輸入LA線A2。如此，MLUT彼此之連結係使用1對位址線與資料線。以下，如MLUT30A之邏輯用位址輸入LA線A2、及邏輯動作用資料線D2般，將用於MLUT之連結之位址線與資料線之對稱為「AD對」。
再者，於圖7中，MLUT30A、30B所具有之AD對為4個，但AD對之數量並未如下所述般特別限定為4。
圖8係表示作為邏輯電路而動作之MLUT之一例之圖。於本例中，將邏輯用位址輸入LA線A0及A1設為2輸入NOR電路701之輸入，將邏輯用位址輸入LA線A2及A3設為2輸入NAND(反及)電路702之輸入。而且，構成如下邏輯電路：將2輸入NOR電路701之輸出與2輸入NAND電路702之輸出向2輸入NAND電路703輸入，將2輸入NAND電路703之輸出向邏輯動作用資料線D0輸出。
圖9係表示圖8所示之邏輯電路之真值表之圖。圖8之邏輯電路為4輸入，故而將輸入A0~A3之所有輸入用作輸入。另一方面，輸出僅為1個，故而僅將輸出D0用作輸出。於真值表之輸出D1~D3之欄中記載有「*」。其表示可為「0」或「1」中之任一值。然而，實際上，於為了再構成而將真值表資料寫入至MLUT時，必須於該等欄中寫入「0」或「1」中之任一值。
B.連接要素
圖10係表示作為連接要素而動作之MLUT之一例之圖。於圖10中，作為連接要素之MLUT係以如下方式動作：將邏輯用位址輸入LA線A0之信號輸出至邏輯動作用資料線D1，將邏輯用位址輸入LA線A1之信號輸出至邏輯動作用資料線D2，將邏輯用位址輸入LA線A2之信號輸出至邏輯動作用資料線D3。作為連接要素之MLUT進而以將邏輯用位址輸入LA線A3之信號輸出至邏輯動作用資料線D0之方式動作。
圖11係表示圖10所示之連接要素之真值表之圖。圖10所示之連接要素為4輸入4輸出。因此，使用輸入A0~A3之所有輸入、及輸出D0~D3之所有輸出。根據圖11所示之真值表，MLUT係作為如下連接要素動作：將輸入A0之信號輸出至輸出D1，將輸入A1之信號輸出至輸出D2，將輸入A2之信號輸出至輸出D3，將輸入A3之信號輸出至輸出D0。
圖12係表示藉由包括AD對0、AD對1、AD對2及AD對3之4個AD對之MLUT而實現之連接要素之一例之圖。AD0包括邏輯用位址輸入LA線A0及邏輯動作用資料線D0。AD1包括邏輯用位址輸入LA線A1及邏輯動作用資料線D1。AD2包括邏輯用位址輸入LA線A2及邏輯動作用資料線D2。而且，AD3包括邏輯用位址輸入LA線A3及邏輯動作用資料線D3。於圖12中，二點鏈線表示將輸入至AD對0之邏輯用位址輸入LA線A0之信號輸出至AD對1之邏輯動作用資料線D1之信號之流動。虛線表示將輸入至AD對1之邏輯用位址輸入LA線A1之信號輸出至AD對2之邏輯動作用資料線D2之信號之流動。實線表示將輸入至AD對2之邏輯用位址輸入LA線A2之信號輸出至AD對3之邏輯動作用資料線D3之信號之流動。一點鏈線表示將輸入至AD對3之邏輯用位址輸入LA線A3之信號輸出至AD對0之邏輯動作用資料線D0之信號之流動。
再者，於圖12中，MLUT30所具有之AD對為4個，但AD對之數量並不特別限定於4。
C.邏輯要素與連接要素之組合功能
圖13係表示1個MLUT作為邏輯要素及連接要素而動作之一例之圖。於圖13所示之例中，構成如下邏輯電路：將邏輯用位址輸入LA線A0及A1設為2輸入NOR電路121之輸入，將2輸入NOR電路121之輸出及邏輯用位址輸入LA線A2設為2輸入NAND電路122之輸入，將2輸入NAND電路122之輸出向邏輯動作用資料線D0輸出。又，同時，構成將邏輯用位址輸入LA線A3之信號輸出至邏輯動作用資料線D2之連接要素。
於圖14中，表示圖13所示之邏輯要素及連接要素之真值表。圖13之邏輯動作係使用輸入D0~D3之3個輸入，且使用1個輸出D0作為輸出。另一方面，圖14之連接要素係構成將輸入A3之信號輸出至輸出D2之連接要素。
圖15係表示藉由包括AD0、AD1、AD2及AD3之4個AD對之MLUT而實現之邏輯動作及連接要素之一例之圖。與圖12所示之MLUT同樣地，AD0包括邏輯用位址輸入LA線A0及邏輯動作用資料線D0。AD1包括邏輯用位址輸入LA線A1及邏輯動作用資料線D1。AD2包括邏輯用位址輸入LA線A2及邏輯動作用資料線D2。而且，AD3包括邏輯用位址輸入LA線A3及邏輯動作用資料線D3。如上所述，MLUT30係利用1個MLUT30實現3輸入1輸出之邏輯動作與1輸入1輸出之連接要素之2個動作。具體而言，邏輯動作係使用AD對0之邏輯用位址輸入LA線A0、AD對1之邏輯用位址輸入LA線A1及AD對2之邏輯用位址輸入LA線A2作為輸入。而且，將AD對0之邏輯動作用資料線D0之位址線用作輸出。又，連接要素係如虛線所示般將輸入至AD對3之邏輯用位址輸入LA線A3之信號向AD對2之邏輯動作用資料線D2輸 出。
4.4 雙向配置MLUT
圖16係概略性地表示橫向堆積包含2個記憶胞單元之MLUT而構成之MLUT之圖。圖16所示之MLUT30係自左方向有圖17所示之位址A0L~A7L之輸入，以及自右方向有圖17所示之位址A0R~A7R之輸入，又，向左方向有圖17所示之資料D0L~D7L之輸出，向右方向有圖17所示之資料D0R~D7R之輸出。n值=8之MLUT於先前方式中成為1M位元，且CLB(Configurable Logic Block，可配置邏輯區塊)相當係大規模化為4 M位元。相對於此，於本案中，如下所述般包括8 K(256字元×16位元×2個MLUT)位元。
圖17係表示使用有大容量記憶體之MLUT之一例之圖。
圖18係表示圖17所示之MLUT之電路例之圖。圖18所示之MLUT30包括記憶胞單元31A、31B。記憶胞單元例如為SRAM。如圖18所示，記憶胞單元31A包括由自一邊之第1複數位址線特定且輸出至第1複數位址線之2倍數量之第1複數資料線之複數個記憶胞，記憶胞單元31B包括由自另一邊之第2複數位址線特定且輸出至第2複數位址線之2倍數量之第2複數資料線之複數個記憶胞，MLUT30將第1複數資料線及第2複數資料線之一部分向一邊輸出，並且將第1複數資料線及第2複數資料線之另一部分向另一邊輸出。
各記憶胞單元係於每一方向將真值表資料記憶於記憶胞。因此，於記憶胞單元31A及31B之各者中記憶自右向左方向用之真值表資料、及自左向右方向用之真值表資料。即，MLUT記憶分別規定特定之資料輸出方向之2個真值表資料。
相較位址數而言，更增加各記憶胞單元之資料數，並且使自各記憶胞單元輸出資料之方向為雙向，藉此，可減少必需之記憶胞之數量，且可向雙向輸出資料。
圖19係表示較圖18所示之MLUT更詳細之電路例。圖19所示之MLUT30包括記憶胞單元31A、31B、位址解碼器9A、9B、位址選擇器11A、11B、I/O(Input/Output，輸入輸出)緩衝器12A、12B、及資料選擇器13A、13B。MLUT30中，記憶胞單元31A、31B分別包括位址解碼器、位址選擇器、I/O緩衝器及資料選擇器。向記憶胞單元31A、31B之輸入位址分別成為位址A0L~A7L、A8~A15、及位址A0R~A7R、A8~A15。因此，記憶胞單元31A、31B成為2之16次方(65,536)字元×8位元之512 K之大容量。
於圖18中，記憶胞單元31A、31B分別包括位址A0L~A7L、A8~A15、及位址A0R~A7R、A8~A15之輸入。
再者，圖18為概略圖，未表示作為記憶胞單元之周邊電路之解碼器等，關於解碼器，針對各記憶胞單元之每一個準備圖19中所說明之解碼器9A、9B，且配置於位址選擇器11A、11B與記憶胞單元31A、31B之間。因此，解碼器亦可對自位址選擇器11A、11B、14A、14B輸出之所有位址進行解碼。
位址選擇器11A、11B、14A、14B係用以切換邏輯動作用之位址線或寫入用之位址之選擇電路。於記憶胞為單埠之情形時，需要列選擇器。於將記憶胞設為雙埠之情形時，無需列選擇器。資料選擇器13A、13B係切換輸出資料或寫入資料WD之選擇電路。
MRLD即便不經過與專用之小型之SRAM相關之半導體設計試作、製造，亦可利用先前之大容量之記憶體元件。於利用晶片構成MRLD時，使用記憶體IP(Intellectual Property，智慧財產權)，但於先前之MLUT所追求之微小記憶體容量中，位址解碼器或感測放大器之面積較大，記憶體自身之構成比率變為50%以下。該情況亦成為MRLD之負擔，效率較差。若變為大容量記憶體，則於位址解碼器或感測放大器中比率降低，記憶體使用效率提高。因此，適合大容量記 憶體之本案於MRLD晶片之情形時較有效。
圖20係表示外部系統與MRLD之連接一例之概念圖。外部系統120為藉由資訊處理裝置或SoC而實現之元件。外部系統120係與圖17所示之MRLD20連接，接收自MRLD20之資料輸出，並且進行判斷頁面切換之邏輯運算，經由該連接，將頁面切換信號輸出至位址A8~A15。外部系統可藉由搭載SoC而實現與MRLD20一併高功能化之元件。
第2實施形態 可再構成之半導體裝置
MPLD包括與於每個記憶胞單元包括專用之切換電路之FPGA不同之記憶胞單元，進而，能以標準CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)邏輯製程製造，故而可實現低價格化。但是，由於MPLD並非同步型，故而於作為同步記憶體使用之情形時，其性能不足。因此，申請人於日本專利特開2013-219699號公報中提出可於記憶胞單元之標準製造製程中用作同步型記憶體之MPLD。
於上述公報中，使包含與時脈同步之同步型記憶體、及與時脈非同步之非同步記憶體的成對之記憶體作為可進行同步非同步切換之MLUT動作。然而，於標準製程中，較佳為採用同步型記憶體。
解決上述問題之形態係如由以下之項目組表示般，使用同步SRAM而實現可進行同步非同步切換且可再構成之半導體裝置。
1.一種可再構成之半導體裝置，其特徵在於：具備相互利用位址線或資料線連接之複數個邏輯部；上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號； 第1及第2記憶胞單元，其等與時脈信號同步地動作；第1位址解碼器，其對位址信號進行解碼，並將解碼信號輸出至上述第1記憶胞單元；第2位址解碼器，其對位址信號進行解碼，並將解碼信號輸出至上述第2記憶胞單元；以及位址轉換檢測部，其係當檢測到自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1記憶胞單元係與上述內部時脈信號同步地動作，上述第2記憶胞單元係與上述系統時脈信號同步地動作。
2.如項目1之可再構成之半導體裝置，其構成為，連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線相互連接，並輸出邏輯和；以及於不使用任何一個記憶胞單元之情形時，對該未使用之記憶胞單元全部寫入0。
3.如項目10或11之可再構成之半導體裝置，其進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第3記憶胞單元；以及第4位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第4記憶胞單元；且該可再構成之半導體裝置構成為：上述第3記憶胞單元係與上述內部時脈信號同步地動作，上述第4記憶胞單元係與上述系統時脈信號同步地動作；且上述第1及第2位址解碼器係將自上述複數條位址線之一部分輸入之位址進行解碼；上述第3及第4位址解碼器係將自上述複數條位址線之另一部分 輸入之位址進行解碼。
4.如項目1至3中任一項之可再構成之半導體裝置，其中上述記憶胞單元係儲存構成配線要素及/或邏輯要素之真值表資料，並作為多查找表而動作。
5.如項目4之可再構成之半導體裝置，其儲存以不產生跨及上述第1及第3記憶胞單元之邏輯運算作為禁止邏輯之方式構成之真值表資料。
6.一種可再構成之半導體裝置之控制方法，其特徵在於：上述半導體裝置具備複數個邏輯部，該等複數個邏輯部相互以位址線或資料線連接；且上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；第2位址解碼器；第1記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；第2記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；以及位址轉換檢測部，其係當檢測到自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第1記憶胞單元；上述第2位址解碼器係將上述位址信號進行解碼，並將解碼信號 輸出至上述第2記憶胞單元；上述第1記憶胞單元係與上述內部時脈信號同步地動作；上述第2記憶胞單元係與上述系統時脈信號同步地動作。
7.如項目6之可再構成之半導體裝置之控制方法，其係構成為，連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線係相互連接，並輸出邏輯和；以及於不使用任何一個記憶胞單元之情形時，對該未使用之記憶胞單元全部寫入0。
8.如項目6或7之可再構成之半導體裝置之控制方法，其中該可再構成之半導體裝置進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第3記憶胞單元；以及第4位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第4記憶胞單元；且上述第3記憶胞單元係與上述內部時脈信號同步地動作，上述第4記憶胞單元係與上述系統時脈信號同步地動作；且上述第1及第2位址解碼器係將自上述複數條位址線之一部分輸入之位址進行解碼；上述第3及第4位址解碼器係將自上述複數條位址線之另一部分輸入之位址進行解碼。
9.如項目6至8中任一項之可再構成之半導體裝置之控制方法，其中上述記憶胞單元儲存構成配線要素及/或邏輯要素之真值表資料，並作為多查找表而動作。
10.一種程式，其用以控制可再構成之半導體裝置，其特徵在於： 上述半導體裝置具備複數個邏輯部，該等複數個邏輯部相互以位址線或資料線連接；且上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；第2位址解碼器；第1記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；第2記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；以及位址轉換檢測部，其係當檢測到自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第1記憶胞單元；上述第2位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第2記憶胞單元；上述第1記憶胞單元係與上述內部時脈信號同步地動作，上述第2記憶胞單元係與上述系統時脈信號同步地動作；連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線係相互連接，並輸出邏輯和；上述第1及第2記憶胞單元分別記憶由真值表資料構成之程式，並構成作為邏輯要素及/或連接要素；且該程式使上述第1或第2記憶胞單元執行如下處理： 將記憶於由在一邊連接之上述位址線特定出之記憶胞之值的邏輯運算輸出至在與上述一邊相反之側連接之資料線，並作為邏輯電路而動作；於不使用任何一個記憶胞單元之情形時，以對該未使用之記憶胞單元全部輸出0之方式動作。
11.一種記憶媒體，其儲存如項目10之程式。
以下，使用圖式，對可再構成之半導體裝置進行說明。
1.可再構成之半導體裝置
作為第2實施形態之可再構成之半導體裝置包含MLUT，但此處說明之MLUT為雙向配置MLUT，具有與圖16及圖17中所說明之MLUT相同之功能構成。但是，與上述雙向配置MLUT不同，具備同步動作用之記憶胞單元及非同步動作用之記憶胞單元。同步動作用之記憶胞單元或非同步動作用之記憶胞單元係構成對，但作為邏輯要素及/或連接要素而動作之記憶胞單元為任1個。利用線或(wired OR)連接或者OR(或)電路將兩者之資料輸出連接，故而於不動作之記憶胞單元中，全部儲存有「0」之資料。
圖21係表示可進行同步非同步切換之MLUT之電路例之圖。圖21所示之MLUT30包括記憶胞單元31A~31D、位址解碼器11A~11D、I/O(輸入輸出)緩衝器13A~13D、選擇電路32A~32D、資料選擇電路33、位址轉換檢測部35及選擇電路36。位址轉換檢測部35包含ATD(Address Transition Detector，位址轉換檢測器)電路，將與時脈一併發送之邏輯位址與前一次發送之邏輯位址進行比較，而檢測位址轉換。位址轉換檢測部35與圖3所示者相同。
1.1 信號線
於下述表1中說明圖21所示之信號線。
1.2 同步/非同步記憶胞單元
記憶胞單元31A~31D為同步SRAM。記憶胞單元31A~31D分別記憶用以向左方向及右方向連接之真值表資料。記憶胞單元31B及31D係與系統時脈同步地動作。另一方面，記憶胞單元31A及31C係與下述位址轉換電路35所產生之ATD產生時脈(亦稱為「內部時脈信號」)同步地動作，故而相對於時脈(系統時脈)非同步地動作。ATD產生時脈相較系統時脈信號以高頻率動作，故而記憶胞單元31A、31C係自MLUT30外部看似進行非同步動作，藉此提供非同步之功能。
除同步之功能要件以外，記憶胞單元31A及31C具有與圖18及圖19所示之記憶胞單元31A及31B相同之功能。記憶胞單元31B及31D亦相同。
位址解碼器11A及11B均對自左側輸入之位址A0~A3進行解碼，將解碼信號分別輸出至記憶胞單元31A及31B，使記憶胞單元31A及31B之字元線作用。
位址解碼器11C及11D係對自右側輸入之位址A4~A7進行解碼，並將解碼信號分別輸出至記憶胞單元31C及31D，使記憶胞單元31C及31D之字元線作用。
又，位址解碼器11A及11C係對SRAM位址非同步信號(sram_address(async))進行解碼，位址解碼器11A及11C係對SRAM位址同步信號(sram_address(sync))進行解碼，使由解碼信號特定之記憶胞單元之字元線活化。
於圖21所示之例中，各記憶胞單元為16 word(字元)x8 bit(位元)之記憶體區塊。關於記憶胞單元31A及31B，16 word x 8 bit x 2可以同步模式使用，16 word x 8 bit x 2可以非同步模式使用。同步與非同步無法同時動作，例如於同步動作記憶胞單元讀出邏輯資料之情形時，必須對非同步動作記憶胞單元全部寫入「0」。
再者，記憶胞單元之資料輸出係如圖示般，可設為線OR(或)，亦可設置OR邏輯電路。
1.3 選擇電路
將選擇電路之選擇條件示於以下之表中。
選擇電路32A~32D係選擇非同步動作用之記憶胞單元31A及31C、或同步動作用之記憶胞單元31B及31D之動作之電路。
選擇電路32A係當根據選擇信號(Select)選擇非同步動作時，選擇由位址轉換電路35所產生之ATD lad閂鎖器位址(圖3所示之S11)，並作為SRAM位址非同步信號(sram_address(async))輸出。於未選擇非同步動作之情形時，直接輸出邏輯位址。
選擇電路32B係當根據選擇信號(Select)選擇非同步動作時，選擇並輸出由位址轉換電路35所產生之ATD產生時脈。於未選擇非同步動作之情形時，直接輸出時脈。
選擇電路32C係當根據選擇信號(Select)選擇非同步動作時，選擇並輸出由位址轉換電路35所產生之ATD產生晶片選擇。於未選擇非同步動作之情形時，直接輸出SRAM晶片賦能。
選擇電路32D係當根據選擇信號(Select)選擇同步動作時，直接輸出邏輯位址。
1.4 禁止邏輯
又，作為記憶體分割之特性，有禁止邏輯構成。使用表2所示之2個真值表，說明禁止邏輯之必要性。
於真值表1中，表示使用A0、A1構成AND電路且輸出至D0之真值表。於真值表2中，表示使用A0、A4構成AND電路且輸出至D0之真值表。真值表1之情形時之邏輯可僅利用使用A3-A0之記憶胞單元31A進行邏輯運算，故而若對另一記憶胞單元寫入“0”，則藉由OR運算，不會受到另一記憶胞單元之輸出值之影響，故而不會產生禁止邏輯之問題。
另一方面，於真值表2之邏輯之情形時，使用A3-A0之記憶胞單元無法進行c、d之識別。使用A7-A4之SRAM無法進行b、d之識別。如此，跨及2個記憶胞單元之邏輯運算在2個真值表中無法獲得正確值，故而將跨及2個記憶胞單元之邏輯運算設為禁止邏輯。因此，於進行邏輯構成之情形時，必須於各記憶胞單元內部實現邏輯。因此，於本實施形態之真值表資料中，以不產生上述禁止邏輯之方式產生。
1.5 I/O緩衝器
I/O(輸入輸出)緩衝器13A~13D係藉由與時脈及ATD產生時脈中之任一者同步地自記憶胞單元之資料線讀出資料，而提供FF之功能。再者，I/O(輸入輸出)緩衝器13A~13D包含將自記憶胞之位元線輸出之電壓放大之感測放大器。
選擇電路33係根據選擇信號而將SRAM資料輸出(odata)設為SRAM資料輸出及邏輯資料輸出中之任一者。
2.真值表資料之產生方法
應用於使用第1及第2實施形態所說明之可再構成之半導體裝置的真值表資料係藉由執行邏輯構成用之軟體程式之資訊處理裝置而產生。
於圖22中，表示資訊處理裝置之硬體構成之一例。資訊處理裝置210包括處理器211、輸入部212、輸出部213、記憶部214及驅動裝置215。處理器211將輸入至輸入部212之配置．配線用之軟體、用以設計積體電路之C語言描述或硬體描述語言(HDL，Hardware Description Language)等電路描述語言、及藉由執行上述軟體而產生之真值表資料記憶於記憶部214。又，處理器211執行配置．配線用之軟體，對記憶於記憶部214之電路描述進行以下所示之配置．配線之處理，且對輸出部213輸出真值表資料。可對輸出部213連接可再構成之半導體裝置20(於圖22中未表示)，處理器211執行邏輯構成處理，將所產生之真值表資料經由輸出部213而寫入至可再構成之半導體裝置20。輸出部213亦可與外部網路連接。於此情形時，邏輯構成用之軟體程式係經由網路而收發。驅動裝置215例如為讀寫DVD(Digital Versatile Disc，數位多功能光碟)、快閃記憶體等記憶媒體217之裝置。驅動裝置215包含使記憶媒體217旋轉之馬達或於記憶媒體217上讀寫資料之頭等。再者，記憶媒體217可儲存邏輯構成用之程式、或真值表資料。驅動裝置215係自所設置之記憶媒體217讀出程式。處理器211係將由驅動裝置215讀出之程式或真值表資料儲存於記憶部214。
利用藉由真值表資料被半導體裝置20讀入而使真值表資料與硬體資源協同作用之具體之方法，而構築作為邏輯要素及/或連接要素之功能。又，真值表資料亦可謂具有表示真值表之邏輯構造之構造的資料。
以上所說明之實施形態僅作為典型例而列舉，對業者而言明確 該各實施形態之構成要素之組合、變形及變化，只要為業者便可明確：可不脫離本發明之原理及申請專利範圍所記載之發明之範圍而進行上述實施形態之各種變形。尤其於MRLD之邏輯或連接動作中將雙向MLUT設為多向MLUT之動作可作為實施形態之變更而實現。

Claims (19)

  1. 一種系統單晶片元件，其特徵在於具備：處理器，其與時脈同步地執行運算處理；記憶部，其與上述時脈非同步地動作；及位址轉換檢測部，其檢測自上述處理器輸出至上述記憶部之位址之轉換；上述位址轉換檢測部若檢測到上述位址之轉換之情形時，使上述非同步地動作之記憶部之字元線作用(active)；上述記憶部係構成為：記憶用以將由複數條位址線特定出之輸入值之邏輯運算輸出至資料線的真值表資料，而作為邏輯電路動作；及/或，記憶用以將由某位址線特定出之輸入值輸出至與其他記憶部之位址線連接之資料線的真值表資料，而作為連接電路動作；上述記憶部包含第1及第2記憶胞單元；上述第1記憶胞單元連接於向上述記憶部輸入之複數條位址線之一部分；上述第2記憶胞單元連接於向上述記憶部輸入之複數條位址線之另一部分。
  2. 如請求項1之系統單晶片元件，其中上述記憶若部檢測到上述位址之轉換之情形時，根據上述位址產生時脈，上述記憶部係與上述產生之時脈同步地使上述字元線作用。
  3. 如請求項1或2之系統單晶片元件，其中上述記憶部包括閂鎖部，上述位址轉換檢測部若未檢測到上述位址之轉換之情形時，上述記憶部將保持於上述閂鎖部之資料輸出至上述處理器。
  4. 如請求項1或2之系統單晶片元件，其包括複數個上述記憶部，且上述複數個記憶部之各者具備上述位址轉換檢測部。
  5. 如請求項1或2之系統單晶片元件，其中上述記憶部係根據構成資料而構成邏輯電路之可程式化邏輯元件，且包括記憶體用位址線及資料輸出線。
  6. 如請求項1或2之系統單晶片元件，其中上述第1及第2記憶胞單元係記憶真值表資料，且作為連接電路動作，該真值表資料係用以對自第1方向之位址輸入向上述第1方向進行資料輸出，或者對自與上述第1方向相反之第2方向之位址輸入向上述第2方向進行資料輸出。
  7. 如請求項1或2之系統單晶片元件，其中上述第1及第2記憶胞單元記憶真值表資料，而作為連接電路動作，且該真值表資料係用以對於自上述第1方向之位址輸入，向上述第2方向進行資料輸出。
  8. 如請求項1或2之系統單晶片元件，其中將自上述記憶部輸出之複數條資料線分開輸出至其他2個上述記憶部。
  9. 一種可再構成之半導體裝置，其特徵在於：具備相互以位址線或資料線連接之複數個邏輯部；上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1及第2記憶胞單元，其等與時脈信號同步地動作；第1位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第1記憶胞單元；第2位址解碼器，其將位址信號進行解碼，並將解碼信號輸出 至上述第2記憶胞單元；以及位址轉換檢測部，其係當檢測到自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1記憶胞單元係與上述內部時脈信號同步地動作，上述第2記憶胞單元係與上述系統時脈信號同步地動作。
  10. 如請求項9之可再構成之半導體裝置，其構成為，連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線相互連接，並輸出邏輯和；以及於不使用任何一個記憶胞單元之情形時，對該未使用之記憶胞單元全部寫入0。
  11. 如請求項9或10之可再構成之半導體裝置，其進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第3記憶胞單元；以及第4位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第4記憶胞單元；且該可再構成之半導體裝置構成為：上述第3記憶胞單元係與上述內部時脈信號同步地動作，上述第4記憶胞單元係與上述系統時脈信號同步地動作；且上述第1及第2位址解碼器係將自上述複數條位址線之一部分輸入之位址進行解碼；上述第3及第4位址解碼器係將自上述複數條位址線之另一部分輸入之位址進行解碼。
  12. 如請求項9或10之可再構成之半導體裝置，其中上述記憶胞單元係儲存構成配線要素及/或邏輯要素之真值表資料，並作為多查找表(multi look up table)而動作。
  13. 如請求項12之可再構成之半導體裝置，其儲存以不產生跨及上述第1及第3記憶胞單元之邏輯運算作為禁止邏輯之方式構成之真值表資料。
  14. 一種可再構成之半導體裝置之控制方法，其特徵在於：上述半導體裝置具備複數個邏輯部，該等複數個邏輯部相互以位址線或資料線連接；且上述各邏輯部具備：複數條位址線；複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；第2位址解碼器；第1記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；第2記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；以及位址轉換檢測部，其係當檢測到自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第1記憶胞單元；上述第2位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第2記憶胞單元；上述第1記憶胞單元係與上述內部時脈信號同步地動作；上述第2記憶胞單元係與上述系統時脈信號同步地動作。
  15. 如請求項14之可再構成之半導體裝置之控制方法，其係構成 為：連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線係相互連接，並輸出邏輯和；以及於不使用任何一個記憶胞單元之情形時，對該未使用之記憶胞單元全部寫入0。
  16. 如請求項14或15之可再構成之半導體裝置之控制方法，其中該可再構成之半導體裝置進而具備：第3及第4記憶胞單元，其等與時脈信號同步地動作；第3位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第3記憶胞單元；以及第4位址解碼器，其將位址信號進行解碼，並將解碼信號輸出至上述第4記憶胞單元；且上述第3記憶胞單元係與上述內部時脈信號同步地動作，上述第4記憶胞單元係與上述系統時脈信號同步地動作；且上述第1及第2位址解碼器係將自上述複數條位址線之一部分輸入之位址進行解碼；上述第3及第4位址解碼器係將自上述複數條位址線之另一部分輸入之位址進行解碼。
  17. 如請求項14或15之可再構成之半導體裝置之控制方法，其中上述記憶胞單元儲存構成配線要素及/或邏輯要素之真值表資料，並作為多查找表而動作。
  18. 一種程式，其用以控制可再構成之半導體裝置，其特徵在於：上述半導體裝置具備複數個邏輯部，該等複數個邏輯部相互以位址線或資料線連接；且上述各邏輯部具備：複數條位址線； 複數條資料線；時脈信號線，其接收系統時脈信號；第1位址解碼器；第2位址解碼器；第1記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；第2記憶胞單元，其包括複數個記憶胞，且與時脈信號同步地動作；以及位址轉換檢測部，其係當檢測到自上述複數條位址線輸入之位址信號之轉換時，產生內部時脈信號，並將上述內部時脈信號輸出至上述第1記憶胞單元；且上述第1位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第1記憶胞單元；上述第2位址解碼器係將上述位址信號進行解碼，並將解碼信號輸出至上述第2記憶胞單元；上述第1記憶胞單元係與上述內部時脈信號同步地動作，上述第2記憶胞單元係與上述系統時脈信號同步地動作；連接於上述第1記憶胞單元之資料線與連接於上述第2記憶胞單元之資料線係相互連接，並輸出邏輯和；上述第1及第2記憶胞單元分別記憶由真值表資料構成之程式，並構成作為邏輯要素及/或連接要素；且該程式使上述第1或第2記憶胞單元執行如下處理：將記憶於由在一邊連接之上述位址線特定出之記憶胞之值的邏輯運算輸出至在與上述一邊相反之側連接之資料線，並作為邏輯電路而動作；於不使用任何一個記憶胞單元之情形時，以對該未使用之記 憶胞單元全部輸出0之方式動作。
  19. 一種記憶媒體，其儲存如請求項18之程式。
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