TWI616986B

TWI616986B - 半導體結構及其製造方法

Info

Publication number: TWI616986B
Application number: TW106105147A
Authority: TW
Inventors: 陳晟弘; 廖廷豐
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-02-16
Filing date: 2017-02-16
Publication date: 2018-03-01
Also published as: TW201832321A

Abstract

一種半導體結構包括一基板和複數個次陣列結構，次陣列結構設置在基板上並藉由複數個溝槽彼此分離。此種半導體結構包括複數個記憶胞構成的一三維陣列。該些記憶胞包括複數個記憶胞群，分別設置在次陣列結構中。此種半導體結構更包括複數個支撐柱和複數個導電柱，設置在溝槽中。每一溝槽中的支撐柱和導電柱在溝槽的一延伸方向上交替配置。此種半導體結構更包括複數個導電線，設置在溝槽中，並位在支撐柱和導電柱上。每一導電線連接位在其下方的導電柱。

Description

半導體結構及其製造方法

本揭露是關於一種半導體結構及其製造方法。本揭露特別是關於一種包括記憶胞的半導體結構及其製造方法。

為了減少體積、降低重量、增加功率密度和改善可攜帶性等等理由，發展出了三維的(3-D)半導體結構。此外，半導體裝置中的元件和空間持續地被縮減。這可能導致一些問題。例如，在3-D記憶裝置的製程中，可能為了記憶胞和/或其他元件的建造而形成具有高深寬比的堆疊。這樣的堆疊可能會因其高深寬比而彎曲或倒塌。因此，仍希望對於半導體結構及其製造方法有各種不同的改善。

本揭露是關於半導體結構及其製造方法，特別是關於包括記憶胞的半導體結構及其製造方法。

根據一些實施例，一種半導體結構包括一基板和複數個次陣列結構，次陣列結構設置在基板上並藉由複數個溝槽彼此分離。此種半導體結構包括複數個記憶胞構成的一三維陣列。該些記憶胞包括複數個記憶胞群，分別設置在次陣列結構中。此種半導體結構更包括複數個支撐柱和複數個導電柱，設置在溝槽中。該些溝槽的每一者中的支撐柱和導電柱在溝槽的一延伸方向上交替配置。此種半導體結構更包括複數個導電線，設置在溝槽中，並位在支撐柱和導電柱上。該些導電線的每一者連接位在其下方的導電柱。

根據一些實施例，一種半導體結構的製造方法包括下列步驟。首先，提供一起始結構。起始結構包括一基板和形成在基板上的一初步陣列結構。初步陣列結構包括一堆疊和穿過堆疊的複數個主動結構。該些主動結構的每一者包括一通道層和形成在通道層和堆疊之間的一記憶層。在配置成用於將初步陣列結構分離成複數個次陣列結構之複數個溝槽的複數個預定溝槽位置形成複數個支撐柱。該些預定溝槽位置的每一者中的支撐柱彼此分離。接著，在預定溝槽位置形成複數個導電柱，使得該些預定溝槽位置的每一者中的導電柱和支撐柱在預定溝槽位置的一延伸方向上交替配置。在支撐柱和導電柱上形成複數個導電線。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

102‧‧‧基板

104‧‧‧埋層

108‧‧‧堆疊

110‧‧‧導電層

112‧‧‧高介電常數介電層

114‧‧‧導電芯層

116‧‧‧絕緣層

118‧‧‧硬遮罩層

120‧‧‧主動結構

122‧‧‧通道層

124‧‧‧記憶層

126‧‧‧絕緣材料

128‧‧‧導電接墊

130‧‧‧記憶胞

132‧‧‧層間介電層

140‧‧‧次陣列結構

150‧‧‧溝槽

152‧‧‧支撐柱

153‧‧‧導電柱

154‧‧‧導電中央部分

156‧‧‧絕緣襯層

158‧‧‧導電線

208‧‧‧堆疊

210‧‧‧犧牲層

212‧‧‧高介電常數介電層

216‧‧‧絕緣層

218‧‧‧硬遮罩層

232‧‧‧層間介電層

250‧‧‧預定溝槽位置

252‧‧‧支撐柱

253‧‧‧導電柱

254‧‧‧導電中央部分

256‧‧‧絕緣襯層

272‧‧‧第一開口

274‧‧‧光阻層

276‧‧‧孔洞

278‧‧‧第二開口

第1A~1C圖繪示根據實施例的一種半導體結構。

第2A~13C圖繪示根據實施例的一種半導體結構的製造方法。

以下將配合所附圖式對於各種不同的實施例進行更詳細的說明。所附圖式只用於描述和解釋目的，而不用於限制目的。為了清楚起見，元件可能並未依照實際比例繪示。此外，可能從圖式中省略一些元件和/或元件符號。可以預期的是，一實施例中的元件和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。

根據實施例的一種半導體結構包括一基板和複數個次陣列結構，次陣列結構設置在基板上並藉由複數個溝槽彼此分離。此種半導體結構包括複數個記憶胞構成的一三維陣列。該些記憶胞包括複數個記憶胞群，分別設置在次陣列結構中。此種半導體結構更包括複數個支撐柱和複數個導電柱，設置在溝槽中。每一溝槽中的支撐柱和導電柱在溝槽的一延伸方向上交替配置。此種半導體結構更包括複數個導電線，設置在溝槽中，並位在支撐柱和導電柱上。每一導電線連接位在其下方的導電柱，且沿延伸方向延伸。

請參照第1A~1C圖，其示出這樣的一半導體結構。在所附圖式中，為了便於理解，半導體結構被繪示成3-D垂直通道反及(NAND)記憶結構。

所述半導體結構包括一基板102。基板102可包括形成在其中和/或其上的結構和元件等等。例如，基板102可包括設置在其上的一埋層104。

所述半導體結構包括複數個次陣列結構140，設置在基板102上。該些次陣列結構140藉由複數個溝槽150彼此分離。根據一些實施例，每一次陣列結構140可包括一堆疊108和穿過堆疊108的一或多個主動結構。雖然第1A~1C圖繪示每一記憶胞群包括二列的主動結構120的例子，實施例並不受限於此。堆疊108包括交替堆疊的複數個導電層110和複數個絕緣層116。在一些實施例中，每一導電層110包括二個高介電常數介電層112和設置在其間的一導電芯層114，如第1B圖所示。在這樣的例子中，導電芯層114可由一金屬材料形成。二個高介電常數介電層112可彼此連接。在一些其他的實施例中，每一導電層110可由單一層構成。在這樣的例子中，導電芯層114可由摻雜多晶矽形成。在一些實施例中，堆疊108更包括一硬遮罩層118，設置在導電層110和絕緣層116上。根據一些實施例，每一主動結構120可形成為柱狀型態。在這樣的例子中，每一主動結構120可包括一通道層122和設置在通道層122和堆疊108之間的一記憶層124。在一些實施例中，每一主動結構120更包括一絕緣材料126，填充到由通道層122所形成的空間。在一些實施例中，每一次陣列結構140更包括一或多個導電接墊128，分別耦接到一或多個主動結構120。在一些實施例中，每一次陣列結構140更包括一層間介電層132，設置在堆疊108上。根據一些實施例，次陣列結構140可具有高深寬比。

所述半導體結構包括複數個支撐柱152和複數個導電柱153，設置在溝槽150中。每一溝槽150中的支撐柱152和導電柱153在溝槽150的一延伸方向(圖式中的X方向)上交替配置。根據一些實施例，支撐柱152可由一絕緣材料形成，例如由一氧化物材料形成。根據一些實施例，每一導電柱153可包括一導電中央部分154和環繞導電中央部分154的一絕緣襯層156。所述半導體結構更包括複數個導電線158，設置在溝槽150中，並位在支撐柱152和導電柱153上。每一導電線158連接位在其下方的導電柱153。在一些實施例中，導電線158和導電柱153是由相同的材料形成。

所述半導體結構包括複數個記憶胞130構成的一三維陣列。該些記憶胞130包括複數個記憶胞群(圖式中未加以指示)，分別設置在次陣列結構140中。更具體地說，設置在次陣列結構140的每一者中的記憶胞群的記憶胞130，能夠藉由堆疊108的導電層110和所述一或多個主動結構120之間的交點來定義。根據一些實施例，次陣列結構140的堆疊108的導電層110可配置成用於字元線，次陣列結構140的導電接墊128可配置成用於位元線，導電柱153和導電線158可配置成用於共同源極線。

現在說明根據實施例的一種半導體結構的製造方法。其包括下列步驟。首先，提供一起始結構。起始結構包括一基板和形成在基板上的一初步陣列結構。初步陣列結構包括一堆疊和穿過堆疊的複數個主動結構。每一主動結構包括一通道層和形成在通道層和堆疊之間的一記憶層。在配置成用於將初步陣列結構分離成複數個次陣列結構之複數個溝槽的複數個預定溝槽位置形成複數個支撐柱。每一預定溝槽位置中的支撐柱彼此分離。接著，在預定溝槽位置形成複數個導電柱，使得每一預定溝槽位置中的導電柱和支撐柱在預定溝槽位置的一延伸方向上交替配置。在支撐柱和導電柱上形成複數個導電線。

請參照第2A~13C圖，其示出這樣的一方法。為了便於理解，該方法被繪示成採用使用犧牲層的製程來形成如第1A~1C圖所示的半導體結構，其中所述犧牲層將在後續步驟中被導電層取代。以「B」和「C」所指示的圖式分別為取自於由「A」所指示的圖式中的B-B線和C-C線的剖面圖。

如第2A~2B圖所示，提供一基板102基板102可包括形成在其中和/或其上的結構和元件等等。例如，基板102可包括設置在其上的一埋層104，如第2B圖所示。埋層104可由氧化物形成。在基板102上形成一堆疊208。堆疊208包括交替堆疊的複數個犧牲層210和複數個絕緣層216。犧牲層210可由氮化矽(SiN)形成。絕緣層216可由氧化物形成。在一些實施例中，如第2A~2B圖所示，堆疊208更包括一硬遮罩層218，形成在犧牲層210和絕緣層216上，其用於補償膜應力和避免堆疊倒塌或彎曲。

如第3A~3B圖所示，形成穿過堆疊208的複數個主動結構120。更具體地說，在一些實施例中，可形成穿過堆疊208的複數個孔洞。可對應地在孔洞的側壁上形成複數個記憶層124。記憶層可具有多層結構，例如ONO(氧化物/氮化物/氧化物)或ONONO(氧化物/氮化物/氧化物/氮化物/氧化物)等等。可對應地在記憶層124上形成複數個通道層122。通道層122也可形成在孔洞的底部上。通道層122可由多晶矽形成。可將一絕緣材料126填充到孔洞的剩餘空間中。在一些實施例中，在孔洞中的絕緣材料126上形成複數個導電接墊128。它們分別耦接到對應的主動結構120，特別是主動結構120的通道層122。接著，可在堆疊208和主動結構120上形成一層間介電層232。

如此一來，便形成所述「起始結構」。該起始結構包括一基板102和形成在基板102上的一初步陣列結構，其中初步陣列結構將在後續步驟中分離的包括複數個次陣列結構140。初步陣列結構包括一堆疊208和穿過堆疊208的複數個主動結構120。每一主動結構120包括一通道層122和形成在通道層122和堆疊208之間的一記憶層124。在一些實施例中，初步陣列結構更包括複數個導電接墊128，分別耦接到主動結構120。一些實施例中，初步陣列結構更包括一層間介電層232，形成在堆疊208上。

如第4A~4B圖所示，在配置成用於將初步陣列結構分離成次陣列結構140之複數個溝槽150的複數個預定溝槽位置250形成複數個第一開口272。如第5A~5B圖所示，將一第一絕緣材料填充到第一開口272中。如果需要的話，可進行一平坦化製程，例如一化學機械平坦化(chemical-mechanical planarization,CMP)製程。第一絕緣材料是和用在犧牲層210之材料不同的材料。例如，第一絕緣材料可以是一氧化物材料，例如是由電漿輔助製程形成的一氧化物材料。如此一來，複數個支撐柱252便形成在預定溝槽位置250，其中每一預定溝槽位置250中的支撐柱252彼此分離。

在形成支撐柱252之後，如第6A~6C圖所示，在第5A~5B圖的結構上形成一光阻層274。光阻層274包括複數個孔洞276，對應到用於在預定溝槽位置250的剩餘部分形成複數個導電柱253(第12A~12C圖)的複數個第二開口278的形成。在一些實施例中，孔洞276暴露出部分的支撐柱252，以確保初步陣列結構在預定溝槽位置250中的部分將被完全移除。接著，如第7A~7C圖所示，使用光阻層274，在預定溝槽位置250於支撐柱252之間形成所述複數個第二開口278，例如是藉由一蝕刻製程。

在為了形成導電柱253而將一第一導電材料填充到第二開口278中之前，可使用第二開口278進行一以複數個導電層110取代所述犧牲層210的製程。如第8A~8C圖所示，經由第二開口278第二開口移除犧牲層210，例如是藉由使用熱磷酸(HF)的一蝕刻製程。如第9A~9C圖所示，在絕緣層116的上側和下側形成複數個高介電常數介電層212。例如，可在第8A~8C 圖的結構上以共形的方式形成一高介電常數介電材料，如第9A~9C圖所示。該高介電常數介電材料可為氧化鋁(Al₂O₃)等等。接著，如第10A~10C圖所示，將一第二導電材料填充到移除犧牲層210所產生的空間的剩餘部分中。第二導電材料可以是鎢(W)。如此一來，便形成如第1A~1C圖所示的堆疊108。此外，並移除該高介電常數介電材料不需要的部分。

如第11A~11C圖所示，可在第二開口278中使用一第二絕緣材料對應地形成複數個絕緣襯層256。第二絕緣材料可以和用於形成支撐柱252的第一絕緣材料相同或不同。例如，第二絕緣材料可以是一氧化物材料。如第12A~12C圖所示，將一第一導電材料填充到第二開口278中。如此一來，便形成導電柱253的導電中央部分254，其藉由絕緣襯層256和導電層110隔絕。第一導電材料可以是鎢(W)。從而，分別包括一絕緣襯層256和一導電中央部分254的導電柱253形成在預定溝槽位置250，使得每一預定溝槽位置250中的導電柱253和支撐柱252在預定溝槽位置250的一延伸方向(圖式中的X方向)上交替配置。在一些實施例中，第一導電材料也用於在後續步驟形成複數個導電線158。

如第13A~13C圖所示，在支撐柱(252)和導電柱(253)上形成複數個導電線158，例如是使用鎢(W)。在一些實施例中，在支撐柱252的頂部部分形成複數個導電連接層。因此，這些導電連接層和藉此連接的導電柱253的頂部部分構成導電線 158。支撐柱252和導電柱253的剩餘部分即是如第1A~1C圖所示的支撐柱152和導電柱153。在一些其他的實施例中，能夠直接在支撐柱252和導電柱253上沉積複數個導電線158。

之後，可進行其他典型用於製造半導體結構的製程，像是後段(BEOL)製程。例如，在BEOL製程中，使用導電層110定義字元線，使用導電接墊128定義位元線，使用導電柱153和導電線158定義共同源極線，並藉由字元線和通道層122之間的交點來定義記憶胞130。

在上述的方法中，由於形成支撐柱，且並未在製程中直接形成長溝槽，因此能夠提供機械性支撐給具有高深寬比的堆疊，從而能夠避免該些堆疊的傾斜。再者，還能夠避免由堆疊的傾斜所導致之在BEOL製程中形成的接觸件的位置偏差(dislocation)。雖然前述的例子是敘述使用3-D垂直通道NAND記憶結構和採用使用犧牲層的方法，實施例並不受限於此。在這裡敘述的概念，能夠應用到其他其中會形成具有高深寬比之堆疊的半導體結構的製造方法及藉由該些方法所製造出的半導體結構。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一基板；複數個次陣列結構，設置在該基板上，並藉由複數個溝槽彼此分離；複數個記憶胞構成的一三維陣列，其中該些記憶胞包括複數個記憶胞群，分別設置在該些次陣列結構中；複數個支撐柱和複數個導電柱，設置在該些溝槽中，其中該些溝槽的每一者中的該些支撐柱和該些導電柱在該些溝槽的一延伸方向上交替配置；以及複數個導電線，設置在該些溝槽中，且沿該延伸方向延伸，並位在該些支撐柱和該些導電柱上，其中該些導電線的每一者連接位在其下方的該些導電柱。
如申請專利範圍第1項所述之半導體結構，其中該些支撐柱是由一氧化物材料形成。
如申請專利範圍第1項所述之半導體結構，其中該些導電柱的每一者包括一導電中央部分和環繞該導電中央部分的一絕緣襯層。
如申請專利範圍第1項所述之半導體結構，其中該些次陣列結構的每一者包括：一堆疊，包括交替堆疊的複數個導電層和複數個絕緣層；以及一或多個主動結構，穿過該堆疊，該一或多個主動結構的每一者包括：一通道層；及一記憶層，設置在該通道層和該堆疊之間；其中設置在該些次陣列結構的每一者中的該記憶胞群的該些記憶胞，是藉由該堆疊的該些導電層和該一或多個主動結構之間的交點來定義。
如申請專利範圍第4項所述之半導體結構，其中該些導電層的每一者包括二個高介電常數介電層和設置在其間的一導電芯層。
如申請專利範圍第4項所述之半導體結構，其中該些次陣列結構的每一者更包括：一或多個導電接墊，分別耦接到該一或多個主動結構；其中該些次陣列結構的該些堆疊的該些導電層是配置成用於字元線，該些次陣列結構的該些導電接墊是配置成用於位元線，該些導電柱和該些導電線是配置成用於共同源極線。
一種半導體結構的製造方法，包括：提供一起始結構，其中該起始結構包括一基板和形成在該基板上的一初步陣列結構，該初步陣列結構包括一堆疊和穿過該堆疊的複數個主動結構，該些主動結構的每一者包括一通道層和形成在該通道層和該堆疊之間的一記憶層；在配置成用於將該初步陣列結構分離成複數個次陣列結構之複數個溝槽的複數個預定溝槽位置形成複數個支撐柱，其中該些預定溝槽位置的每一者中的該些支撐柱彼此分離；在該些預定溝槽位置形成複數個導電柱，使得該些預定溝槽位置的每一者中的該些導電柱和該些支撐柱在該些預定溝槽位置的一延伸方向上交替配置；以及在該些支撐柱和該些導電柱上形成複數個導電線，該些導電線沿該延伸方向延伸。
如申請專利範圍第7項所述之製造方法，其中形成該些支撐柱的步驟包括：在該些預定溝槽位置形成複數個第一開口；以及將一第一絕緣材料填充到該些第一開口中；且其中形成該些導電柱的步驟包括：在形成該些支撐柱之後，在該些預定溝槽位置於該些支撐柱之間形成複數個第二開口；在該些第二開口中使用一第二絕緣材料對應地形成複數個絕緣襯層；以及將一第一導電材料填充到該些第二開口中。
如申請專利範圍第8項所述之製造方法，其中該堆疊包括交替堆疊的複數個犧牲層和複數個絕緣層，該製造方法更包括：以複數個導電層取代該些犧牲層，包括：經由該些第二開口移除該些犧牲層；在該些絕緣層的上側和下側形成複數個高介電常數介電層；以及將一第二導電材料填充到移除該些犧牲層所產生的空間的剩餘部分中。
如申請專利範圍第9項所述之製造方法，其中該初步陣列結構更包括：複數個導電接墊，分別耦接到該些主動結構；其中該些導電層是配置成用於字元線，該些導電接墊是配置成用於位元線，該些導電柱和該些導電線是配置成用於共同源極線。