TWI612664B

TWI612664B - 半導體元件

Info

Publication number: TWI612664B
Application number: TW104116763A
Authority: TW
Inventors: 陳永初; 陳信良
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-05-26
Filing date: 2015-05-26
Publication date: 2018-01-21
Also published as: TW201642464A

Abstract

一種半導體元件，包括：閘極結構、具有第一導電型的第一摻雜區、具有第二導電型的多個第二摻雜區、具有第一導電型的第三摻雜區以及具有第二導電型的多個第四摻雜區。閘極結構位於基底上。第一摻雜區位於閘極結構的第一側的基底中。第二摻雜區位於第一摻雜區中。各第二摻雜區彼此分離。第三摻雜區位於閘極結構的第二側的基底中。第四摻雜區位於第三摻雜區中。各第四摻雜區彼此分離。第二摻雜區與第四摻雜區交錯設置。

Description

半導體元件

本發明是有關於一種半導體元件，且特別是有關於一種具備靜電放電（ElectroStatic Discharge，ESD）保護能力的半導體元件。

靜電放電（ESD）是電荷在非導體或未接地的導體上累積後，經由放電路徑，在短時間內快速移動放電的現象。靜電放電會造成積體電路中的電路之損害。例如，人體、封裝積體電路的機器或測試積體電路的儀器都是常見的帶電體，當上述帶電體與晶片接觸時，即有可能向晶片放電。靜電放電的瞬間功率可能造成晶片中的積體電路損壞或失效。

因為和現有的CMOS製程相容，延伸汲極金氧半電晶體（Extended Drain MOSFET，EDMOSFET）、橫向雙擴散金氧半電晶體（Lateral double-diffused MOSFET，LDMOSFET）以及減少表面電場（Reduced Surface Field，RESURF）被廣泛地應用在功率半導體元件（Power Semiconductor Device）中。在功率半導體元件領域中，具有低導通狀態電阻（On-State Resistance）的MOS常被用來當作開關。然而，電流僅流經在低導通狀態電阻的MOS表面，其使得ESD放電路徑受到限制。此外，具有高崩潰電壓（Breakdown Voltage，BV）的MOS也具有較高的觸發電壓（Trigger Voltage），其導致MOS損害的風險增高。在功率半導體元件領域中，上述兩者考量在改善靜電放電保護的效能上是個極大的挑戰。

本發明提供一種具備靜電放電保護能力的半導體元件，其可降低導通狀態電阻，且提升靜電放電保護的效能。

本發明提供一種半導體元件，包括：閘極結構、具有第一導電型的第一摻雜區、具有第二導電型的多個第二摻雜區、具有第一導電型的第三摻雜區以及具有第二導電型的多個第四摻雜區。閘極結構位於基底上。第一摻雜區位於閘極結構的第一側的基底中。第二摻雜區位於第一摻雜區中。各第二摻雜區彼此分離。第三摻雜區位於閘極結構的第二側的基底中。第四摻雜區位於第三摻雜區中。各第四摻雜區彼此分離。第二摻雜區與第四摻雜區交錯設置。

在本發明的一實施例中，上述閘極結構包括第一部分以及第二部分。第一部分靠近第一摻雜區。第一部分具有第一閘介電層位於基底上。第二部分靠近第三摻雜區。第二部分具有第二閘介電層位於基底上。導體層覆蓋第一閘介電層與第二閘介電層。第二閘介電層的厚度大於第一閘介電層的厚度。

在本發明的一實施例中，上述半導體元件更包括具有第一導電型的第一井區位於基底中。第三摻雜區與第四摻雜區位於第一井區中。

在本發明的一實施例中，上述半導體元件更包括具有第二導電型的第二井區位於基底中。第一摻雜區與第二摻雜區位於第二井區中。第二井區與第一井區不相互接觸。

在本發明的一實施例中，上述半導體元件更包括具有第一導電型的第五摻雜區位於基底中。第三摻雜區與第四摻雜區位於第五摻雜區中。第五摻雜區更延伸至閘極結構的下方。

在本發明的一實施例中，上述半導體元件更包括具有第二導電型的第二井區位於基底中。第五摻雜區位於第二井區中。

在本發明的一實施例中，上述半導體元件更包括具有第二導電型的場區位於基底中。第一摻雜區與第二摻雜區位於場區中。場區與第五摻雜區相互接觸。

在本發明的一實施例中，上述半導體元件更包括具有第二導電型的第二井區位於基底中。場區位於第二井區中。

本發明提供另一種半導體元件，包括：多個汲極區、多個源極區以及閘極結構。汲極區位於基底中。源極區位於基底中。汲極區與源極區呈棋盤式間隔地配置。閘極結構位於汲極區與源極區之間的基底上，以圍繞汲極區與源極區。閘極結構包括多個第一部分以及多個第二部分。各第一部分靠近對應的源極區，且具有第一閘介電層位於基底上。各第二部分靠近對應的汲極區，且具有第二閘介電層位於基底上。導體層覆蓋第一閘介電層與第二閘介電層。第二閘介電層的厚度大於第一閘介電層的厚度。

在本發明的一實施例中，上述各源極區包括具有第一導電型的第一摻雜區以及具有第二導電型的多個第二摻雜區。第一摻雜區位於基底中。第二摻雜區位於第一摻雜區中。第一摻雜區圍繞第二摻雜區。上述各汲極區包括具有第一導電型的第三摻雜區以及具有第二導電型的多個第四摻雜區。第三摻雜區位於基底中。第四摻雜區位於第三摻雜區中。第三摻雜區圍繞第四摻雜區。

基於上述，本發明可藉由厚度較薄的第二閘介電層來降低元件的導通狀態電阻。另外，由於第二摻雜區與第四摻雜區交錯設置，因此，本發明可並聯第二摻雜區、第一摻雜區、基底、第三摻雜區、第四摻雜區，以形成BJT結構（即P/N/P與N/P/N結構），進而提升本實施例之半導體元件的二次崩潰電流。因此，本發明不僅可降低功率半導體元件的導通狀態電阻，還可以提升本實施例之半導體元件的靜電放電保護的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。P型摻雜例如是硼；N型摻雜例如是磷或是砷。在本實施例中，是以第一導電型為N型，第二導電型為P型為例來說明，但本發明並不以此為限。另外，相同或相似的元件符號代表相同或相似的元件。

圖1是依照本發明之一實施例所繪示之半導體元件的上視示意圖。圖2A與圖2B分別是依照本發明之第一實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。

首先，請參照圖1，以上視圖來說，本發明提供一種半導體元件1，包括：基底100、兩閘極結構102a、102b、兩源極區104a、104b以及汲極區106。兩閘極結構102a、102b位於基底100上。汲極區106位於兩閘極結構102a、102b之間的基底100中。源極區104a位於閘極結構102a的第一側S1的基底100中；而源極區104b則位於閘極結構102b的第二側S4的基底100中。基底100可例如是具有第一導電型的半導體基底，例如P型基底。半導體基底的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底100也可以是非摻雜磊晶（Non-EPI）層、摻雜磊晶層、覆矽絕緣（SOI）基底或其組合。

以本發明之第一實施例的半導體元件10為例來詳細說明，請同時參照圖1、圖2A以及圖2B，閘極結構102a包括：第一部分P_1a 以及第二部分P_2a 。第一部分P_1a 靠近源極區104a，且具有第一閘介電層108a位於基底100上。第二部分P_2a 靠近汲極區106，且具有第二閘介電層110a位於基底100上。導體層112a覆蓋第一閘介電層108a與第二閘介電層110a。第二閘介電層110a的厚度大於第一閘介電層108a的厚度。在一實施例中，第一閘介電層108a的厚度可介於5 nm至30 nm之間。第二閘介電層110a的厚度可介於10 nm至100 nm之間。導體層112a的厚度可介於80 nm至500 nm之間。第一閘介電層108a、第二閘介電層110a的材料可例如是氧化矽、氮化矽或是介電常數大於4的高介電常數材料，其形成方法例如是熱氧化法或是化學氣相沉積法。導體層112a的材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法例如是化學氣相沈積法。

同樣地，另一個閘極結構102b包括：第一部分P_1b 以及第二部分P_2b 。第一部分P_1b 靠近源極區104b，且具有第一閘介電層108b位於基底100上。第二部分P_2b 靠近汲極區106，且具有第二閘介電層110b位於基底100上。導體層112b覆蓋第一閘介電層108b與第二閘介電層110b。第二閘介電層110b的厚度大於第一閘介電層108b的厚度。由於第一閘介電層108b、第二閘介電層110b以及導體層112b的厚度、材料以及形成方法同上述第一閘介電層108a、第二閘介電層110a以及導體層112a，於此便不再贅述。另外，第一實施例的半導體元件10更包括介電層110c配置於第三摻雜區118的基底100上，其覆蓋第三摻雜區118的表面，以避免後續摻雜製程、沉積製程以及微影蝕刻製程對基底100表面的損害。但在後續形成接觸窗的製程中，第三摻雜區118上的介電層110c將會被移除，以電性連接第三摻雜區118與接觸窗（未繪示）。

值得注意的是，相較於習知的場氧化層（FOX）的厚度（即200 nm至700 nm），第二閘介電層110a、110b的厚度較薄，所以在形成第二閘介電層110a、110b時不會耗費過多的基底100材料，使得第二閘介電層110a、110b與基底100之間的界面較為平坦。如此一來，相較於習知技術，本實施例之半導體元件所產生的電流在流經第二閘介電層110a、110b下方的第五摻雜區122（如圖2A所示）時的路徑較短，進而降低其導通狀態電阻。在一實施例中，相較於習知技術，第一實施例的半導體元件10的導通狀態電阻可降低20%至40%。

請同時參照圖1、圖2A以及圖2B，源極區104a包括：具有第一導電型的第一摻雜區114a以及具有第二導電型的多個第二摻雜區116a。第一摻雜區114a位於基底100中。第二摻雜區116a位於第一摻雜區114a中。各第二摻雜區116a彼此分離，且第一摻雜區114a圍繞各第二摻雜區116a的周圍。同樣地，另一個源極區104b包括：具有第一導電型的第一摻雜區114b以及具有第二導電型的多個第二摻雜區116b。第一摻雜區114b位於基底100中。第二摻雜區116b位於第一摻雜區114b中。各第二摻雜區116b彼此分離，且第一摻雜區114b圍繞各第二摻雜區116b的周圍。在一實施例中，第一摻雜區114a、114b所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是1´10¹⁷ /cm³ 至8´10²⁰ /cm³ 。第二摻雜區116a、116b所植入的摻質可例如是硼，摻雜的濃度可例如是1´10¹⁷ /cm³ 至8´10²⁰ /cm³ 。

汲極區106包括：具有第一導電型的第三摻雜區118以及具有第二導電型的多個第四摻雜區120。第三摻雜區118位於基底100中。第四摻雜區120位於第三摻雜區118中。各第四摻雜區120彼此分離。第二摻雜區116a、116b與第四摻雜區120彼此交錯設置。換言之，如圖1所示，在同一A-A’線方向（或B-B’線方向）上，第二摻雜區116a、116b與第四摻雜區120並不會出現在同一剖面上。由於第二摻雜區116a、116b與第四摻雜區120彼此交錯設置，所以，第二摻雜區116a/第一摻雜區114a/基底100/第三摻雜區118/第四摻雜區120所構成的P/N/P/N/P接面的距離較長，進而提升本實施例之半導體元件的二次崩潰電流（It₂ ）。所謂二次崩潰電流代表半導體元件到達p/n接面所能承受的最大電流值，在過了此點後，半導體元件就會出現永久性的破壞而具有相當大的漏電電流，無法回復原本元件的特性。因此，提升本實施例之半導體元件的二次崩潰電流也就是提升本實施例之半導體元件的靜電放電保護的效能。在一實施例中，第三摻雜區118所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是1´10¹⁷ /cm³ 至8´10²⁰ /cm³ 。第四摻雜區120所植入的摻質可例如是硼，摻雜的濃度可例如是1´10¹⁷ /cm³ 至8´10²⁰ /cm³ 。

另外，請同時參照圖2A以及圖2B，第一實施例的半導體元件10更包括：具有第一導電型的第五摻雜區122、具有第二導電型的第二井區124、具有第二導電型的場區126、具有第一導電型的深井區128以及具有第一導電型的第六摻雜區130。

第五摻雜區122位於基底100中。第三摻雜區118與第四摻雜區120位於第五摻雜區122中，且第五摻雜區122更延伸至閘極結構102a、102b的下方。在一實施例中，第五摻雜區122所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是1´10¹⁵ /cm³ 至5´10¹⁸ /cm³ 。由於第五摻雜區122的摻雜深度較淺，且其摻雜濃度較高，因此，其可降低元件的導通狀態電阻。

場區126位於基底100中。第一摻雜區114a、114b與第二摻雜區116a、116b皆位於場區126中，且場區126與第五摻雜區122相互接觸。第二井區124位於基底100中。第五摻雜區122以及場區126皆位於第二井區124中。第二井區124自場區126的下方延伸至第五摻雜區122的下方。第二井區124位於深井區128中。在一實施例中，第二井區124所植入的摻質可例如是硼，摻雜的濃度可例如是2´10¹⁴ /cm³ 至1´10¹⁷ /cm³ 。場區126所植入的摻質可例如是硼，摻雜的濃度可例如是1´10¹⁶ /cm³ 至5´10¹⁸ /cm³ 。本實施例可藉由場區126的濃度來調整元件通道的特性，藉此降低觸發電壓（Trigger Voltage），以提升元件之靜電放電保護的效能。

深井區128位於基底100中。第六摻雜區130a位於第一摻雜區104a的一側的基底100中，且延伸至閘極結構102a的下方。同樣地，第六摻雜區130b位於第一摻雜區104b的一側的基底100中，且延伸至閘極結構102b的下方。在一實施例中，深井區128所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是5´10¹³ /cm³ 至8´10¹⁶ /cm³ 。第六摻雜區130a、130b所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是1´10¹⁵ /cm³ 至5´10¹⁷ /cm³ 。

此外，第一實施例的半導體元件10更包括兩隔離結構200配置於兩源極區104a、104b兩側的基底100中，藉此電性隔離其他元件。隔離結構200的材料可例如是摻雜或未摻雜的氧化矽、低應力氮化矽、氮氧化矽或其組合，其形成的方法可例如是局部區域熱氧化法（LOCOS）或是淺溝渠隔離法（STI）。

綜上所述，本發明可藉由厚度較薄的第二閘介電層來降低元件的導通狀態電阻。另外，由於第二摻雜區與第四摻雜區交錯設置，因此，本發明可並聯第二摻雜區、第一摻雜區、基底、第三摻雜區、第四摻雜區，以形成BJT結構（即P/N/P與N/P/N結構），進而提升本實施例之半導體元件的二次崩潰電流。因此，本發明不僅可降低功率半導體元件的導通狀態電阻，還可以提升本實施例之半導體元件的靜電放電保護的效能。

圖3A與圖3B分別是依照本發明之第二實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。

請參照圖3A與圖3B，本發明之第一實施例之半導體元件10與第二實施例之半導體元件20相似，兩者不同之處在於：第二實施例之半導體元件20沒有位於第二井區124中的場區126。

圖4A與圖4B分別是依照本發明之第三實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。

請參照圖4A與圖4B，本發明之第二實施例之半導體元件20與第三實施例之半導體元件30相似。兩者不同之處在於：第三實施例之半導體元件30以具有第一導電型的第一井區222取代半導體元件20之第五摻雜區122；且以具有第二導電型的第二井區224a、224b取代半導體元件20之第二井區124。第一井區222位於深井區128中。第三摻雜區118與第四摻雜區120位於第一井區222中。第二井區224a、224b皆位於深井區128中。第一摻雜區114a與第二摻雜區116a位於第二井區224a中，且第一摻雜區114b與第二摻雜區116b位於第二井區224b中。第一井區222與第二井區224a、224b皆不相互接觸。第一井區222與第二井區224a之間具有距離D1；而第一井區222與第二井區224b之間具有距離D2。第三實施例之半導體元件30可藉由調整距離D1、D2來調整半導體元件30的崩潰電壓。另一方面，第三實施例之半導體元件30亦可藉由調整第一井區222的摻雜濃度與摻雜深度來控制半導體元件30的靜電放電保護的效能。在一實施例中，第一井區222所植入的摻質可例如是磷或是砷，摻雜的濃度可例如是2´10¹⁴ /cm³ 至5´10¹⁷ /cm³ ，摻雜的深度可介於1000 nm至4000 nm之間。第二井區224a、224b所植入的摻質可例如是硼，摻雜的濃度可例如是2´10¹⁴ /cm³ 至1´10¹⁷ /cm³ 。

圖5A與圖5B分別是依照本發明之第四實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。

請參照圖5A與圖5B，本發明之第一實施例之半導體元件10與第四實施例之半導體元件40相似，兩者不同之處在於：第四實施例之半導體元件40沒有位於基底100中的深井區128。

圖6A與圖6B分別是依照本發明之第五實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。

請參照圖6A與圖6B，本發明之第一實施例之半導體元件10與第五實施例之半導體元件50相似。兩者不同之處在於：第五實施例之半導體元件50具有位於深井區128中的第二井區324a、324b，且第二井區324a、324b彼此分離。第二井區324a、324b之間具有距離D3。由於第二井區324a、324b並未延伸至第五摻雜區122的下方，因此，半導體元件50可保持第五摻雜區122表面的摻雜濃度，以降低半導體元件50的導通狀態電阻。

圖7是依照本發明之另一實施例所繪示之半導體元件的上視示意圖。

請參照圖7，本發明提供另一種半導體元件2，包括：閘極結構202、多個源極區204以及多個汲極區206。源極區204與汲極區206呈棋盤式間隔地配置。閘極結構202可例如是連續的網狀結構，其配置在源極區204與汲極區206之間的基底100上，以圍繞源極區204與汲極區206。詳細地說，閘極結構202包括第一部分P_1c 以及第二部分P_2c 。第一部分P_1c 靠近源極區204，且具有第一閘介電層位於基底上（未繪示）。第二部分P_2c 靠近汲極區206，且具有第二閘介電層位於基底上（未繪示）。導體層覆蓋第一閘介電層與第二閘介電層。第二閘介電層的厚度大於第一閘介電層的厚度（未繪示）。由於半導體元件2的第一閘介電層、第二閘介電層以及導體層的厚度、材料以及形成方法同上述第一閘介電層108a、第二閘介電層110a以及導體層112a，於此便不再贅述。

同樣地，半導體元件2之源極區204亦包括：具有第一導電型的第一摻雜區214以及具有第二導電型的第二摻雜區216。第一摻雜區214位於基底100中。第二摻雜區216位於第一摻雜區214中。第一摻雜區214圍繞第二摻雜區216的周圍。汲極區206包括：具有第一導電型的第三摻雜區218以及具有第二導電型的第四摻雜區220。第三摻雜區218位於基底100中。第四摻雜區220位於第三摻雜區218中。第三摻雜區218圍繞第四摻雜區220的周圍。由於半導體元件2的第一摻雜區214、第二摻雜區216、第三摻雜區218以及第四摻雜區220的摻質以及摻雜濃度同上述第一摻雜區114a、第二摻雜區116a、第三摻雜區118以及第四摻雜區120，於此便不再贅述。雖然圖1與圖7所繪示的半導體元件的結構分別為條形（Strip）以及方形（Square），但本發明不以此為限。在其他實施例中，半導體元件的結構可例如是矩形、六邊形、八邊形、圓形或其組合。

圖8A是習知的半導體元件之ESD測試結果的電壓電流圖。圖8B是本發明之第一實施例的半導體元件之ESD測試結果的電壓電流圖。

此測試是利用傳輸線脈衝產生系統（Transmission Line Pulse，TLP）來進行。請同時參照圖8A與圖8B，依此測試結果，在習知的半導體元件與第一實施例的半導體元件具有相同的崩潰電壓狀態（BV=32 V）下，習知的半導體元件的觸發電壓約為50 V，第一實施例的半導體元件的觸發電壓約為25 V。第一實施例的半導體元件的觸發電壓（25 V）遠小於半導體元件的崩潰電壓（32 V）。另外，第一實施例之半導體元件的TLP電流（亦即二次崩潰電流）約為習知之半導體元件的2.2倍。由此可知，本實施例之半導體元件具有較佳的靜電放電保護效能。

綜上所述，本發明可藉由厚度較薄的第二閘介電層來降低元件的導通狀態電阻。另外，由於第二摻雜區與第四摻雜區交錯設置，因此，本發明可並聯第二摻雜區、第一摻雜區、基底、第三摻雜區、第四摻雜區，以形成BJT結構（即P/N/P與N/P/N結構），進而提升本實施例之半導體元件的二次崩潰電流。再加上本發明亦可利用不同摻雜區的摻雜濃度、摻雜深度以及各摻雜區之間的距離來調整半導體元件的崩潰電壓，因此，本發明不僅可降低功率半導體元件的導通狀態電阻、調整半導體元件的崩潰電壓，還可以提升本實施例之半導體元件的靜電放電保護的效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1、2、10、20、30、40、50‧‧‧半導體元件
100‧‧‧基底
102a、102b、202‧‧‧閘極結構
104a、104b、204‧‧‧源極區
106、206‧‧‧汲極區
108a、108b‧‧‧第一閘介電層
110a、110b‧‧‧第二閘介電層
110c‧‧‧介電層
112a、112b‧‧‧導體層
114a、114b、214‧‧‧第一摻雜區
116a、116b、216‧‧‧第二摻雜區
118、218‧‧‧第三摻雜區
120、220‧‧‧第四摻雜區
122‧‧‧第五摻雜區
124、224a、224b‧‧‧第二井區
126‧‧‧場區
128‧‧‧深井區
130‧‧‧第六摻雜區
200‧‧‧隔離結構
222‧‧‧第一井區
D1、D2、D3‧‧‧距離
S1、S3‧‧‧第一側
S2、S4‧‧‧第二側

P_1a、P_1b、P_1c‧‧‧第一部分

P_2a、P_2b、P_2c‧‧‧第二部分

圖1是依照本發明之一實施例所繪示之半導體元件的上視示意圖。圖2A與圖2B分別是依照本發明之第一實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。圖3A與圖3B分別是依照本發明之第二實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。圖4A與圖4B分別是依照本發明之第三實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。圖5A與圖5B分別是依照本發明之第四實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。圖6A與圖6B分別是依照本發明之第五實施例的半導體元件之A-A’線與B-B’線的剖面示意圖。圖7是依照本發明之另一實施例所繪示之半導體元件的上視示意圖。圖8A是習知的半導體元件之ESD測試結果的電壓電流圖。圖8B是本發明之第一實施例的半導體元件之ESD測試結果的電壓電流圖。

1‧‧‧半導體元件

100‧‧‧基底

102a、102b‧‧‧閘極結構

104a、104b‧‧‧源極區

106‧‧‧汲極區

114a、114b‧‧‧第一摻雜區

116a、116b‧‧‧第二摻雜區

118‧‧‧第三摻雜區

120‧‧‧第四摻雜區

S1、S3‧‧‧第一側

S2、S4‧‧‧第二側

P_1a、P_1b‧‧‧第一部分

P_2a、P_2b‧‧‧第二部分

Claims

一種半導體元件，包括：一閘極結構，位於一基底上；具有一第一導電型的一第一摻雜區，位於該閘極結構的一第一側的該基底中；具有一第二導電型的多個第二摻雜區，位於該第一摻雜區中，各第二摻雜區彼此分離；具有該第一導電型的一第三摻雜區，位於該閘極結構的一第二側的該基底中；以及具有該第二導電型的多個第四摻雜區，位於該第三摻雜區中，各第四摻雜區彼此分離，其中該些第二摻雜區與該些第四摻雜區交錯設置。
如申請專利範圍第1項所述的半導體元件，其中該閘極結構包括：一第一部分，靠近該第一摻雜區，該第一部分具有一第一閘介電層位於該基底上；以及一第二部分，靠近該第三摻雜區，該第二部分具有一第二閘介電層位於該基底上，其中一導體層覆蓋該第一閘介電層與該第二閘介電層，且該第二閘介電層的厚度大於該第一閘介電層的厚度。
如申請專利範圍第1項所述的半導體元件，更包括具有該第一導電型的一第一井區位於該基底中，其中該第三摻雜區與該些第四摻雜區位於該第一井區中。
如申請專利範圍第3項所述的半導體元件，更包括具有該第二導電型的一第二井區位於該基底中，其中該第一摻雜區與該些第二摻雜區位於該第二井區中，且該第二井區與該第一井區不相互接觸。
如申請專利範圍第1項所述的半導體元件，更包括具有該第一導電型的一第五摻雜區位於該基底中，其中該第三摻雜區與該些第四摻雜區位於該第五摻雜區中，且該第五摻雜區更延伸至該閘極結構的下方。
如申請專利範圍第5項所述的半導體元件，更包括具有該第二導電型的一第二井區位於該基底中，其中該第五摻雜區位於該第二井區中。
如申請專利範圍第5項所述的半導體元件，更包括具有該第二導電型的一場區位於該基底中，其中該第一摻雜區與該些第二摻雜區位於該場區中，且該場區與該第五摻雜區相互接觸。
如申請專利範圍第7項所述的半導體元件，更包括具有該第二導電型的一第二井區位於該基底中，其中該場區位於該第二井區中。