TWI604462B - 靜態隨機存取記憶體 - Google Patents

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Description

靜態隨機存取記憶體
本揭露有關於一種靜態隨機存取記憶體(Static random access memory，SRAM)，且特別有關於一種具有堆疊位元單元之靜態隨機存取記憶體。
靜態隨機存取記憶體(SRAM)通常用於積體電路。再者，靜態隨機存取記憶體係用於需要高速、低耗電和簡單操作的電子應用中。嵌入式靜態隨機存取記憶體在高速通訊、影像處理和系統單晶片(SOC)的應用中是特別受歡迎的。靜態隨機存取記憶體具有不需要刷新(refresh)就能維持資料的優點。
靜態隨機存取記憶體包括設置在列和行而形成陣列的複數位元單元。每一位元單元包括耦接於位元線以及字元線的複數電晶體，而位元線與字元線係用於讀取和寫入一位元資料至記憶體單元。單埠靜態隨機存取記憶體能使單一位元的資料在特定的時間內寫入至位元單元或從位元單元中讀取出來。反之，雙埠靜態隨機存取記憶體能使多個寫入和讀取操作幾乎在相同時間內發生。
本揭露提供一種靜態隨機存取記憶體。上述靜態隨機存取記憶體包括複數位元單元。每一位元單元包括一第一 反相器、交叉耦接於上述第一反相器的一第二反相器、耦接於上述第一反相器的輸入端以及一位元線之間的一第一傳輸閘電晶體，以及耦接於上述第二反相器的輸入端以及一互補位元線之間的一第二傳輸閘電晶體。上述第一反相器包括一第一上拉電晶體以及一第一下拉電晶體。上述第二反相器包括一第二上拉電晶體以及一第二下拉電晶體。上述複數位元單元劃分成複數頂層單元和複數底層單元，以及每一上述底層單元係設置在個別的上述頂層單元下方。上述頂層單元的上述第一反相器係設置在一基底內所對應之上述底層單元之上述第二反相器的上方，以及上述頂層單元的上述第二反相器係設置在上述基底內所對應之上述底層單元的上述第一反相器的上方。
再者，本揭露提供另一種靜態隨機存取記憶體。上述靜態隨機存取記憶體包括複數位元單元。每一位元單元包括一第一反相器、交叉耦接於上述第一反相器的一第二反相器、耦接於上述第一反相器的輸入端和一位元線之間的一第一傳輸閘電晶體，以及耦接於上述第二反相器的輸入端和一互補位元線之間的一第二傳輸閘電晶體。上述第一反相器包括一第一上拉電晶體和一第一下拉電晶體。上述第二反相器包括一第二上拉電晶體和一第二下拉電晶體。上述位元單元劃分成形成一第一陣列之複數頂層單元以及形成一第二陣列之複數底層單元，以及上述第二陣列係設置在上述第一陣列下方。上述頂層單元的上述第一傳輸閘電晶體、上述第二上拉電晶體和上述第二下拉電晶體係設置在上述第一陣列的一第一行中，以及所對應之上述底層單元的上述第二傳輸閘電晶體、上述第一上拉 電晶體和上述第一下拉電晶體係設置在上述第二陣列的一第二行中，其中上述第二陣列的上述第二行係平行且位於上述第一陣列的上述第一行下方。上述頂層單元的上述電晶體的源極以及所對應之上述底層單元之上述電晶體的源極係設置在上述第一行和上述第二行之間。
再者，本揭露提供另一種靜態隨機存取記憶體。上述靜態隨機存取記憶體包括耦接於一金屬層的一第一字元線、一位元線和一互補位元線的一頂層單元，以及設置在上述頂層單元下方且耦接於上述金屬層的一第二字元線、上述位元線和上述互補位元線的一底層單元。上述頂層單元包括位於一基底中的六個電晶體。在上述頂層單元中，上述頂層單元的上述電晶體的汲極係設置在上述基底的一第一層、上述頂層單元的上述電晶體的閘極係設置在位於上述基底之上述第一層下方的一第二層，以及上述頂層單元的上述電晶體的源極係設置在位於上述基底之上述第二層下方的一第三層。上述底層單元包括位於上述基底中的六個電晶體。在上述底層單元中，上述底層單元的上述電晶體的源極係設置在上述第三層，上述底層單元的上述電晶體的閘極係設置在位於上述基底的上述第三層下方的一第四層，以及上述底層單元的上述電晶體的汲極係設置在位於上述基底的上述第四層下方的一第五層。上述頂層單元和上述底層單元的上述六個電晶體分別包括：一第一上拉電晶體和一第一下拉電晶體，其中一第一反相器係由上述第一上拉電晶體和上述第一下拉電晶體所形成；一第二上拉電晶體和一第二下拉電晶體，其中交叉耦接於上述第一反相器的一第 二反相器係由上述第二上拉電晶體和上述第二下拉電晶體所形成；一第一傳輸閘電晶體，耦接於上述第一反相器的輸入端和上述位元線之間；以及，一第二傳輸閘電晶體，耦接於上述第二反相器的輸入端和上述互補位元線之間。上述頂層單元的上述第一傳輸閘電晶體和上述第二傳輸閘電晶體係由上述第一字元線所控制，以及上述底層單元的上述第一傳輸閘電晶體和上述第二傳輸閘電晶體係由上述第二字元線所控制。
100、500‧‧‧靜態隨機存取記憶體
110‧‧‧單元陣列
120‧‧‧控制器
200、BC、BC1、BC2‧‧‧位元單元
302、340、342、440、442、444、446、740、742、744、746、830、860‧‧‧導線
310、312、314、316、610、612、614、616‧‧‧源極接合墊
320、322、620、622、760、762‧‧‧汲極接合墊
330、332、334、336、630、632、634、636、770、772、774、776‧‧‧閘極區
340‧‧‧汲極接合墊
410、412、710、712、810、840‧‧‧多晶矽上金屬接點
420、421、422、424、426、427、720、721、722、724、726、727‧‧‧汲極上金屬接點
430、432、434、436、730、732、734、736、820、850‧‧‧導通孔
510‧‧‧第一陣列
520‧‧‧第二陣列
700、800‧‧‧基底
BC_B‧‧‧底層單元
BC_T‧‧‧頂層單元
BL、BL1-BLn‧‧‧位元線
BLB‧‧‧互補位元線
CH‧‧‧通道
INV1、INV2‧‧‧反相器
MD1、MD2‧‧‧下拉電晶體
MT1、MT2‧‧‧傳輸閘電晶體
MU1、MU2‧‧‧上拉電晶體
n1、n2‧‧‧節點
WL、WL1-WLm‧‧‧字元線
第1圖係顯示靜態隨機存取記憶體(SRAM)的簡單示意圖；第2A圖係顯示根據本揭露一些實施例所述的單埠靜態隨機存取記憶體之位元單元；第2B圖係顯示根據本揭露一些實施例所述之第2A圖之位元單元的簡單示意圖；第3A圖係顯示位元陣列之兩相鄰位元單元BC1和BC2之佈局的上視圖；第3B圖係顯示第3A圖之兩相鄰位元單元BC1和BC2中的六個電晶體之配置的簡單示意圖；第4A圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線A-AA的剖面圖；第4B圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線B-BB的剖面圖；第4C圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線C-CC的剖面圖； 第4D圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線D-DD的剖面圖；第5圖係顯示根據本揭露一些實施例所述之靜態隨機存取記憶體；第6圖係顯示根據本揭露一些實施例所述之頂層單元BC_T和底層單元BC_B中六個電晶體之配置的簡單示意圖；第7A圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線E-EE的剖面圖；第7B圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線F-FF的剖面圖；第7C圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線G_GG的剖面圖；第7D圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線H_HH的剖面圖；第8A圖係顯示根據本揭露一些實施例所述之頂層單元BC_T和底層單元BC_B之閘極區的配置的上視圖；以及第8B圖係顯示根據本揭露一些實施例所述之第8A圖中沿著頂層單元BC_T和底層單元BC_B之剖面線I_II的剖面圖。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列 方式的特定範例，以簡化說明。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
第1圖係顯示靜態隨機存取記憶體(SRAM)100的簡單示意圖。靜態隨機存取記憶體100可以是獨立的元件或是設置在積體電路(例如系統單晶片(System on Chip，SOC))中。靜態隨機存取記憶體100包括單元陣列110和控制器120，其中單元陣列110包括設置在複數行和複數列中的複數位元單元(bit cell)BC。
在靜態隨機存取記憶體100中，控制器120能使用複數字元線WL1-WLm以及複數位元線BL1-BLn來存取單元陣列110的位元單元。在單元陣列110中，每一位元單元能夠根據所對應的字元線和所對應的位元線來儲存一位元的資料。
第2A圖係顯示根據本揭露一些實施例所述的單埠靜態隨機存取記憶體之位元單元200。位元單元200包括交叉耦接的一對反相器INV1和INV2，以及兩個傳輸閘電晶體(pass gate transistor)MT1和MT2。反相器INV1和INV2係交叉耦接於節點n1和n2之間，並形成鎖存器。傳輸閘電晶體MT1係耦接於 位元線BL和節點n1之間，以及傳輸閘電晶體MT2係耦接於互補位元線BLB和節點n2之間，其中互補位元線BLB與位元線BL為互補。傳輸閘電晶體MT1和MT2的閘極係耦接於相同的位元線WL。再者，傳輸閘電晶體MT1和MT2是NMOS電晶體。
第2B圖係顯示根據本揭露一些實施例所述之第2A圖之位元單元200的簡單示意圖。反相器INV1包括上拉電晶體MU1和下拉電晶體MD1。上拉電晶體MU1是PMOS電晶體，而下拉電晶體MD1是NMOS電晶體。上拉電晶體MU1的汲極和下拉電晶體MD1的汲極係經由節點n2耦接於傳輸閘電晶體MT2。上拉電晶體MU1和下拉電晶體MD1的閘極係經由節點n1耦接於傳輸閘電晶體MT1。此外，上拉電晶體MU1的源極係耦接於電源線VDD，以及下拉電晶體MD1的源極係耦接於接地線VSS。
相似地，反相器INV2包括上拉電晶體MU2和下拉電晶體MD2。上拉電晶體MU2是PMOS電晶體，而下拉電晶體MD2是NMOS電晶體。上拉電晶體MU2和下拉電晶體MD2的汲極係經由節點n1耦接於傳輸閘電晶體MT1。上拉電晶體MU2和下拉電晶體MD2的閘極係經由節點n2耦接於傳輸閘電晶體MT2。此外，上拉電晶體MU2的源極係耦接於電源線VDD，以及下拉電晶體MD2的源極係耦接於接地線VSS。
第3A圖係顯示位元陣列之兩相鄰位元單元BC1和BC2之佈局的上視圖。如先前所述，位元單元BC1和BC2各包括由上拉電晶體MU1和下拉電晶體MD1所形成的反相器INV1、由上拉電晶體MU2和下拉電晶體MD2所形成的反相器 INV2以及兩傳輸閘電晶體MT1和MT2。位元單元BC1和BC2的詳細佈局將描述於後。
第3B圖係顯示第3A圖之兩相鄰位元單元BC1和BC2中的六個電晶體之配置的簡單示意圖。如第3A圖與第3B圖所顯示，位元單元BC1係相鄰於位元單元BC2，且位元單元BC1和BC2的佈局是對稱的。位元單元BC1和BC2的傳輸閘電晶體MT1係耦接於相同的位元線BL，而位元單元BC1和BC2的傳輸閘電晶體MT2係耦接於相同的互補位元線BLB。再者，位元單元BC1的傳輸閘電晶體MT1和MT2的閘極以及位元單元BC2的傳輸閘電晶體MT1和MT2的閘極係耦接於不同的字元線。例如，位元單元BC1的傳輸閘電晶體MT1和MT2的閘極係耦接於第一字元線WL1，而位元單元BC2的傳輸閘電晶體MT1和MT2的閘極係耦接於第二字元線WL2。
在位元單元BC1中，傳輸閘電晶體MT2、上拉電晶體MU1和下拉電晶體MD1係設置在第一行Col1中。上拉電晶體MU2、下拉電晶體MD2和傳輸閘電晶體MT1係設置在第二行Col2中。
在位元單元BC2中，上拉電晶體MU2、下拉電晶體MD2和傳輸閘電晶體MT1係設置在第三行Col3中。傳輸閘電晶體MT2、上拉電晶體MU1和下拉電晶體MD1係設置在第一行Col4中。
對位元單元BC1和BC2而言，傳輸閘電晶體MT2係設置在第一列Row1中。此外，位元單元BC1和BC2的上拉電晶體MU1和MU2係設置在第二列Row2中。位元單元BC1和BC2的 下拉電晶體MD1和MD2係設置在第三列Row3中。傳輸閘電晶體MT1係設置在第四列Row4中。
第3A圖之位元陣列的佈局結構將詳述於後。
第4A圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線A-AA的剖面圖。同時參考第3A圖和第4A圖，形成了位元單元BC1的傳輸閘電晶體MT2和位元單元BC2的傳輸閘電晶體MT2。由於位元單元BC1和BC2的對稱佈局，為了簡化說明，只顯示位元單元BC1的傳輸閘電晶體MT2。
位元單元BC1和BC2的傳輸閘電晶體MT2的源極係設置在源極接合墊310。源極接合墊310可以是汲極矽化物。互補位元線BLB係經由導線440、導通孔430和汲極頂上金屬層(即汲極上金屬(metal on drain，MD))接點420而耦接於源極接合墊310。設置汲極上金屬接點以便形成至摻雜區(例如源極區或是汲極區)的接點。導線440係設置在金屬層中。
位元單元BC1的傳輸閘電晶體MT2的汲極係設置在汲極接合墊320中。如先前所描述，在每一位元單元中，傳輸閘電晶體MT2的汲極係在節點n2而耦接於上拉電晶體MU2和下拉電晶體MD2的閘極。於是，汲極接合墊320係經由汲極上金屬接點421、在多晶矽頂上金屬層(即多晶矽上金屬(metal on poly，MP))接點410以及閘極區334而耦接於上拉電晶體MU2和下拉電晶體MD2的閘極。設置多晶矽上金屬接點以便形成至閘極區的接點。
位元單元BC1的傳輸閘電晶體MT2的閘極係設置在閘極區330中，而傳輸閘電晶體MT2的通道CH係形成在位於 汲極接合墊320和源極接合墊310之間的閘極區330中。再者，第一字元線WL1係經由導線302而耦接於閘極區330。導線302係設置在金屬層中。
第4B圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線B-BB的剖面圖。同時參考第3A圖和第4B圖，形成了位元單元BC1的上拉電晶體MU1和MU2和位元單元BC2的上拉電晶體MU1和MU2。由於位元單元BC1和BC2的對稱佈局，只顯示位元單元BC1的上拉電晶體MU1和MU2以簡化說明。
位元單元BC1和BC2的上拉電晶體MU1和MU2的源極係設置在源極接合墊312上。電源線VDD係經由導線442、導通孔432和汲極上金屬接點422而耦接於源極接合墊312。
對位元單元BC1而言，上拉電晶體MU1的汲極係設置在汲極接合墊320中。如先前所描述，在每一位元單元中，上拉電晶體MU1的汲極係在節點n2而耦接於下拉電晶體MD1和傳輸閘電晶體MT2的汲極。於是，上拉電晶體MU1的汲極和傳輸閘電晶體MT2的汲極係經由汲極接合墊320而耦接在一起。再者，上拉電晶體MU2的汲極係設置在汲極接合墊322中。
對位元單元BC1而言，上拉電晶體MU1的閘極係設置在閘極區332中，而上拉電晶體MU1的通道CH係形成在汲極接合墊320和源極接合墊312之間的閘極區332中。此外，上拉電晶體MU2的閘極係設置在閘極區334中，而上拉電晶體MU2的通道CH係設置在閘極接合墊322和源極接合墊312之間的閘極區334中。
如先前所描述，傳輸閘電晶體MT2的汲極(例如第 4A圖的汲極接合墊320)係經由所對應的汲極上金屬接點(例如第4A圖的汲極上金屬接點421)和所對應的多晶矽上金屬接點(例如第4A圖的多晶矽上金屬接點410)而耦接於上拉電晶體MU2的閘極(例如第4A圖與第4B圖的閘極區334)。
第4C圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線C-CC的剖面圖。同時參考第3A圖和第4C圖，形成了位元單元BC1的下拉電晶體MD1和MD2以及位元單元BC2的下拉電晶體MD1和MD2。由於位元單元BC1和BC2的對稱佈局，只顯示位元單元BC1的下拉電晶體MD1和MD2以簡化說明。
位元單元BC1和BC2的下拉電晶體MD1和MD2的源極係設置在源極接合墊314上。接地線VSS係經由導線444、導通孔434和汲極上金屬接點424而耦接於源極接合墊314。
對位元單元BC1而言，下拉電晶體MD1的汲極係設置在汲極接合墊320中。下拉電晶體MD1、上拉電晶體MU1和傳輸閘電晶體MT2的汲極係經由汲極接合墊320而耦接在一起。再者，下拉電晶體MD2的汲極係設置在汲極接合墊322中。下拉電晶體MD2和上拉電晶體MU2的汲極係經由汲極接合墊322而耦接在一起。
對位元單元BC1而言，下拉電晶體MD1的閘極係設置在閘極區332中，而下拉電晶體MD1的通道CH係形成在汲極接合墊320和源極接合墊314之間的閘極區332中。下拉電晶體MD1和上拉電晶體MU1的閘極係經由閘極區332而耦接在一起。再者，下拉電晶體MD2的閘極係設置在閘極區334中，而下拉電晶體MD2的通道CH係形成在汲極接合墊322和源極接 合墊314之間的閘極區334中。下拉電晶體MD2和上拉電晶體MU2的閘極係經由閘極區334而耦接在一起。
第4D圖係顯示第3A圖中沿著位元單元BC1和BC2之剖面線D-DD的剖面圖。同時參考第3A圖和第4D圖，形成了位元單元BC1和位元單元BC2的傳輸閘電晶體MT1。由於位元單元BC1和BC2的對稱佈局，只顯示位元單元BC1的傳輸閘電晶體MT1以簡化描述。
位元單元BC1和BC2的傳輸閘電晶體MT1的源極係設置在源極接合墊316上。位元線BL係經由導線446、導通孔436和汲極上金屬接點426而耦接於源極接合墊316。
位元單元BC1的傳輸閘電晶體MT1的汲極係設置在汲極接合墊322中。汲極接合墊322係經由汲極上金屬接點427、多晶矽上金屬接點412和閘極區332而耦接於上拉電晶體MU1和下拉電晶體MD1的閘極。再者，對位元單元BC1而言，傳輸閘電晶體MT1、下拉電晶體MD2和上拉電晶體MU2的汲極係經由汲極接合墊322而耦接在一起。
位元單元BC1的傳輸閘電晶體MT1的閘極係設置在閘極區336中，而傳輸閘電晶體MT1的通道CH係設置在位於汲極接合墊322和源極接合墊316之間的閘極區336中。再者，第一字元線WL1係耦接於閘極區336。
第5圖係顯示根據本揭露一些實施例所述之靜態隨機存取記憶體500。靜態隨機存取記憶體500包括複數位元單元。如先前所描述，每一位元單元包括六個電晶體，其包括兩個上拉電晶體MU1和MU2、兩個下拉電晶體MD1和MD2，以及 兩個傳輸閘電晶體MT1和MT2，如第2B圖所顯示。再者，上拉電晶體MU1和下拉電晶體MD1會形成反相器INV1，而上拉電晶體MU2和下拉電晶體MD2會形成反相器INV2。
在此實施例中，靜態隨機存取記憶體500的位元單元會劃分成複數頂層單元BC_T和複數底層單元BC_B。頂層單元BC_T係設置在第一陣列510的複數列(row)和複數行(column)中。此外，底層單元BC_B係設置在第二陣列520的複數列和複數行中。值得注意的是，在基底中，第二列520係設置在第一列510的下方。
在一些實施例中，第一陣列510之列的數量與第二列520之列的數量係相同的。第一陣列510之行的數量與第二陣列520之行的數量相同。
第6圖係顯示根據本揭露一些實施例所述之頂層單元BC_T和底層單元BC_B中六個電晶體之配置的簡單示意圖。頂層單元BC_T係設置在底層單元BC_B上。
在頂層單元BC_T中，上拉電晶體MU2、下拉電晶體MD2和傳輸閘電晶體MT1係設置在第一行Col1中。再者，傳輸閘電晶體MT2、上拉電晶體MU1和下拉電晶體MD1係設置在第二行Col2中。
在底層單元BC_B中，傳輸閘電晶體MT2、上拉電晶體MU1和下拉電晶體MD1係設置在第三行Col3中。此外，上拉電晶體MU2、下拉電晶體MD2和傳輸閘電晶體MT1係設置在第四行Col4中。
在一些實施例中，第一行Col1係平行且相鄰於第 二行Col2。再者，第三行Col3係平行且相鄰於第四行Col4。值得注意的是，第三行Col3係平行於第一行Col1且位於第一行Col1下方，而第四行Col4係平行於第二行Col2且位於第二行Col2下方。
在頂層單元BC_T中，傳輸閘電晶體MT2係設置在第一列Row1中。上拉電晶體MU1和MU2係設置在第二列Row2中，以及第二列Row2係平行且相鄰於第一列Row1。下拉電晶體MD1和MD2係設置在第三列Row3中，以及第三列Row3係平行且相鄰於第二列Row2。傳輸閘電晶體MT1係設置在第四列Row4中，以及第四列Row4係平行且相鄰於第三列Row3。
在底層單元BC_B中，傳輸閘電晶體MT2係設置在第五列Row5中，以及第五列Row5係平行於第一列Row1且位在第一列Row1下方。上拉電晶體MU1和MU2係設置在第六列Row6中，以及第六列Row6係平行於第二列Row2且位在第二列Row2下方。下拉電晶體MD1和MD2係設置在第七列Row7中，以及第七列Row7係平行於第三列Row3且位在第三列Row3下方。傳輸閘電晶體MT1係設置在第八列Row8中，以及第八列Row8係平行於第四列Row4且位在第四列Row4下方。
在一些實施例中，由頂層單元BC_T中的上拉電晶體MU2和下拉電晶體MD2所形成的反相器係設置在由底層單元BC_B的上拉電晶體MU1和下拉電晶體MU1所形成的反相器上方。再者，由頂層單元BC_T中的上拉電晶體MU1和下拉電晶體MD1所形成的反相器係設置在由底層單元BC_B中的上拉電晶體MU2和下拉電晶體MD2所形成的反相器上方。
第6圖之頂層單元BC_T和底層單元BC_B的堆疊結構將描述於後。
第7A圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線E-EE的剖面圖。頂層單元BC_T的傳輸閘電晶體MT2和底層單元BC_B的傳輸閘電晶體MT2係形成在基底700中。
頂層單元BC_T和底層單元BC_B的傳輸閘電晶體MT2的源極係設置在源極接合墊610上。互補位元線BLB係經由在基底700上的導線740和導通孔730以及基底700的汲極上金屬接點720而耦接於源極接合墊610。在一些實施例中，導線740係設置在基底700上的金屬層中。源極接合墊610係設置在基底700的第三層L3中。值得注意的是，第三層L3的源極接合墊610可由頂層單元BC_T和底層單元BC_B共用，以作為互補位元線BLB。
對頂層單元BC_T而言，傳輸閘電晶體MT2的汲極係設置在汲極接合墊620中。在頂層單元BC_T中，傳輸閘電晶體MT2的汲極係耦接於上拉電晶體MU2和下拉電晶體MD2的閘極。於是，汲極接合墊620係經由基底700的汲極上金屬接點721、多晶矽上金屬接點710和閘極區334而耦接於上拉電晶體MU2和下拉電晶體MD2的閘極。值得注意的是，汲極接合墊620係設置在基底700的第一層L1中。
對頂層單元BC_T而言，傳輸閘電晶體MT2的閘極係設置在閘極區630中，以及傳輸閘電晶體MT2的通道CH係形成在汲極接合墊620和源極接合墊610之間的閘極區630中。再 者，第一字元線WL1係耦接於閘極區630，而詳細的連接方式將描述於後。值得注意的是，閘極區630和634係設置在基底700的第二層L2中，以及第二層L2係安排在基底700中的第一層L1和第三層L3之間。
對底層單元BC_B而言，傳輸閘電晶體MT2的汲極係設置在汲極接合墊760。在底層單元BC_B中，傳輸閘電晶體MT2的汲極係耦接於上拉電晶體MU2和下拉電晶體MD2的閘極。於是，汲極接合墊760能夠經由基底700的閘極區774而提供直接連接於上拉電晶體MU2和下拉電晶體MD2之閘極的內部連接，而不需要經由汲極上金屬接點或是多晶矽上金屬接點。因此，能夠降低用來製造靜態隨機存取記憶體的光罩數量(mask counts)。值得注意的是，汲極接合墊760係設置在基底700的第五層L5中。
對底層單元BC_B而言，傳輸閘電晶體MT2的閘極係設置在閘極區770，以及傳輸閘電晶體MT2的通道CH係形成在汲極接合墊760和源極接合墊610之間的閘極區770中。此外，第二字元線WL2係耦接於閘極區770。值得注意的是，閘極區770和774係設置在基底700的第四層L4中，以及第四層L4係安排在第三層L3和第五層L5之間。在一些實施例中，可除去額外的光罩，例如CH bu，且不會在汲極接合墊760和源極接合墊610之間的閘極區774中形成通道CH。
相較於第4A圖中位元單元BC1和BC2的佈局結構，藉由將底層單元BC_B設置在頂層單元BC_T下方，可減少第7A圖中頂層單元BC_T和底層單元BC_B之堆疊結構的佈局 面積。
第7B圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線F-FF的剖面圖。頂部單元BC_T的上拉電晶體MU2和MU1和底層單元BC_B的上拉電晶體MU2和MU1係形成在基底700中。
頂層單元BC_T和底層單元BC_B的上拉電晶體MU1和MU2的源極係設置在源極接合墊612上。電源線VDD係經由在基底700上的導線742和導通孔732以及基底700的汲極上金屬接點722而耦接於源極接合墊612。在一些實施例中，導線742係設置在基底700上的金屬層中。值得注意的是，第三層L3的源極接合墊612可被頂層單元BC_T和底層單元BC_B共用，以作為電源線VDD。
對頂層單元BC_T而言，上拉電晶體MU1的汲極係設置在汲極接合墊620中。於是，上拉電晶體MU1的汲極和傳輸閘電晶體MT2的汲極係經由汲極接合墊620而耦接在一起。再者，上拉電晶體MU2的汲極係設置在汲極接合墊622中。汲極接合墊620和622係設置在基底700的相同層，即第一層L1。
對頂層單元BC_T而言，上拉電晶體MU1的閘極係設置在閘極區632中，以及上拉電晶體MU1的通道CH係形成在位於汲極接合墊620和源極接合墊612之間的閘極區632中。此外，上拉電晶體MU2的閘極係設置在閘極區634中，以及上拉電晶體MU2的通道CH係形成在位於汲極接合墊622和源極接合墊612之間的閘極區634中。上拉電晶體MU2的閘極係經由第7A圖的閘極區634、多晶矽上金屬接點710、汲極上金屬接點721 和汲極接合墊620而耦接於傳輸閘電晶體MT2的汲極。閘極區632和634係設置在基底700的相同層，即第二層L2。
對底層單元BC_B而言，上拉電晶體MU1的汲極係設置在汲極接合墊760。於是，上拉電晶體MU1的汲極和傳輸閘電晶體MT2的汲極係經由汲極接合墊760而耦接在一起。再者，上拉電晶體MU2的汲極係設置在汲極接合墊762。汲極接合墊760和762係設置在基底700的相同層，即第五層L5。
對底層單元BC_B而言，上拉電晶體MU1的閘極係設置在閘極區772，而上拉電晶體MU1的通道CH係形成在汲極接合墊760和源極接合墊612之間的閘極區772中。此外，上拉電晶體MU2的閘極係設置在閘極區774中，而上拉電晶體MU2的通道CH係形成在汲極接合墊762和源極接合墊612之間的閘極區774中。上拉電晶體MU2的閘極係經由第7A圖的閘極區774和汲極接合墊760而耦接於傳輸閘電晶體MT2的汲極。閘極區774和772係設置在基底700的相同層，即第四層L4。
相較於第4B圖的位元單元BC1和BC2的佈局結構，藉由將底層單元BC_B安排在頂層單元BC_T下方可減少第7B圖中頂層單元BC_T和底層單元BC_B之堆疊結構的佈局面積。
第7C圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線G_GG的剖面圖。頂層單元BC_T的下拉電晶體MD2和MD1和底層單元BC_B的下拉電晶體MD2和MD1係形成在基底700中。
頂層單元BC_T和底層單元BC_B的下拉電晶體 MD1和MD2的源極係設置在源極接合墊614上。接地線VSS係經由基底700上的導線744和導通孔734以及基底700的汲極上金屬接點724而耦接於源極接合墊614。在一些實施例中，導線744係設置在基底700上的金屬層中。值得注意的是，第三層L3的源極接合墊614可被頂層單元BC_T和底層單元BC_B所共用，以作為接地線VSS。
對頂層單元BC_T而言，下拉電晶體MD1的汲極設置在汲極接合墊620。於是，下拉電晶體MD1、上拉電晶體MU1和傳輸閘電晶體MT2的汲極係經由汲極接合墊620而耦接在一起。再者，下拉電晶體MD2的汲極係設置在汲極接合墊622。下拉電晶體MD2的汲極係經由汲極接合墊622而耦接於上拉電晶體MU2的汲極。
對頂層單元BC_T而言，下拉電晶體MD1的閘極係設置在閘極區632，而下拉電晶體MD1的通道CH係形成在汲極接合墊620和源極接合墊614之間的閘極區632中。此外，下拉電晶體MD2的閘極係設置在閘極區634。下拉電晶體MD2的通道CH係形成在汲極接合墊622和源極接合墊614之間的閘極區634中。
對底層單元BC_B而言，下拉電晶體MD1的汲極係設置在汲極接合墊760。於是，下拉電晶體MD1、上拉電晶體MU1和傳輸閘電晶體MT2的汲極係經由汲極接合墊760而耦接在一起。再者，下拉電晶體MD2的汲極係設置在汲極接合墊762中。下拉電晶體MD2的汲極係經由汲極接合墊762而耦接於上拉電晶體MU1的汲極。
對底層單元BC_B而言，下拉電晶體MD1的閘極係設置在閘極區772，而上拉電晶體MU1的通道CH係形成在汲極接合墊760和源極接合墊614之間的閘極區772中。此外，下拉電晶體MD2的閘極係設置在閘極區774中。下拉電晶體MD2的通道CH係形成在汲極接合墊762和源極接合墊614之間的閘極區774中。
相較於第4C圖中位元單元BC1和BC2的佈局結構，藉由將底層單元BC_B安排在頂層單元BC-T下方可減少頂層單元BC_T和底層單元BC_B之堆疊結構的佈局面積。
第7D圖係顯示根據本揭露一些實施例所述之第6圖中沿著頂層單元BC_T和底層單元BC_B之剖面線H_HH的剖面圖。頂部單元BC_T的傳輸閘電晶體MT1和底層單元BC_B的傳輸閘電晶體MT1係形成在基底700中。
頂層單元BC_T和底層單元BC_B的傳輸閘電晶體MT1的源極係設置在源極接合墊616上。位元線BL係經由在基底700上的導線746和導通孔736以及基底700的汲極上金屬接點726而耦接於源極接合墊616。在一些實施例中，導線746係設置在基底700上的金屬層。源極接合墊616係設置在基底700的第三層L3。值得注意的是，第三層L3的源極接合墊616可被頂層單元BC_T和底層單元BC_B所共用，以作為位元線BL。
對頂層單元BC_T而言，傳輸閘電晶體MT1的汲極係設置在汲極接合墊622。在頂層單元BC_T中，傳輸閘電晶體MT1的汲極係經由汲極接合墊622而耦接於上拉電晶體MU2和下拉電晶體MD2的汲極。再者，傳輸閘電晶體MT1的汲極係耦 接於上拉電晶體MU1和下拉電晶體MD1的閘極。於是，汲極接合墊622係經由基底700的汲極上金屬接點727、多晶矽上金屬接點712和閘極區632而耦接於上拉電晶體MU1和下拉電晶體MD1的閘極。
對頂層單元BC_T而言，傳輸閘電晶體MT1的閘極係設置在閘極區636，而傳輸閘電晶體MT1的通道CH係形成在汲極接合墊622和源極接合墊616之間的閘極區636中。再者，第一字元線WL1係耦接於閘極區636。值得注意的是，閘極區630和634係設置在基底700的相同層，即第二層L2。
對底層單元BC_B而言，傳輸閘電晶體MT1的汲極係設置在汲極接合墊762。在底層單元BC_B中，傳輸閘電晶體MT1的汲極係耦接於上拉電晶體MU1和下拉電晶體MD1的閘極。於是，汲極接合墊762能夠經由基底700的閘極區772而提供直接連接於上拉電晶體MU1和下拉電晶體MD1之閘極的內部連接，而不需經由汲極上金屬接點或是多晶矽上金屬接點。因此，能夠降低用來製造靜態隨機存取記憶體的光罩數量。值得注意的是，汲極接合墊762係設置在基底700的第五層L5中。
對底層單元BC_B而言，傳輸閘電晶體MT1的閘極係設置在閘極區776，而傳輸閘電晶體MT1的通道CH係形成在汲極接合墊762和源極接合墊616之間的閘極區776中。再者，第二字元線WL2係耦接於閘極區776。閘極區776和772係設置在基底700的相同層，即第四層L4。在一些實施例中，可用光罩(例如CH bu)來除去n型井區，且不會在汲極接合墊762和源極接合墊616之間的閘極區772中形成通道CH。
相較於第4D圖中位元單元BC1和BC2的佈局結構，藉由將底層單元BC_B安排在頂層單元BC-T下方可減少頂層單元BC_T和底層單元BC_B之堆疊結構的佈局面積。
第8A圖係顯示根據本揭露一些實施例所述之頂層單元BC_T和底層單元BC_B之閘極區的配置的上視圖。頂層單元BC_T係設置在底層單元BC_B上方。在此實施例中，標號G_T係表示頂層單元BC_T的閘極區。再者，標號G_B係表示底層單元BC_B的閘極區。導通孔820係設置在頂層單元BC_T的閘極區G_T上。在一些實施例中，導通孔820係用於將第一字元線WL1連接至頂層單元BC_T。此外，導通孔850係設置在底層單元BC_B的閘極區G_B上。在一些實施例中，導通孔850係用於將第二字元線WL2連接至底層單元BC_B。
第8B圖係顯示根據本揭露一些實施例所述之第8A圖中沿著頂層單元BC_T和底層單元BC_B之剖面線I_II的剖面圖。如先前所描述，頂部單元BC_T的傳輸閘電晶體MT2和底層單元BC_B的傳輸閘電晶體MT2係形成在基底800中。頂層單元BC_T和底層單元BC_B的傳輸閘電晶體MT2的堆疊結構可參考第7A圖。
對頂層單元BC_T而言，閘極區630係經由基底800的多晶矽上金屬接點810以及基底800上的導通孔820和導線830而耦接於第一字元線WL1。在一些實施例中，導線830係設置在基底800上的金屬層。
對底層單元BC_B而言，閘極區770係經由基底800的多晶矽上金屬接點840和基底800上的導通孔850和導線860 而耦接於第二字元線WL2。在一些實施例中，導線860係設置在基底800上的金屬層。
藉由將頂層單元BC_T的傳輸閘電晶體MT2和底層單元BC_B的傳輸閘電晶體MT2設置在不同行，在頂層單元BC_T之傳輸閘電晶體MT2的閘極和第一字元線WL1之間的連接路徑將不會重疊於在底層單元BC_B的傳輸閘電晶體MT2的閘極和第二字元線WL2之間的連接路徑。因此，降低了佈局的複雜性。
根據實施例，堆疊佈局能實施在其他類型的靜態隨機存取記憶體單元中，例如雙埠靜態隨機存取記憶體單元，其包括四個傳輸閘電晶體。
本揭露提供了用於降低靜態隨機存取記憶體之佈局面積的實施例。靜態隨機存取記憶體的複數位元單元會劃分成第一位陣列以及設置在第一位陣列下方的第二位陣列。第一位陣列包括設置在複數列和複數行的複數頂層單元。第二位陣列包括設置在複數列和複數行的複數底層單元。對應於相同位元線和相同互補位元線的頂層單元和底層單元會堆疊在基底的五層(例如第7A圖-第7D圖的L1-L5)中。第三層(例如第7A圖-第7D圖的L3)被堆疊的單元所共用，以分別作為用於上拉電晶體之源極的電源線、用於下拉電晶體之源極的接地線、用於第二傳輸閘電晶體之源極的互補位元線，以及用於第一傳輸閘電晶體之源極的位元線。藉由堆疊頂層單元和底層單元，可降低靜態隨機存取記憶體的佈局面積。在一些實施例中，幾乎可減少一半的面積。對底層單元而言，傳輸閘電晶體的汲極可 作為互連，用以連接相鄰於傳輸閘電晶體之汲極的閘極，而不需要經過多晶矽上金屬接點或是汲極上金屬接點。
雖然本揭露已以較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中包括通常知識者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
500‧‧‧靜態隨機存取記憶體
510‧‧‧第一陣列
520‧‧‧第二陣列
BC_B‧‧‧底層單元
BC_T‧‧‧頂層單元

Claims (9)

  1. 一種靜態隨機存取記憶體，包括：複數位元單元，各包括：一第一反相器，包括一第一上拉電晶體以及一第一下拉電晶體；一第二反相器，交叉耦接於上述第一反相器，包括一第二上拉電晶體以及一第二下拉電晶體；一第一傳輸閘電晶體，耦接於上述第一反相器的輸入端以及一位元線之間；以及一第二傳輸閘電晶體，耦接於上述第二反相器的輸入端以及一互補位元線之間；其中上述複數位元單元劃分成複數頂層單元和複數底層單元，且每一上述底層單元係設置在個別的上述頂層單元下方；其中上述頂層單元的上述第一反相器係設置在一基底內所對應之上述底層單元之上述第二反相器的上方，且上述頂層單元的上述第二反相器係設置在上述基底內所對應之上述底層單元的上述第一反相器的上方，其中上述頂層單元的上述電晶體的汲極係設置在上述基底的一第一層上、上述頂層單元的上述電晶體的閘極係設置在位於上述基底之上述第一層下方的一第二層上、上述頂層單元的上述電晶體的源極以及所對應之上述底層單元的上述電晶體的源極係設置在位於上述基底的上述第二層下方的一第三層上、所對應之上述底層單元的上述電晶體的 閘極係設置在位於上述基底的上述第三層下方的一第四層上，且所對應之上述底層單元的上述電晶體的汲極係設置在位於上述基底的上述第四層下方的一第五層上。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中上述頂層單元的上述第二傳輸閘電晶體的汲極係經由位於上述基底上方之一金屬層以及上述第一層之間的一第一汲極上金屬接點以及位於上述金屬層以及上述第二層之間的一第一多晶矽上金屬接點而耦接於上述頂層單元的上述第二上拉電晶體以及上述第二下拉電晶體的閘極，其中所對應之上述底層單元的上述第二傳輸閘電晶體的汲極係經由上述第五層的一汲極接合墊而耦接於所對應之上述底層單元的上述第一上拉電晶體以及上述第一下拉電晶體的汲極，其中上述頂層單元以及所對應之上述底層單元的上述第二傳輸閘電晶體的源極係耦接於上述第三層的一源極接合墊，且上述互補位元線係經由上述金屬層以及上述基底之上述第三層之間的一第一導通孔和一第二汲極上金屬接點而從上述金屬層耦接於上述第三層的上述源極接合墊。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中在上述頂層單元中，上述第一上拉電晶體係相鄰於上述第二上拉電晶體，其中上述頂層單元的上述第一上拉電晶體係設置在所對應之上述底層單元的上述第二上拉電晶體上方，且上述頂層單元的上述第二上拉電晶體係設置在所對應之上述底層單元的上述第一上拉電晶體上方，其中上述頂層單元以及所對應之上述底層單元的上述第一上拉電晶 體和上述第二上拉電晶體的源極係耦接於上述第三層的一源極接合墊，以及一電源線係經由位於上述金屬層和上述基底的上述第三層之間的一導通孔以及一汲極上金屬接點而從上述金屬層耦接於上述第三層的上述源極接合墊。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中在上述頂層單元中，上述第一下拉電晶體係相鄰於上述第二下拉電晶體，其中上述頂層單元的上述第一下拉電晶體係設置在所對應之上述底層單元的上述第二下拉電晶體上方，且上述頂層單元的上述第二下拉電晶體係設置在所對應之上述底層單元的上述第一下拉電晶體上方，其中上述頂層單元和所對應之上述底層單元的上述第一下拉電晶體和上述第二下拉電晶體的源極係耦接於上述第三層的一源極接合墊，以及一接地線係經由位於上述金屬層和上述基底的上述第三層之間的一導通孔和一汲極上金屬接點而從上述金屬層耦接於上述第三層的上述源極接合墊。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中上述頂層單元的上述第一傳輸閘電晶體的汲極係經由位於上述基底上的一金屬層和上述第一層之間的一第一汲極上金屬接點以及位於上述金屬層和上述第二層之間的一第一多晶矽上金屬接點而耦接於上述頂層單元的上述第一上拉電晶體和上述第一下拉電晶體的閘極，其中所對應之上述底層單元的上述第一傳輸閘電晶體的汲極係經由上述第五層的一汲極接合墊而耦接於所對應之上述底層單元的上述第二上拉電晶體和上述第二下拉電晶體的汲極，其中上述頂 層單元和所對應之上述底層單元的上述第一傳輸閘電晶體的源極係耦接於上述第三層的一源極接合墊，以及上述位元線係經由位於上述金屬層和上述基底的上述第三層之間的一第一導通孔和一第二汲極上金屬接點而從上述金屬層耦接於上述第三層的上述源極接合墊。
  6. 一種靜態隨機存取記憶體，包括：複數位元單元，每一上述位元單元包括：一第一反相器，包括一第一上拉電晶體和一第一下拉電晶體；一第二反相器，交叉耦接於上述第一反相器，包括一第二上拉電晶體和一第二下拉電晶體；一第一傳輸閘電晶體，耦接於上述第一反相器的輸入端和一位元線之間；以及一第二傳輸閘電晶體，耦接於上述第二反相器的輸入端和一互補位元線之間；其中上述位元單元劃分成形成一第一陣列之複數頂層單元以及形成一第二陣列之複數底層單元，且上述第二陣列係設置在上述第一陣列下方；其中上述頂層單元的上述第一傳輸閘電晶體、上述第二上拉電晶體和上述第二下拉電晶體係設置在上述第一陣列的一第一行中；其中所對應之上述底層單元的上述第二傳輸閘電晶體、上述第一上拉電晶體和上述第一下拉電晶體係設置在上述第二陣列的一第二行中，其中上述第二陣列的上述第二行係 平行且位於上述第一陣列的上述第一行下方；其中上述頂層單元的上述第一上拉電晶體、上述第一下拉電晶體、上述第二上拉電晶體、上述第二下拉電晶體、上述第一傳輸閘電晶體與上述第二傳輸閘電晶體的源極以及所對應之上述底層單元之上述第一上拉電晶體、上述第一下拉電晶體、上述第二上拉電晶體、上述第二下拉電晶體、上述第一傳輸閘電晶體與上述第二傳輸閘電晶體的源極係設置在上述第一行和上述第二行之間，其中每一上述頂層單元與所對應之上述底層單元係耦接於相同的上述位元線以及不同的字元線。
  7. 如申請專利範圍第6項所述之靜態隨機存取記憶體，其中上述頂層單元的上述第二傳輸閘電晶體、上述第一上拉電晶體和上述第一下拉電晶體係設置在上述第一陣列中平行且相鄰於上述第一行的一第三行，以及所對應之上述底層單元的上述第一傳輸閘電晶體、上述第二上拉電晶體和上述第二下拉電晶體係設置在平行且位於上述第一陣列之上述第三行下方之上述第二陣列的一第四行，其中在上述第二陣列中，上述第四行係平行且相鄰於上述第二行。
  8. 如申請專利範圍第6項所述之靜態隨機存取記憶體，其中上述頂層單元的上述第二傳輸閘電晶體係設置在上述第一陣列的一第一列，以及所對應之上述底層單元的上述第二傳輸閘電晶體係設置在上述第二陣列的一第二列，其中上述第二陣列的上述第二列係平行且位於上述第一陣列之上述第一列的下方。
  9. 一種靜態隨機存取記憶體，包括：一頂層單元，耦接於一金屬層的一第一字元線、一位元線和一互補位元線，包括位於一基底中的六個電晶體，其中上述頂層單元的上述電晶體的汲極係設置在上述基底的一第一層、上述頂層單元的上述電晶體的閘極係設置在位於上述基底之上述第一層下方的一第二層，以及上述頂層單元的上述電晶體的源極係設置在位於上述基底之上述第二層下方的一第三層；以及一底層單元，設置在上述頂層單元下方且耦接於上述金屬層的一第二字元線、上述位元線和上述互補位元線，上述底層單元包括位於上述基底中的六個電晶體，其中上述底層單元的上述電晶體的源極係設置在上述第三層，上述底層單元的上述電晶體的閘極係設置在位於上述基底的上述第三層下方的一第四層，以及上述底層單元的上述電晶體的汲極係設置在位於上述基底的上述第四層下方的一第五層；其中上述頂層單元和上述底層單元的上述六個電晶體分別包括：一第一上拉電晶體和一第一下拉電晶體，其中一第一反相器係由上述第一上拉電晶體和上述第一下拉電晶體所形成；一第二上拉電晶體和一第二下拉電晶體，其中交叉耦接於上述第一反相器的一第二反相器係由上述第二上拉電晶體和上述第二下拉電晶體所形成； 一第一傳輸閘電晶體，耦接於上述第一反相器的輸入端和上述位元線之間；以及一第二傳輸閘電晶體，耦接於上述第二反相器的輸入端和上述互補位元線之間；其中上述頂層單元的上述第一傳輸閘電晶體和上述第二傳輸閘電晶體係由上述第一字元線所控制，以及上述底層單元的上述第一傳輸閘電晶體和上述第二傳輸閘電晶體係由上述第二字元線所控制。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659632B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with stacked bit cells
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
FR3076051B1 (fr) * 2017-12-26 2020-01-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit memoire
US10593681B1 (en) * 2018-08-21 2020-03-17 International Business Machines Corporation Three-dimensional monolithic vertical transistor memory cell with unified inter-tier cross-couple
US11968818B2 (en) 2021-03-19 2024-04-23 Samsung Electronics Co., Ltd. SRAM memory cell for stacked transistors with different channel width

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2665644B2 (ja) * 1992-08-11 1997-10-22 三菱電機株式会社 半導体記憶装置
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
KR100665842B1 (ko) * 2004-12-24 2007-01-09 삼성전자주식회사 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조
KR100665853B1 (ko) * 2005-12-26 2007-01-09 삼성전자주식회사 고집적 스태이틱 랜덤 억세스 메모리에 채용하기 적합한적층 메모리 셀
US20090026524A1 (en) * 2007-07-27 2009-01-29 Franz Kreupl Stacked Circuits
KR101567024B1 (ko) * 2009-05-15 2015-11-09 삼성전자주식회사 반도체 기억 소자
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
US9202557B2 (en) * 2013-09-23 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional two-port bit cell
US9524920B2 (en) * 2013-11-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of three dimensional conductive lines
US9299391B2 (en) * 2014-01-21 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional wordline sharing memory
US9659632B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with stacked bit cells

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