KR100665842B1 - 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 - Google Patents
반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 230000003068 static effect Effects 0.000 claims description 6
- 238000007667 floating Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 2
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 101100082447 Arabidopsis thaliana PBL1 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
Description
Claims (20)
- 하나의 글로벌 비트라인에 복수의 파셜 비트라인들 중 하나가 동작적으로 연결되도록 하기 위한 컬럼 패쓰 회로를 구비한 반도체 메모리 장치에서의 컬럼 패쓰 회로배치구조에 있어서;기판에 형성된 제1층으로서의 모오스 층;상기 모오스 층의 상부에서 프리차아지 트랜지스터를 형성하기 위한 제2층; 및상기 제2층으로 전원을 공급하는 전원라인의 콘택이 통과되는 영역을 제외하고서 상기 제2층의 상부에 분할적으로 형성되며 패쓰 스위칭 트랜지스터를 형성하는 제3층을 구비함을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 제2층 및 제3층은 서로 전기적으로 격리되고, 각기 결정화 실리콘 층임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 콘택이 통과되는 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 프리차아지 트랜지스터는 피형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제4항에 있어서, 상기 패쓰 스위칭 트랜지스터는 엔형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 제2층 및 제3층은 트랜지스터의 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제3항에 있어서, 상기 텡스텐 콘택 플러그는 상기 프리차아지 트랜지스터의 소오스와 상기 전원라인 간을 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가짐을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제1항에 있어서, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 전원전압에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호를 각기 수신하는 제1,2 피형 모오스 트랜지스터와; 상기 제1,2 피형 모오스 트랜지스터의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인에 연결된 제1,2 엔형 모오스 트랜지스터가 컬럼 패쓰 회로의 일부를 구성할 경우에,상기 제1,2 피형 모오스 트랜지스터의 액티브 영역이 모오스 층의 상부에 형성된 제1 실리콘 층으로써 형성되고,상기 제1,2 엔형 모오스 트랜지스터의 액티브 영역이 상기 제1 실리콘 층의 상부에 형성된 제2 실리콘 층으로써 형성되며,상기 제2 실리콘 층은 상기 제1 실리콘 층에 상기 전원전압을 인가하기 위해 형성되는 콘택 영역을 경계로 하여 두 개로 나뉘어져 있는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제10항에 있어서, 상기 제1,2 실리콘 층은 서로 전기적으로 격리되고, 각기 결정화 실리콘 층임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제10항에 있어서, 상기 콘택 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제12항에 있어서, 상기 제1,2 피형 모오스 트랜지스터들은 상기 파셜 비트라인을 프리차아지 하기 위한 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제12항에 있어서, 상기 제1,2 엔형 모오스 트랜지스터들은 상기 글로벌 비트 라인에 연결된 컬럼 패쓰 스위칭 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제14항에 있어서, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제15항에 있어서, 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가짐을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
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- 전원전압에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호를 각기 수신하는 제1 도전형 제 1,2 모오스 트랜지스터와; 상기 제1 도전형 제1,2 모오스 트랜지스터의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인에 연결된 제2 도전형 제1,2 모오스 트랜지스터를, 서로 다른 도전형 기판층을 사용하여 적층 배치함에 의해 컬럼 패쓰 회로의 일부를 구성할 경우,상기 제1 도전형 제1,2 모오스 트랜지스터는 제1 도전형 기판층에 형성된 하나의 활성화 영역을 공유하나, 상기 제2 도전형 제1,2 모오스 트랜지스터는 전원인가용 콘택 영역을 경계로 제2 도전형 기판층에서 각기 분리된 활성화 영역에 각기 배치됨을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제18항에 있어서, 상기 전원인가용 콘택 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
- 제18항에 있어서, 상기 제2 도전형 기판층은 상기 제1 도전형 기판층의 상부에 절연적으로 형성된 결정화 실리콘 층이고, 상기 제1 도전형 기판층의 하부에는 피형 기판에 형성된 모오스 층이 형성된 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040111632A KR100665842B1 (ko) | 2004-12-24 | 2004-12-24 | 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 |
US11/206,437 US7214963B2 (en) | 2004-12-24 | 2005-08-18 | 3-D column select circuit layout in semiconductor memory devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040111632A KR100665842B1 (ko) | 2004-12-24 | 2004-12-24 | 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060072872A KR20060072872A (ko) | 2006-06-28 |
KR100665842B1 true KR100665842B1 (ko) | 2007-01-09 |
Family
ID=36610386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040111632A KR100665842B1 (ko) | 2004-12-24 | 2004-12-24 | 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7214963B2 (ko) |
KR (1) | KR100665842B1 (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4565700B2 (ja) | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100702011B1 (ko) * | 2005-03-16 | 2007-03-30 | 삼성전자주식회사 | 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들 |
US7436030B2 (en) * | 2006-08-10 | 2008-10-14 | International Business Machines Corporation | Strained MOSFETs on separated silicon layers |
US20080067554A1 (en) * | 2006-09-14 | 2008-03-20 | Jae-Hun Jeong | NAND flash memory device with 3-dimensionally arranged memory cell transistors |
KR100827696B1 (ko) * | 2006-12-08 | 2008-05-07 | 삼성전자주식회사 | 액티브 영역의 변화 없이 사이즈 조절이 가능한 트랜지스터레이아웃 구조 및 트랜지스터 사이즈 조절 방법 |
JP2012146861A (ja) * | 2011-01-13 | 2012-08-02 | Toshiba Corp | 半導体記憶装置 |
KR20130086663A (ko) * | 2012-01-26 | 2013-08-05 | 삼성전자주식회사 | 반도체 소자 |
US9659632B2 (en) * | 2015-10-20 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM with stacked bit cells |
KR102358481B1 (ko) * | 2017-06-08 | 2022-02-04 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100352766B1 (ko) | 2000-03-07 | 2002-09-16 | 삼성전자 주식회사 | 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5525814A (en) * | 1995-01-19 | 1996-06-11 | Texas Instruments Incorporated | Three dimensional integrated latch and bulk pass transistor for high density field reconfigurable architecture |
US20010050442A1 (en) | 2000-05-12 | 2001-12-13 | Robin Lee | Three-dimensional flash memory structure and fabrication method thereof |
US6717222B2 (en) | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
-
2004
- 2004-12-24 KR KR1020040111632A patent/KR100665842B1/ko active IP Right Grant
-
2005
- 2005-08-18 US US11/206,437 patent/US7214963B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100352766B1 (ko) | 2000-03-07 | 2002-09-16 | 삼성전자 주식회사 | 반도체 메모리 디바이스에서 컬럼 경로 레이아웃 구조 및방법 |
Also Published As
Publication number | Publication date |
---|---|
US7214963B2 (en) | 2007-05-08 |
KR20060072872A (ko) | 2006-06-28 |
US20060138465A1 (en) | 2006-06-29 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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|
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|
FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 14 |