KR100665842B1 - 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 - Google Patents

반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조 Download PDF

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Abstract

배치면적을 감소 또는 최소화하면서도 전류 공급을 원활히 할 수 있는, 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조가 개시된다. 하나의 글로벌 비트라인에 복수의 파셜 비트라인들 중 하나가 동작적으로 연결되도록 하기 위한 컬럼 패쓰 회로를 구비한 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조는, 기판에 형성된 모오스 층; 상기 모오스 층의 상부에서 프리차아지 트랜지스터를 형성하기 위한 제2층; 및 상기 제2층으로 전원을 공급하는 전원라인의 콘택이 통과되는 영역을 제외하고서 상기 제2층의 상부에 분할적으로 형성되며 패스 스위칭 트랜지스터를 형성하는 제3층을 구비한다. 그러한 컬럼 패쓰 회로 배치구조에 따르면, 회로를 구성하는 트랜지스터들이 제한된 사이즈 내에 보다 효율적으로 배치되며 전원공급의 원활화에 기인한 하이 퍼포먼스 회로가 구현되는 효과가 있다.
반도체 메모리 장치, 컬럼 패쓰 회로, 3차원 에스램 셀, 결정화 실리콘 층

Description

반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조{Column path circuit layout in semiconductor memory device}
도 1은 통상적인 컬럼 패쓰 회로를 보여주는 도면
도 2는 도 1의 컬럼 패쓰 회로를 본 발명의 실시 예에 따라 구현한 단면도
도 3는 도 2의 단면을 제공하는 평면 배치도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태이틱 램등과 같은 휘발성 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치(layout)에 관한 것이다.
통상적으로, 개인용 컴퓨터나 전자 통신 기기 등과 같은 전자적 시스템의 고성능화에 부응하여, 메모리로서 탑재되는 스태이틱 램등과 같은 휘발성 반도체 메모리 장치도 나날이 고속화 및 고집적화 되어지고 있다. 이에 따라, 메모리 칩의 제조메이커들은 축소된 크리티컬 디멘젼에 맞는 메모리 셀 및 메모리 셀과 연결되는 기능회로들의 배치와 제조에 온갖 노력을 기울이고 있는 실정이다. 최근에는 공 정 기술이 급속도로 스케일 다운되면서 축소된 메모리 셀이 존재하는 셀 형성 영역에 인접한 주변회로 즉, 셀 코어 영역이라고 불려지기도 하는 기능회로 영역의 회로 배선 배치기술도 고집적화를 결정하는데 중요한 요인을 차지한다. 상기 기능회로 영역에는 단위 메모리 셀의 구동에 필요한 인터페이스 회로로서 기능하는 코어 로직(Core Logic) 예컨대 컬럼 패쓰 회로 등의 회로가 배치될 수 있다.
디자인 룰이 80나노미터 이하로 적용될 경우에 통상적으로 풀씨모스 에스램(SRAM) 셀을 구성하는 6개의 트랜지스터들은 동일 층에 배치됨이 없이 서로 다른 층에 나누어 배치될 수 있다. 결국, 에스램 셀의 셀 피치가 포토리소그래피 공정의 해상도 한계 근방까지로 더욱 축소될 경우에, 도 1에서 보여지는 바와 같이 컬럼 패쓰 회로를 구성하는 피형 및 엔형 모오스 트랜지스터들(P1-P4,N1-N4)과 그에 연결된 배선들(10,11,PBL0-PBL3,GBL)을 축소되어지는 셀 피치에 맞도록 배치하는 작업은 매우 어렵게 된다.
따라서, 반도체 메모리 장치가 고속 및 고집화 됨에 따라, 컬럼 패쓰 회로를 구성하는 트랜지스터들을 제한된 사이즈 내에 보다 효율적으로 배치하는 기술 뿐만 아니라, 상기 트랜지스터들의 동작에 필요한 배선 층들을 고집적화된 메모리 셀의 셀 피치에 맞도록 적합하게 배치하는 기술이 절실히 요구된다. 특히, 에스램 메모리 셀을 구성하는 트랜지스터들이 서로 다른 층에 배치되는 이른 바 3차원 메모리 셀의 출현에 부응하여 메모리 셀과 연결되는 셀 코어 영역도 회로 기능의 저하없이 보다 작은 점유면적으로 구현되어져야 할 필요성이 있다.
따라서, 본 발명의 목적은 셀 형성영역에 인접한 기능회로 영역을 보다 작은 점유면적으로 구현할 수 있는 회로 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 배치면적을 감소 또는 최소화하면서도 전류 공급을 원활히 할 수 있는 컬럼 패쓰 회로 배치구조를 제공함에 있다.
본 발명의 또 다른 목적도 컬럼 패쓰 회로를 구성하는 트랜지스터들 및 상기 컬럼 패쓰 회로의 동작에 필요한 배선 층들을 고집적화된 메모리 셀의 셀 피치에 맞도록 적합하게 배치할 수 있는 반도체 메모리 장치의 회로 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 컬럼 패쓰 회로를 구성하는 트랜지스터들을 제한된 사이즈 내에 보다 효율적으로 배치함은 물론, 상기 트랜지스터들의 동작에 필요한 회로 배선 층들을 3차원으로 고집적화된 메모리 셀의 셀 피치에 맞도록 적합하게 배치할 수 있는 휘발성 반도체 메모리 장치의 컬럼 패쓰 회로 배치구조를 제공함에 있다.
상기한 목적들의 일부를 달성하기 위한 본 발명의 실시예적 양상에 따라, 하나의 글로벌 비트라인에 복수의 파셜 비트라인들 중 하나가 동작적으로 연결되도록 하기 위한 컬럼 패쓰 회로를 구비한 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조는, 기판에 형성된 모오스 층; 상기 모오스 층의 상부에서 프리차아지 트랜지스터를 형성하기 위한 제2층; 및 상기 제2층으로 전원을 공급하는 전원라인의 콘택이 통과되는 영역을 제외하고서 상기 제2층의 상부에 분할적으로 형성되며 패스 스위칭 트랜지스터를 형성하는 제3층을 구비한다.
바람직하기로, 상기 제2층 및 제3층은 서로 전기적으로 격리되어 있고 각기 결정화 실리콘 층일 수 있으며, 상기 콘택이 통과되는 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역일 수 있다. 상기 프리차아지 트랜지스터는 피형 모오스 트랜지스터일 수 있으며, 상기 패쓰 스위칭 트랜지스터는 엔형 모오스 트랜지스터일 수 있다. 상기 제2층 및 제3층은 트랜지스터의 활성화 영역이며, 상기 텡스텐 콘택 플러그는 상기 프리차아지 트랜지스터의 소오스와 상기 전원라인 간을 전기적으로 연결하는 기능을 갖는다. 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가질 수 있으며, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역일 수 있다.
상기한 컬럼 패쓰 회로 배치구조에 따르면, 회로를 구성하는 트랜지스터들이 제한된 사이즈 내에 보다 효율적으로 배치되며 전원공급의 원활화에 기인한 하이 퍼포먼스 회로가 구현되어질 수 있다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
먼저, 도 2는 도 1의 컬럼 패쓰 회로를 본 발명의 실시 예에 따라 구현한 단 면도이고, 도 3는 도 2의 단면을 제공하는 평면 배치도이다. 도 2는 도 3의 평면 구조를 도면의 길이 방향으로 절단하여 취한 개략적 단면구조를 보인 것이다.
도 2와 도 3을 함께 참조하면, 피(p)형 기판의 피웰(p-well)에는 엔형 불순물 영역과 폴리실리콘 게이트(GP:당업자들은 흔히 "게이트 폴리"라고도 칭함)를 갖는 모오스 층이 제1층으로서 형성되고, 상기 모오스 층의 상부에는 프리차아지 트랜지스터(P1-P4)를 형성하기 위한 제2층(CS1)이 배치된다. 또한, 상기 제2층의 상부에는 상기 제2층(CS1)으로 전원(VDD)을 공급하는 전원라인(10)의 콘택(WC)이 통과되는 영역(A3)을 제외하고서 상기 제2층의 상부에 분할적으로 형성되며 패쓰 스위칭 트랜지스터(N1-N4)를 형성하는 제3층(CS2)이 배치된다. 도 3에서, 참조부호들(C1,C2,C3)은 하부와 상부간의 전기적 연결을 위한 콘택들을 나타내고, 도 2의 가장 좌측에 보여지는 게이트 폴리(GP), 탑 게이트(TG1), 및 제2 탑 게이트(TG2)는 도 3에서 가장 상부에서 보여지는 게이트 라인(20)으로 나타나고, 도 3의 게이트 라인(21)은 트랜지스터(P2,N2)에 대한 게이트를 가리킨다. 도 3의 수직 방향으로 서로 평행하게 배치된 파워 라인들(VDD)은 도 1의 전원전압 라인(10,11)에 콘택을 통해 각기 연결되어 전원전압을 인가한다. 상기 도 1의 전원전압 라인(10,11)은 도 3에서는 상기 파워 라인들(VDD)의 하부에서 직교로 배치되어 있다. 상기 도 1의 전원전압 라인(10,11)에 인가된 전원전압이 최소의 전력손실을 갖고 상기 피형 트랜지스터들(P1-P4)의 소오스에 인가되도록 하기기 위하여, 본 실시예에서는 도 3에서 보여지는 영역(A3)만큼 제3층(CS2)을 오픈한 구조를 채용한다.
상기 모오스 층은 인접하는 파셜 비트라인들을 서로 전기적으로 격리하기 위 한 플로팅 노드로서 기능하며 고농도 엔형 액티브 영역이 포함되어 있는 층이다. 상기 제2층(CS1) 및 제3층(CS2)은 SEG(selective epitaxial growth) 또는 SPE(solid phase epitaxy)법에 의해 결정화(crystallized)된 실리콘 층으로 만들어질 수 있다.
도 1에서 하나의 글로벌 비트라인(GBL)이 보여지고 도 2 및 도 3에서는 4개의 글로벌 비트라인들(50,51,..)이 나타나 있어 이해하는데 헷갈릴 수 있겠으나, 도 2 및 도 3에서 보여지는 4개의 글로벌 비트라인들은 도 1에서 보여지는 글로벌 비트라인 자체가 아니라, 도 1에서 보여지는 글로벌 비트라인(GBL)과 패쓰 스위칭 트랜지스터(N1-N4)의 소오스/드레인 노드 사이를 서로 연결하는 연결 라인임을 이해 하여야 한다. 이러한 설명은 비록 첨족 같지만, 하나 더 하면, 도 1에서 보여지는 4개의 파셜(partial) 비트라인들 (PBL0-PBL3)은 도 3에서 보여지는 파셜 비트라인들과 대응되나 도 2에서는 이해의 편의를 위해 텅스텐 콘택 플러그(WC)에 라벨링한 것에 불과하다.
결국, 도 2를 참조 시에 도 1의 컬럼 패쓰 회로는 3층의 적층 구조로 이루어짐을 알 수 있으며, 이는 스태이틱 메모리 셀이 3차원 메모리 셀로 구현되는 경우에 제조공정을 함께 이용할 수 있으므로 보다 더 적합하게 된다.
중요하게도, 제1,2 엔형 모오스 트랜지스터(N1,N2)의 액티브 영역이 제1 결정화 실리콘 층(CS1)의 상부에 형성된 제2 결정화 실리콘 층(CS2)으로써 형성될 때, 상기 제2 결정화 실리콘 층(CS2)은 상기 제1 결정화 실리콘 층(CS1)에 상기 전원전압(VDD)을 인가하기 위해 형성되는 콘택 영역(A3)을 경계로 하여 두 개로 나뉘어 져 있다. 도 3에서 보여지는 영역(A3)과 그에 선대칭적으로 위치된 하부의 영역에 표시된 사선 해칭부분은 상기 제2 결정화 실리콘 층(CS2)이 두 부분으로 나뉘어짐에 따라 하부에 드러나는 상기 제1 결정화 실리콘 층(CS1)을 나타낸다. 이에 대한 수직적 이해는 도 2를 참조시 명확히 이해될 것이다. 즉, 도 2에서, 영역(A3)을 경계로 하여 제2 결정화 실리콘 층(CS2)이 제1부분 영역(A1)과 제2부분 영역(A2)으로 분할되어 있는 것이 보여진다. 상기 콘택 형성영역(A3)을 통해 제공되는 전원전압(VDD)은, 도 1에서 보여지듯이 전원 라인들(10,11)을 통해 피형 모오스 트랜지스터들(P1-P4)의 소오스에 인가된다. 따라서, 본 발명의 실시 예에서와 같이 컬럼 패쓰 회로를 구성하는 트랜지스터들을 3층의 적층 구조로 적절히 배치하는 함에 의해 전원전압의 공급이 원활히 되게 함은 물론, 제한된 사이즈 내에서 보다 효율적인 배치가 달성된다.
상기한 바와 같이, 전원전압(VDD)에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인(PBL0,PBL1)에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호(Y0,Y1)를 각기 수신하는 도 1에서의 제1 도전형 제1,2 모오스 트랜지스터(P1,P2)와; 상기 제1 도전형 제1,2 모오스 트랜지스터(P1,P2)의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인(GBL)에 연결된 제2 도전형 제1,2 모오스 트랜지스터(N1,N2)를, 서로 다른 도전형 기판층을 사용하여 적층 배치함에 의해 컬럼 패쓰 회로의 일부를 구성할 경우에, 상기 제1 도전형 제1,2 모오스 트랜지스터(P1,P2)는 제1 도전형 기판층(CS1)에 형성된 하나의 활성화 영역(S)을 공유하나, 상기 제2 도전형 제1,2 모오스 트랜지스터 (N1,N2)는 전원인가용 콘택 영역(A3)을 경계로 제2 도전형 기판층(CS2)에서 각기 분리된 활성화 영역(A1,A2)에 각기 배치됨을 알 수 있다.
한편, 도 2 및 도 3에서 보여지는 바와 같이 게이트 패턴을 행하는 경우에 게이트 폴리의 크리티컬 디멘젼의 변화(Variation)가 적어 80나노미터 이하의 포토리소그래피 공정에 더 친화적으로 되는 이점을 제공한다. 결국, 하이 퍼포먼스, 스몰 에리어, 리쏘 프렌들리(photo-lithograph friendly) 배치 구현에 본 실시 예의 구조는 보다 더 적합하게 된다.
상기한 바와 같이 기능 회로영역에 컬럼 패쓰 회로를 배치할 경우 배치 마진은 훨씬 더 여유롭게 된다. 이 것은 셀 피치가 축소되는 경우에도 상기 기능 회로 영역 내의 컬럼 패쓰 회로를 구성하는 트랜지스터들 및 배선 라인 배치를 제한된 사이즈 내에서 보다 효율적으로 배치할 수 있도록 해준다. 또한, 상기한 바와 같은 컬럼 패쓰 회로의 신규한 배치에 의해 회로 소자들 및 배선들은 3차원으로 고집적화된 메모리 셀의 셀 피치에 맞도록 적합하게 배치될 수 있다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 제시된 컬럼 패쓰 회로 내의 트랜지스터들의 개수는 본 발명에 따른 실시 예의 일부를 나타내며, 회로 설계자에게 이용 가능한 다른 많은 방법이 적용될 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항의 범위에서 벗어나지 않는 것으로 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으 나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들어, 실시 예에서 변경을 가하여 피형 모오스 트랜지스터와 엔형 모오스 트랜지스터의 층 배치를 변경할 수 있다. 또한, 컬럼 패쓰 회로를 구성하는 트랜지스터들의 배치 이외에도 타의 기능회로를 구성하는 트랜지스터들의 3차원 배치에도 본 발명의 기술적 사상이 확장될 수 있을 것이다.
상술한 바와 같이 본 발명의 컬럼 패쓰 회로 배치구조에 따르면, 회로를 구성하는 트랜지스터들이 제한된 사이즈 내에 보다 효율적으로 배치되며 전원공급의 원활화에 기인한 하이 퍼포먼스 회로가 구현되는 효과가 있다.

Claims (20)

  1. 하나의 글로벌 비트라인에 복수의 파셜 비트라인들 중 하나가 동작적으로 연결되도록 하기 위한 컬럼 패쓰 회로를 구비한 반도체 메모리 장치에서의 컬럼 패쓰 회로배치구조에 있어서;
    기판에 형성된 제1층으로서의 모오스 층;
    상기 모오스 층의 상부에서 프리차아지 트랜지스터를 형성하기 위한 제2층; 및
    상기 제2층으로 전원을 공급하는 전원라인의 콘택이 통과되는 영역을 제외하고서 상기 제2층의 상부에 분할적으로 형성되며 패쓰 스위칭 트랜지스터를 형성하는 제3층을 구비함을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  2. 제1항에 있어서, 상기 제2층 및 제3층은 서로 전기적으로 격리되고, 각기 결정화 실리콘 층임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  3. 제1항에 있어서, 상기 콘택이 통과되는 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  4. 제1항에 있어서, 상기 프리차아지 트랜지스터는 피형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  5. 제4항에 있어서, 상기 패쓰 스위칭 트랜지스터는 엔형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  6. 제1항에 있어서, 상기 제2층 및 제3층은 트랜지스터의 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  7. 제3항에 있어서, 상기 텡스텐 콘택 플러그는 상기 프리차아지 트랜지스터의 소오스와 상기 전원라인 간을 전기적으로 연결하는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  8. 제1항에 있어서, 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가짐을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  9. 제1항에 있어서, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  10. 전원전압에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호를 각기 수신하는 제1,2 피형 모오스 트랜지스터와; 상기 제1,2 피형 모오스 트랜지스터의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인에 연결된 제1,2 엔형 모오스 트랜지스터가 컬럼 패쓰 회로의 일부를 구성할 경우에,
    상기 제1,2 피형 모오스 트랜지스터의 액티브 영역이 모오스 층의 상부에 형성된 제1 실리콘 층으로써 형성되고,
    상기 제1,2 엔형 모오스 트랜지스터의 액티브 영역이 상기 제1 실리콘 층의 상부에 형성된 제2 실리콘 층으로써 형성되며,
    상기 제2 실리콘 층은 상기 제1 실리콘 층에 상기 전원전압을 인가하기 위해 형성되는 콘택 영역을 경계로 하여 두 개로 나뉘어져 있는 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  11. 제10항에 있어서, 상기 제1,2 실리콘 층은 서로 전기적으로 격리되고, 각기 결정화 실리콘 층임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  12. 제10항에 있어서, 상기 콘택 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하게 되는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  13. 제12항에 있어서, 상기 제1,2 피형 모오스 트랜지스터들은 상기 파셜 비트라인을 프리차아지 하기 위한 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  14. 제12항에 있어서, 상기 제1,2 엔형 모오스 트랜지스터들은 상기 글로벌 비트 라인에 연결된 컬럼 패쓰 스위칭 트랜지스터임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  15. 제14항에 있어서, 상기 모오스 층은 플로팅 노드 엔형 활성화 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  16. 제15항에 있어서, 상기 반도체 메모리 장치는 6개의 트랜지스터가 3차원으로 배치된 스태이틱 메모리 셀을 복수를 가짐을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  17. 삭제
  18. 전원전압에 소오스가 병렬로 연결되고 드레인이 각기 제1,2 파셜 비트라인에 대응연결되며 게이트로 각기 제1,2 컬럼 선택신호를 각기 수신하는 제1 도전형 제 1,2 모오스 트랜지스터와; 상기 제1 도전형 제1,2 모오스 트랜지스터의 드레인과 게이트에 드레인 및 게이트가 각기 대응 연결되고 소오스가 공통으로 글로벌 비트라인에 연결된 제2 도전형 제1,2 모오스 트랜지스터를, 서로 다른 도전형 기판층을 사용하여 적층 배치함에 의해 컬럼 패쓰 회로의 일부를 구성할 경우,
    상기 제1 도전형 제1,2 모오스 트랜지스터는 제1 도전형 기판층에 형성된 하나의 활성화 영역을 공유하나, 상기 제2 도전형 제1,2 모오스 트랜지스터는 전원인가용 콘택 영역을 경계로 제2 도전형 기판층에서 각기 분리된 활성화 영역에 각기 배치됨을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  19. 제18항에 있어서, 상기 전원인가용 콘택 영역은 텡스텐 콘택 플러그가 전기적 쇼트 없이 통과하는 영역임을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
  20. 제18항에 있어서, 상기 제2 도전형 기판층은 상기 제1 도전형 기판층의 상부에 절연적으로 형성된 결정화 실리콘 층이고, 상기 제1 도전형 기판층의 하부에는 피형 기판에 형성된 모오스 층이 형성된 것을 특징으로 하는 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조.
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