TWI600097B - Manufacturing method of package substrate for mounting semiconductor device, package substrate for mounting semiconductor device, and semiconductor package - Google Patents

Manufacturing method of package substrate for mounting semiconductor device, package substrate for mounting semiconductor device, and semiconductor package Download PDF

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TWI600097B
TWI600097B TW101108124A TW101108124A TWI600097B TW I600097 B TWI600097 B TW I600097B TW 101108124 A TW101108124 A TW 101108124A TW 101108124 A TW101108124 A TW 101108124A TW I600097 B TWI600097 B TW I600097B
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Tadashi Tamura
Saori Kawasaki
Akihiko Wakabayashi
Kuniji Suzuki
Yoshiaki Tsubomatsu
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Hitachi Chemical Co Ltd
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Description

半導體元件搭載用封裝基板之製造方法，半導體元件搭載用封裝基板及半導體封裝
本發明係有關於能夠高密度化之半導體元件搭載用封裝基板之製造方法、半導體元件搭載用封裝基板及半導體封裝，更詳細而言，係有關於具備倒裝晶片連接端子的半導體元件搭載用封裝基板之製造方法、半導體元件搭載用封裝基板及半導體封裝，該倒裝晶片連接端子係與具有凸塊之半導體元件作連接。
作為將半導體元件與半導體元件搭載用封裝基板(以下，亦有將「半導體元件搭載用封裝基板」稱作「封裝基板」的情況)之連接端子作電性連接的方法，係使用有倒裝晶片連接法(flip chip connection)。在此倒裝晶片連接中，由於要與半導體元件的凸塊形成良好之焊料圓角(solder fillet)之目的，多半會使用下述方法：在封裝基板之倒裝晶片連接端子上形成預焊料，藉由此預焊料與形成於半導體元件之凸塊處之焊料兩者確保焊料量，來與設置在半導體元件之凸塊作連接。另一方面，伴隨著電子零件之小型化和高密度化，產生了將與半導體元件連接之連接端子高密度地作配置的必要，而對於倒裝晶片連接端子之細微化有所要求。
若是將倒裝晶片連接端子細微化，則因為會形成有預焊料之連接端子的面積減少，故被形成在倒裝晶片連接端 子上的預焊料之量亦會減少，其結果，與半導體元件之凸塊所形成的焊料圓角，其形成會變得不充分，而有著連接可靠性降低的問題。又，若是想要在細微之倒裝晶片連接端子上形成預焊料並使此預焊料對於與半導體元件之連接為充分之量，則如圖1所示，由於在一般之製法中，倒裝晶片連接端子26係相對於封裝基板之表面形成為凸狀，故預焊料19會繞流至倒裝晶片連接端子26的側面，而有著在相鄰倒裝晶片連接端子26之間會產生預焊料19之橋接的問題。亦即，即使為了要在倒裝晶片連接端子26上形成預焊料19而供給焊料，亦會有相當比例之焊料被耗用於覆蓋倒裝晶片連接端子26之側面，對於可用以形成連接所需的焊料圓角之預焊料19的比例會減少，不僅如此，相鄰倒裝晶片連接端子26還會產生橋接。
作為改善此種問題之方法，揭示有：將封裝基板上成為倒裝晶片連接端子之區域的配線圖案形成為相對較長，以使此區域之焊料量增加的方法(專利文獻1)，或藉由將成為倒裝晶片連接端子之區域的配線圖案的寬度相較於其他區域來部分地加寬，以使倒裝晶片連接端子上之預焊料量增加的方法(專利文獻2)。
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2002-329744號公報
〔專利文獻2〕日本特開2005-101137號公報
若依據上述專利文獻1、2的方法，則能夠某種程度地確保用以與半導體元件作連接之倒裝晶片連接端子上的預焊料的量。但是，如圖1所示，形成倒裝晶片連接端子26之電路圖案，其係形成為從封裝基板1的表面形成為凸狀之電路圖案(以下，亦有稱作「凸狀電路」之情況)，與封裝基板1之絕緣層3的表面密著者僅有此凸狀電路32之底面。並且，由於此凸狀電路32一般係利用半加成法(semi-additive method)等伴隨有蝕刻的方法來形成，因此會產生所謂的底切現象(undercut)，其結果，電路圖案之寬度在厚度方向之中間處和底部(底面側)處會變得比在頂部(表面側)處狹窄。因此，若將倒裝晶片連接端子26細微化，則因倒裝晶片連接端子26與其下方的絕緣層3之間的密著面積減少和電路圖案的寬度減少，密著力會降低，在倒裝晶片連接時僅需施加些許外力，倒裝晶片連接端子26即會有發生剝離的可能性。
本發明係有鑑於上述問題點而完成者，其目的在於：提供一種半導體元件搭載用封裝基板之製造方法、半導體元件搭載用封裝基板、以及半導體封裝，其能夠形成即使細微也會確保密著力之倒裝晶片連接端子，並且藉由具備有倒裝晶片連接端子，其會確保對於與半導體元件的凸塊之倒裝晶片連接為必要之預焊料的量，而能夠對應高密度 化且可靠性亦優良。
本發明，係有關於下述發明。
1.一種半導體元件搭載用封裝基板之製造方法，具備有：準備將第1載體金屬箔、第2載體金屬箔與基底金屬箔依此順序層積之多層金屬箔，並將此多層金屬箔的基底金屬箔側與基材層積而形成核心基板之製程；在前述多層金屬箔的第1載體金屬箔與第2載體金屬箔之間，將第1載體金屬箔作物理性剝離之製程；在前述核心基板的第2載體金屬箔上，施行第1圖案鍍膜之製程；在包含前述第1圖案鍍膜之第2載體金屬箔上，形成絕緣層、導體電路與層間連接，而形成層積體之製程；在前述多層金屬箔的第2載體金屬箔與基底金屬箔之間，將前述層積體與第2載體金屬箔一同從核心基板作物理性剝離來分離之製程；與藉由在前述經剝離之層積體的第2載體金屬箔上，形成蝕刻阻劑並進行蝕刻，使第1圖案鍍膜從前述層積體表面的絕緣層露出而形成內埋電路之製程，或在前述層積體表面的第1圖案鍍膜上形成立體電路之製程，或在前述層積體表面的絕緣層上形成立體電路之製程，或在前述層積體表面的第1圖案鍍膜上形成凹陷形狀之製程。
2.一種半導體元件搭載用封裝基板之製造方法，具備有：準備將第1載體金屬箔、第2載體金屬箔與基底金屬箔依此順序層積之多層金屬箔，並將此多層金屬箔的基 底金屬箔側與基材層積而形成核心基板之製程；在前述多層金屬箔的第1載體金屬箔與第2載體金屬箔之間，將第1載體金屬箔作物理性剝離之製程；在前述核心基板的第2載體金屬箔上，施行第1圖案鍍膜之製程；在包含前述第1圖案鍍膜之第2載體金屬箔上，形成絕緣層、導體電路與層間連接，而形成層積體之製程；在前述多層金屬箔的第2載體金屬箔與基底金屬箔之間，將前述層積體與第2載體金屬箔一同從核心基板作物理性剝離來分離之製程；在前述經剝離的層積體之第2載體金屬箔上，施行第2圖案鍍膜之製程；與在第2載體金屬箔的已進行前述第2圖案鍍膜部分以外之部分上，形成蝕刻阻劑並進行蝕刻，以藉由蝕刻來將已進行前述第2圖案鍍膜之部分以及已形成蝕刻阻劑之部分該等以外之第2載體金屬箔除去，使第1圖案鍍膜從前述層積體表面的絕緣層露出而形成內埋電路之製程，或在前述層積體表面的第1圖案鍍膜上形成立體電路之製程，或在前述層積體表面的絕緣層上形成立體電路之製程，或在前述層積體表面的第1圖案鍍膜上形成凹陷形狀之製程。
3.如第1項或第2項所記載之半導體元件搭載用封裝基板之製造方法，其中，在包含第1圖案鍍膜之第2載體金屬箔上，形成絕緣體、導體電路與層間連接，而形成層積體之製程；與在多層金屬箔的第2載體金屬箔與基底金屬箔之間，將前述層積體與第2載體金屬箔一同從核心基板作物理性剝離來分離之製程，在此兩製程之間，具備 有：形成所欲之層數的絕緣層與導體電路之製程。
4.如第1~3項中之任一項所記載之半導體元件搭載用封裝基板之製造方法，其中，在使第1圖案鍍膜從層積體表面的絕緣層露出而形成內埋電路之製程中，係形成倒裝晶片連接端子，在於層積體表面的第1圖案鍍膜上形成立體電路之製程中，係形成柱體(pillar)或在倒裝晶片連接端子的長邊方向的一部分形成凸形狀，在於層積體表面的絕緣層上形成立體電路之製程中，係形成虛設端子。
5.一種半導體元件搭載用封裝基板，係為藉由如第1~4項中之任一項所記載之半導體元件搭載用封裝基板之製造方法所製造出的半導體元件搭載用封裝基板，其係具備有：絕緣層；內埋電路，以使其頂面露出於該絕緣層之表面的方式而設置；與焊料阻劑，被設置在前述絕緣層上以及內埋電路上；其中，該內埋電路係被配置在該焊料阻劑的開口內且形成倒裝晶片連接端子，此倒裝晶片連接端子係被厚度3μm以上之預焊料所被覆。
6.如第5項所記載之半導體元件搭載用封裝基板，其中，在形成倒裝晶片連接端子之內埋電路的底面處連接有通孔。
7.如第5項或第6項所記載之半導體元件搭載用封裝基板，其中，在倒裝晶片連接端子的長邊方向的一部分形成有凸形狀。
8.如第5~7項中之任一項所記載之半導體元件搭載用封裝基板，其中，在倒裝晶片連接端子的長邊方向的一 部分形成有凹陷形狀。
9.如第5~8項中之任一項所記載之半導體元件搭載用封裝基板，其中，倒裝晶片連接端子的前端被配置於焊料阻劑的開口內。
10.如第5~9項中之任一項所記載之半導體元件搭載用封裝基板，其中，所設置之內埋電路，其在倒裝晶片連接端子的長邊方向的兩側或者是單側具備延長部分。
11.如第5~10項中之任一項所記載之半導體元件搭載用封裝基板，其中，倒裝晶片連接端子的一部分在短邊方向上被擴張。
12.一種半導體封裝，係在如第5~11項中之任一項所記載之半導體元件搭載用封裝基板的倒裝晶片連接端子上，藉由倒裝晶片連接來搭載半導體元件的凸塊。
若依據本發明，則能夠提供一種半導體元件搭載用封裝基板之製造方法、半導體元件搭載用封裝基板、以及半導體封裝，其能夠形成即使細微也會確保密著力之倒裝晶片連接端子，並且藉由具備有倒裝晶片連接端子，其會確保對於與半導體元件的凸塊之倒裝晶片連接為必要之預焊料的量，而能夠對應高密度化且可靠性亦為優良。
以下，使用圖2~圖9，針對本發明之半導體元件搭 載用封裝基板之例作說明。
作為本發明之半導體元件搭載用封裝基板(以下，稱作「封裝基板」)的第1例，可舉出：如圖2所示之半導體元件搭載用封裝基板1，其係具備有：絕緣層3；內埋電路2，以使其頂面露出於該絕緣層3之表面的方式而設置；與焊料阻劑4，被設置在前述絕緣層3上以及內埋電路2上；其中，該內埋電路係被配置在該焊料阻劑4之開口31內且形成倒裝晶片連接端子26，此倒裝晶片連接端子26係被厚度3μm以上之預焊料19所被覆。若依據此構成，則倒裝晶片連接端子26係由頂面露出於絕緣層3之表面的內埋電路2所形成。因此，由於倒裝晶片連接端子26之側面與底面係內埋至絕緣層3中而被固定，故即使形成倒裝晶片連接端子26之內埋電路2是線寬/線距(line/space)為20μm/20μm以下之等級的細微電路圖案，亦成為能夠形成會確保與絕緣層3之密著力的倒裝晶片連接端子26。因為具備有倒裝晶片連接端子26的長邊方向的兩側被延長之內埋電路2者，會成為內埋電路2亦從兩側固定倒裝晶片連接端子26，故從確保密著力的觀點來看為理想，不過，本發明相較於如圖1所示之凸狀電路32，即會成為能夠形成即使細微也會確保與絕緣層3之密著力之倒裝晶片連接端子26。因此，亦能夠如圖3所示，設置僅在倒裝晶片連接端子26的長邊方向的單側被延長之內埋電路2，在此情況下，由於可以將倒裝晶片連接端子26的尺寸縮小，故在可以謀求更高密度化這點為理想。又 ，亦能夠如圖4所示，設置在倒裝晶片連接端子26的長邊方向的單側以及兩側被延長之內埋電路2二者。如此，由於在倒裝晶片連接端子26的長邊方向被延長之內埋電路2不論是設置在倒裝晶片連接端子26的長邊方向的兩側、或僅設置在單側均可，故能夠將設計的自由度增大。又，由於倒裝晶片連接端子26被厚度3μm以上之預焊料19所被覆，故會成為能夠確保與半導體元件15之凸塊25之倒裝晶片連接中所必要之焊料量。從而，可提供一種半導體元件搭載用封裝基板1，其能夠對應於高密度化且可靠性亦為優良。
本發明之所謂絕緣層，係指使用有機絕緣材料所形成之絕緣基板、核心基板、薄膜、層間絕緣層、增疊(build-up)層等。作為此種絕緣層，可使用一般用於封裝基板者，並可舉出使環氧樹脂或聚醯亞胺樹脂含浸於玻璃布(glass cloth)的預浸材、將環氧系黏著薄片或聚醯亞胺系黏著薄片等加熱、加壓所形成者。
本發明之內埋電路，係指以至少其底面及其側面的一部分內埋至絕緣層中且至少其頂面露出於絕緣層的表面之方式所設置之電路。此種內埋電路，例如，可利用所謂的轉印法等來形成：亦即，將金屬箔作為供電層，並於其上方利用圖案電鍍來形成特定之電路圖案，再於此電路圖案上形成絕緣層，而將電路圖案內埋至絕緣層中之後，利用蝕刻等來將作為供電層之金屬箔除去，而使被內埋至圖案絕緣層中之電路圖案的表面從絕緣層露出。
本發明之焊料阻劑，係以使預焊料不會附著在成為倒裝晶片連接端子之內埋電路以外的部分之方式來保護封裝基板的表面者。又，藉由透過設置於焊料阻劑之開口來規定內埋電路中成為倒裝晶片連接端子之部分，此開口內的內埋電路會形成倒裝晶片連接端子。作為焊料阻劑，從可以精確度良好地形成用以形成倒裝晶片連接端子且長度100μm×寬度100μm以下之等級之微小開口的觀點來看，較理想是感光性焊料阻劑。
本發明之倒裝晶片連接端子，係指用以將半導體元件藉由倒裝晶片連接來搭載在封裝基板上之連接端子。又，倒裝晶片連接係指將半導體元件之主動元件面朝向封裝基板來連接之方法，其是在半導體元件上形成作為電極之凸塊後，將半導體元件翻轉並對準封裝基板上的搭載位置，以將半導體元件之凸塊與形成於封裝基板上之倒裝晶片連接端子作連接之方法。本發明之倒裝晶片連接端子，不僅指與半導體元件的凸塊實際抵接之連接部，亦指內埋電路與半導體元件之凸塊作連接且在焊料阻劑之開口內露出於絕緣層的表面之部分。在倒裝晶片連接端子的表面上，為了防止表面氧化並確保預焊料之潤濕性，可以設置鎳/金鍍膜(形成有鎳鍍膜與在其上之金鍍膜者)、鎳/鈀/金鍍膜(形成有鎳鍍膜、在鎳鍍膜上之鈀鍍膜、在鈀鍍膜上之金鍍膜者)等保護鍍膜。
本發明之預焊料，係指為了與半導體元件之倒裝晶片連接而設置在倒裝晶片連接端子上之焊料。預焊料可藉由 將焊料糊印刷並回焊之方法、其他公知方法來形成。作為焊料糊的一例，可舉出用於電子零件安裝且係將Sn(錫)-Pb(鉛)系、Sn(錫)-Ag(銀)-Cu(銅)系等焊料粒子與松香和有機溶劑混合者等。在焊料糊之印刷中，可使用金屬遮罩或絲網版(silk screen)等。回焊可使用一般用於電子零件安裝之紅外線回焊、熱風回焊、VPS(vapor phase soldering)回焊等來進行。回焊條件會依焊料糊而不同，但可舉出下述條件：例如，若是Sn-Pb(錫-鉛)系，則峰值溫度為240℃程度，若是Sn(錫)-Ag(銀)-Cu(銅)系，則峰值溫度為260℃程度。
本發明之封裝基板的倒裝晶片連接端子係被厚度3μm以上之預焊料所被覆。若預焊料的厚度未滿3μm，則在倒裝晶片連接端子與半導體元件的凸塊之間會無法充分地形成焊料圓角，而難以確保連接可靠性。另一方面，若預焊料的厚度超過20μm，則會有與相鄰倒裝晶片連接端子上的預焊料產生焊料橋接的可能性。因此，預焊料的厚度較理想是3μm以上且20μm以下。並且，由於倒裝晶片連接端子的頂面一般在俯視時是呈細長之長方形，將焊料糊等回焊所形成之預焊料會由於焊料的表面張力而形成為略半圓柱狀(魚板狀)。因此，預焊料的厚度在倒裝晶片連接端子之長邊方向(長度方向)與短邊方向(寬度方向)的略中央處會形成為最厚。因此，在本發明中，預焊料的厚度係設為：針對在倒裝晶片連接端子的長邊方向(長度方向)與短邊方向(寬度方向)的略中央處，使用非 接觸式階差測定機測定焊料阻劑表面與焊料表面的階差所求得者。
作為本發明之封裝基板的第2例，可舉出如圖5所示且在包含倒裝晶片連接端子26之內埋電路2的底面連接有通孔(via)18者。並且，係省略預焊料而顯示。在圖5中，在倒裝晶片連接端子26的底面、以及從此倒裝晶片連接端子26在長邊方向延長之內埋電路2的底面二者均形成有通孔18，但亦可僅在該等其中之一形成有通孔18。亦即，在此第2例中，通孔18係形成於：內埋至絕緣層3之倒裝晶片連接端子26的底面、從此倒裝晶片連接端子26在長邊方向延長之內埋電路2的底面、或是該等二者的底面。藉由通孔18如此連接於底面，倒裝晶片連接端子26或從倒裝晶片連接端子26在長邊方向延長之內埋電路2會因通孔18而被固定於絕緣層3，故相較於第1例，會成為能夠使倒裝晶片連接端子26與絕緣層3之密著更加強固。
在本發明中，通孔係指將封裝基板上設置為多層之配線層的層間作連接者，例如可藉由利用雷射等來形成配線層之層間連接用的孔後，再對此孔內進行鍍膜等來形成。並且，為了爭取倒裝晶片連接端子的底面或從倒裝晶片連接端子在長邊方向延長之內埋電路的底面與通孔的連接面積，較理想是藉由所謂的填孔(filled via)鍍膜來形成通孔。
作為本發明之封裝基板的第3例，可舉出如圖6中所 示且在倒裝晶片連接端子26的長邊方向的一部分形成有凸形狀27者。並且，係省略預焊料19而顯示。此凸形狀27，例如，可藉由形成鍍膜阻劑後對內埋電路中成為倒裝晶片連接端子26處的一部分作圖案鍍膜來形成。又，雖未圖示，但例如可藉由形成其側面的一部分與其頂面從絕緣層3的表面突出之內埋電路後，再形成蝕刻阻劑，並以突出之內埋電路的一部分維持突出地殘留但其他部分成為與絕緣層3的表面同一平面之方式來蝕刻而形成。凸形狀27的高度較理想是3μm~8μm程度，設置凸形狀27之範圍較理想是倒裝晶片連接端子26的短邊方向(寬度方向)的尺寸的50%~100%且是倒裝晶片連接端子26的長邊方向(長度方向)的尺寸的10%~70%程度。由於藉由如此地在倒裝晶片連接端子26的長邊方向的一部分形成凸形狀27，焊料會堆積在凸形狀27的階差部分(未圖示)，故相較於表面為平坦之情況，可以使配置於倒裝晶片連接端子26上之焊料的量增加。又，由於凸形狀27會成為使其他部分的焊料集中的原因，焊料會以凸形狀27作為中心而凝集，故也可以將突出的焊料堆積物形成於倒裝晶片連接端子26的長邊方向的選定位置。因此，由於可以對應搭載於倒裝晶片連接端子26之半導體元件的凸塊位置來設置倒裝晶片連接端子26上的突出部分，故可以將倒裝晶片連接端子26與半導體元件的凸塊確實地作連接。
作為本發明之封裝基板的第4例，可舉出如圖7中所 示且在倒裝晶片連接端子26的長邊方向的一部分形成有凹陷形狀28者。並且，係省略預焊料而顯示。雖未圖示，但此凹陷形狀28例如可藉由形成其頂面從絕緣層3的表面露出之內埋電路後，再形成蝕刻阻劑，並以下述方式來蝕刻而形成：使頂面露出之內埋電路，其頂面的一部分比絕緣層3的表面更凹陷，但其他部分維持原樣地殘留。凹陷形狀28的深度較理想是3μm~8μm程度，凹陷形狀28的範圍較理想是倒裝晶片連接端子26的短邊方向(寬度方向)的尺寸的50%~100%且是倒裝晶片連接端子26的長邊方向(長度方向)的尺寸的10%~70%程度。由於藉由如此地形成凹陷形狀28，已熔融之焊料會堆積於此部分，故可以使配置在倒裝晶片連接端子26上之焊料(未圖示)的量增加。亦即，由於凹陷形狀28發揮作為堆積焊料之容器的功能，焊料會堆積於凹陷形狀28之中，故可以在倒裝晶片連接端子26上形成焊料且此焊料對於形成焊料圓角而言為充分的。
作為本發明之封裝基板的第5例，可舉出如圖3所示且倒裝晶片連接端子26的前端係形成於焊料阻劑4的開口31內者。並且，係省略預焊料而顯示。當電路圖案如同以往之一般封裝基板是藉由將黏著於絕緣層3的表面上之金屬箔蝕刻而形成時，此電路圖案為凸狀電路32(圖1)，所形成之倒裝晶片連接端子26僅其底面會與絕緣層3黏著。又，因為係經由蝕刻來形成，故由凸狀電路32所成之電路圖案，從剖面來觀察時，會產生有相較於電路圖 案的表面側，其底面側的寬度成為更細之現象，即所謂的底切現象(undercut)。因此，若倒裝晶片連接端子26的尺寸細微化，則由於由凸狀電路32所成之電路圖案的底面與絕緣層3之黏著面積會減少，故其與絕緣層3之密著力會降低，在進行倒裝晶片連接時僅施加些許外力即會有剝離的可能性。因此，為了確保絕緣層3與倒裝晶片連接端子26之密著力，採用有：藉由將電路圖案利用焊料阻劑4作被覆而從上側來作固定，並使倒裝晶片連接端子26從焊料阻劑4的開口31露出，而利用焊料阻劑4將倒裝晶片連接端子26的長邊方向的兩側來作固定的方法。但是，在此方法中，因為焊料阻劑4的開口31的寬度會被焊料阻劑4的解析度極限所限定，故有必要將倒裝晶片連接端子26設為比焊料阻劑4的解析度極限更長。又，因此，電路圖案之佈線(wiring)自由度亦會受限。若依據本發明之封裝基板1的第5例，則由於倒裝晶片連接端子26是藉由其頂面從絕緣層3的表面露出之內埋電路所形成，故會成為即使細微亦能夠確保密著力。因此，不需要藉由焊料阻劑4來將在倒裝晶片連接端子26的長邊方向的兩側被延長之電路圖案從上方被覆作固定，即可以將倒裝晶片連接端子26的前端形成於焊料阻劑4的開口31內。從而，由於不會受到焊料阻劑4之解析度所限制，可以將倒裝晶片連接端子26細微化，故成為能夠謀求更高密度化，並且可以使電路圖案設計的自由度提升。
作為本發明之封裝基板的第6例，可舉出如圖4中所 示且設置有在倒裝晶片連接端子26的長邊方向的兩側或單側被延長之內埋電路2者。若依據本發明之封裝基板的第6例，則與第5例相同地，由於不會受到焊料阻劑4之解析度所限制而可以將倒裝晶片連接端子26細微化，故成為能夠謀求更高密度化，並且可以使電路圖案設計的自由度提升。
作為本發明之封裝基板的第7例，可舉出如圖8中所示且倒裝晶片連接端子26的一部分具備有在短邊方向(寬度方向)被擴張之部分33者。倒裝晶片連接端子26的前端可形成在焊料阻劑4的開口31內。並且，係省略預焊料而顯示。因為藉由此倒裝晶片連接端子26部分地具備有在短邊方向(寬度方向)被擴張之部分33，與絕緣層3之密著面積會擴大，故可以使倒裝晶片連接端子26與絕緣層3之密著力更進一步提升，並且，可以確保更多之預焊料19的量，又，由於在短邊方向(寬度方向)被擴張之部分33的預焊料19會藉由表面張力將其以外之部分的焊料集中過來而形成焊料堆積物，故可以將焊料堆積物安定地形成在選定之位置。
作為本發明之半導體封裝的一例，可舉出如圖9中所示且將半導體元件15藉由倒裝晶片連接來搭載在上述第1~第7之例的封裝基板1上者。在半導體元件15的凸塊25形成面與半導體元件搭載用封裝基板1之具備有倒裝晶片連接端子26的絕緣層3之間，較理想是填充有底部填材(underfill)23。據此，則成為底部填材23能夠使半導 體元件15的凸塊25形成面與具備有倒裝晶片連接端子26的絕緣層3之間的密著力更加強固。從而，可提供一種半導體封裝24，其對應於高密度化且可靠性亦為優良。
以下，使用圖10~圖18，針對本發明之封裝基板的製造方法的一例作說明。
首先，如圖10中所示，準備將第1載體金屬箔10、第2載體金屬箔11、與基底金屬箔12依此順序層積之多層金屬箔9。
第1載體金屬箔10係用以保護第2載體金屬箔11的表面(與第1載體金屬箔10之間)者，並被設為在其與第2載體金屬箔11之間能夠作物理性剝離。只要可以保護第2載體金屬箔11的表面，則不問其材質或厚度，但在通用性與處理性之觀點上，作為材質，較佳是銅箔或鋁箔，作為厚度，較佳是1~35μm。又，在第1載體金屬箔10與第2載體金屬箔11之間，較佳是設置有用以將該等之間的剝離強度安定化之剝離層(未圖示)，作為剝離層，較佳是即使將與絕緣樹脂作層積時的加熱、加壓進行複數次，剝離強度也能夠安定化者。作為此種剝離層，可舉出：在日本特開2003-181970號公報中所揭示之形成有金屬氧化物層與有機劑層者、在日本特開2003-094553號公報中所揭示之由Cu-Ni-Mo合金所成者、在日本再公表專利WO2006/013735號公報中所揭示之含有Ni以及W的金屬氧化物或者是Ni以及Mo的金屬氧化物者。並且，當將第1載體金屬箔10在其與第2載體金屬箔11之間作 物理性剝離時，較理想是此剝離層係以附著在第1載體金屬箔10側之狀態下來剝離，而不殘留在第2載體金屬箔11的表面上。
第2載體金屬箔11係為了在剝離第1載體金屬箔10後的表面上進行第1圖案鍍膜13而成為供給電流之晶種層(供電層)者，並被設為在其與第1載體金屬箔10之間以及其與基底金屬箔12之間能夠作物理性剝離。只要能夠與基底金屬箔12一同地作為供電層來作用，則不特別問其材質或厚度，但在通用性與處理性之觀點上，作為材質，較佳是銅箔或鋁箔，作為厚度，可使用1~18μm者。但是，由於在如後所述地形成外層電路2時(圖16(12)、(13)、(14))其會被利用蝕刻除去，故為了極力降低蝕刻量之偏差而形成高精確度之細微電路，較佳是1~5μm之極薄金屬箔。又，在其與第1載體金屬箔10之間以及與基底金屬箔12之間，為了將該等之間的剝離強度安定化，較佳是設置如上所述之剝離層(未圖示)。並且，此剝離層因為係與第2載體金屬箔11、基底金屬箔12成為一體來作為晶種層作用，故較理想是具備有導電性者。並且，此剝離層在與第2載體金屬箔11、基底金屬箔12之間作物理性剝離時，較理想是以附著在基底金屬箔12側的狀態來剝離而不殘留在第2載體金屬箔11的表面上者。
基底金屬箔12係在將多層金屬箔9與基材16作層積而製作核心基板17時安置在與基材16作層積之側者，並 被設為在其與第2載體金屬箔11之間能夠作物理性剝離。只要是在與基材16作層積時具備有與基材16間之黏著性，則不特別問其材質或厚度，但在通用性與處理性之觀點上，作為材質，較佳是銅箔或鋁箔，作為厚度，較佳是9~70μm。又，在其與第2載體金屬箔11之間，為了將該等之間的剝離強度安定化，較佳是設置如上所述之剝離層(未圖示)。並且，此剝離層在與第2載體金屬箔11、基底金屬箔12之間作物理性剝離時，較理想是以附著在基底金屬箔12側的狀態來剝離，而不殘留在第2載體金屬箔11的表面上者。
作為多層金屬箔9，係使用：為具備有3層以上之金屬箔(例如，如上所述，第1載體金屬箔10、第2載體金屬箔11、與基底金屬箔12)之多層金屬箔9，並至少2處之間(例如，如上所述，在第1載體金屬箔10與第2載體金屬箔11之間、以及在第2載體金屬箔11與基底金屬箔12之間)能夠作物理性剝離者。在將基材16層積於多層金屬箔9之基底金屬箔12側而形成核心基板17之製程時，雖然會有樹脂粉末等異物附著在第1載體金屬箔10的表面上之情況，但即使附著有這樣的異物，由於藉由將第1載體金屬箔10在其與第2載體金屬箔11之間作物理性剝離會形成不被樹脂粉末等異物影響之第2載體金屬箔11的表面，故可以確保高品質之金屬箔表面。從而，由於在將第2載體金屬箔11作為晶種層使用而進行第1圖案鍍膜13之情況下亦可以抑制缺陷之發生，故成為能夠謀 求良率之提升。
接著，如圖11(1)中所示，將多層金屬箔9之基底金屬箔12側與基材16作層積來形成核心基板17。基材16係與多層金屬箔9作層積一體化而形成核心基板17者，作為基材16，可以使用一般作為半導體元件搭載用封裝基板1的絕緣層3所使用者。作為此種基材16，可舉出環氧玻璃布(glass epoxy)、聚醯亞胺玻璃布(glass polyimide)等。核心基板17係使用多層金屬箔9而在製造封裝基板1時成為支持基板者，藉由確保剛性以使作業性提升、以及防止處理時之損傷來使良率提升作為主要功能者。因此，作為基材16，較理想是具備有玻璃纖維等補強材料者，例如，可藉由將環氧玻璃布、聚醯亞胺玻璃布等預浸材與多層金屬箔9重疊，並使用熱壓法等加熱、加壓而作層積一體化來形成。由於藉由在基材16的兩側(圖11(1)之上下兩側)層積多層金屬箔9並進行其後之製程，可以在1次的製程中進行2個製造封裝基板1之製程，故可謀求製程數之降低。又，由於可以構成在核心基板17的兩側為對稱構成之層積板，故可抑制彎曲，亦可抑制因作業性或者是勾卡在製造設備等所導致的損傷。
接著，如圖11(2)中所示，在多層金屬箔9的第1載體金屬箔10與第2載體金屬箔11之間，將第1載體金屬箔10作物理性剝離。在第1載體金屬箔10的表面上，會有附著有層積時來自於成為基材16之材料的預浸材等的樹脂粉末等異物的情況。因此，使用此第1載體金屬箔 10來形成電路時，會有由於附著在表面上之樹脂粉末等異物，而在電路中產生斷路或短路等缺陷之情況，並有涉及良率之降低的可能性。但是，由於藉由如此地將第1載體金屬箔10剝離除去，可以使用未附著有樹脂粉末等異物之第2載體金屬箔11來形成電路，故可以抑制電路缺陷之發生，並成為能夠改善良率。又，因為能夠將第1載體金屬箔10作物理性剝離，故藉由調整第1載體金屬箔10與第2載體金屬箔11之間的剝離強度，可以輕易地進行剝離作業。此時，較理想是多層金屬箔9的第1載體金屬箔10與第2載體金屬箔11之間的剝離層(未圖示)係移轉至第1載體金屬箔10側。藉此，由於在將第1載體金屬箔10剝離後之第2載體金屬箔11側，第2載體金屬箔11的表面會露出，故在後續製程中對於第2載體金屬箔11上所進行之鍍膜阻劑之形成或第1圖案鍍膜13之形成不會被剝離層所阻礙。
於此，多層金屬箔9較理想是：第2載體金屬箔11與基底金屬箔12之間的剝離強度形成為比第1載體金屬箔10與第2載體金屬箔11之間的剝離強度更大之多層金屬箔9。藉此，在第1載體金屬箔10與第2載體金屬箔11之間作物理性剝離時，可以抑制第2載體金屬箔11與基底金屬箔12之間也同時剝離。作為剝離強度，在加熱、加壓前之初期，若是設為：於第1載體金屬箔10與第2載體金屬箔11之間設為2N/m~50N/m，於第2載體金屬箔11與基底金屬箔12之間設為10N/m~70N/m，且 於第1載體金屬箔10與第2載體金屬箔11之間的剝離強度成為比於第2載體金屬箔11與基底金屬箔12之間的剝離強度小了5N/m~20N/m，則由於不會在製造製程中因處理而剝離，但另一方面在要剝離時又很容易，而且可以抑制在剝離第1載體金屬箔10同時剝離第2載體金屬箔11，故作業性良好。
剝離強度之調整，例如，係如同在日本特開2003-181970號公報或日本特開2003-094553號公報、日本再公表專利WO2006/013735號公報中所示，藉由調整成為剝離層的基底之第2載體金屬箔11的表面(與第1載體金屬箔10之間)的粗度後，調整用以形成成為剝離層之金屬氧化物或合金鍍膜層的鍍液組成或條件而成為可能。
接著，如圖11(3)中所示，在殘留於核心基板17上之第2載體金屬箔11上，進行第1圖案鍍膜13。如上所述，由於在第2載體金屬箔11之表面(與第1載體金屬箔10之間)未附著有來自於在層積時所使用之預浸材等的樹脂粉末等異物，故成為能夠抑制起因於此之電路缺陷。第1圖案鍍膜13可在第2載體金屬箔11上形成鍍膜阻劑(未圖示)後，使用電鍍來進行。作為鍍膜阻劑，可使用在封裝基板1之製造程序中所使用的感光性阻劑。作為電鍍，可使用在封裝基板1之製造程序中所使用的硫酸銅鍍膜法。
多層金屬箔9較理想是：在預先設置有平均粗度(Ra)為0.3μm~1.2μm之凹凸之第2載體金屬箔11的表面 上，隔著剝離層(未圖示)而層積有第1載體金屬箔10之多層金屬箔9。藉此，在將第1載體金屬箔10與剝離層一同作物理性剝離後之第2載體金屬箔11的表面，具備有預先設置且平均粗度(Ra)為0.3μm~1.2μm之凹凸。因此，在第2載體金屬箔11的表面(與第1載體金屬箔10之間)上形成第1圖案鍍膜13用之鍍膜阻劑時，可以使鍍膜阻劑的密著性和解析度提升，而對高密度電路之形成成為有利。又，因為藉由在第2載體金屬箔11的表面上先設置凹凸，在剝離第1載體金屬箔10後，不需要對第2載體金屬箔11的表面進行粗面化處理，故可以謀求製程數之降低。
設置在第2載體金屬箔11的表面上之凹凸的表面粗度，在改善鍍膜阻劑的密著性或解析度之同時亦可以確保第1圖案鍍膜13後之剝離性的觀點上，較理想是平均粗度(Ra)為0.3μm~1.2μm。當平均粗度(Ra)為未滿0.3μm的情況時，會有發生鍍膜阻劑之密著性不足之傾向，而當平均粗度(Ra)為超過1.2μm的情況時，鍍膜阻劑會變得難以依循表面，還是會有發生密著性不足之傾向。更且，當鍍膜阻劑之線寬/線距成為比15μm/15μm更細微時，平均粗度(Ra)較理想是0.5μm~0.9μm。於此，平均粗度(Ra)意謂以JIS B 0601(2001)所規定之平均粗度(Ra)，並能夠使用觸針式表面粗度計等來測定。並且，若第2載體金屬箔11是銅箔，則藉由調整在形成作為第2載體金屬箔11之銅箔時的銅電鍍的組成(包 含添加劑等)或者是條件，平均粗度(Ra)之調整會成為可能。
接著，如圖12(4)中所示，在包含有第1圖案鍍膜13之第2載體金屬箔11上層積絕緣層3來形成層積體22。作為絕緣層3，可使用一般作為封裝基板1的絕緣層3所使用者。作為此種絕緣層3，可舉出環氧系樹脂、聚醯亞胺系樹脂等，例如，可藉由將環氧系或聚醯亞胺系黏著薄片、環氧玻璃布或聚醯亞胺玻璃布等預浸材，使用熱壓法等加熱、加壓來作層積一體化而形成。於此，層積體22意指在如此經層積一體化的狀態者之中，層積於包含有第1圖案鍍膜13之第2載體金屬箔11上者。在成為絕緣層3之該些樹脂上進一步重疊成為導體層20之金屬箔並同時加熱、加壓來層積一體化之情況下，亦包含此導體層20。又，在如後所述之藉由導體層20形成內層電路6後，形成連接導體層20之層間連接5的情況下，亦包含該些內層電路6和層間連接5。
接著，如圖12(5)、(6)中所示，形成層間連接孔21，並可形成層間連接5和內層電路6。層間連接5，例如，可藉由使用所謂的保形(conformal)工法來形成層間連接孔21後，再將此層間連接孔21內鍍膜來形成。在此鍍膜中，可進行薄層無電解銅鍍膜來作為基底鍍膜後，再使用無電解銅鍍膜或銅電鍍、填孔鍍膜等來作為厚層鍍膜。為了將受蝕刻之導體層20的厚度薄化而使其容易形成細微電路，較理想是在薄層基底鍍膜後形成鍍膜阻劑，並 利用銅電鍍或填孔鍍膜來進行厚層鍍膜。內層電路6，例如，可藉由在進行對層間連接孔21之鍍膜後，再藉由蝕刻來將不必要部分之導體層20除去而形成。
接著，亦可如圖13(7)、(8)以及圖14(9)、(10)中所示，在內層電路6和層間連接5之上，進一步形成絕緣層3與導體層20，並與圖12(5)、(6)時相同地，以成為所欲之層數的方式，來形成內層電路6和外層電路2、7、層間連接5。並且，在本發明中，係有著將內層電路6與外層電路2、7合併稱為導體電路的情況。
接著，如圖15(11)中所示，在多層金屬箔9的第2載體金屬箔11與基底金屬箔12之間，將層積體22與第2載體金屬箔11一同從核心基板17作物理性剝離來分離。此時，較理想是在多層金屬箔9的第2載體金屬箔11與基底金屬箔12之間的剝離層(未圖示)被移轉至基底金屬箔12側。藉此，由於在將基底金屬箔12剝離後之層積體22側，第2載體金屬箔11之表面會露出，故在後續製程中所進行之第2載體金屬箔11的蝕刻不會被剝離層所阻礙。
接著，如圖16(12)~(14)中所示，藉由在經分離而剝離之層積體22的第2載體金屬箔11上形成蝕刻阻劑34，並蝕刻層積體22的第2載體金屬箔11，使前述第1圖案鍍膜13露出於絕緣層3之表面而形成內埋電路2後，在第1圖案鍍膜13上或絕緣層3上形成立體電路27。又，亦可如圖17(12)~(14)中所示，藉由在經分離而 剝離之層積體22的第2載體金屬箔11上進行第2圖案鍍膜14，並在進行了第2圖案鍍膜之部分以外的載體金屬箔上形成蝕刻阻劑來進行蝕刻，來將進行了第2圖案鍍膜14之部分以及形成有蝕刻阻劑之部分以外的第2載體金屬箔11藉由蝕刻而除去，並使第1圖案鍍膜13露出於絕緣層3的表面而形成內埋電路2後，在第1圖案鍍膜13上或絕緣層3上形成立體電路27。並且，圖16(12)~(14)以及圖17(12)~(14)僅表示如圖15(11)地分離之層積體22中的下側之部分。藉由圖16(12)~(14)或圖17(12)~(14)之製程來使第1圖案鍍膜13從絕緣層3露出所形成之內埋電路2可形成倒裝晶片連接端子，形成在層積體表面的第1圖案鍍膜上之立體電路27可形成凸塊或柱體(pillar)，形成在層積體表面的絕緣層上之立體電路27可形成虛設端子。藉此，由於在形成外層電路2時，因為外層電路2的側面不會被蝕刻所侵蝕，而不會產生底切現象，故可以形成細微之外層電路2。又，利用本發明所形成之外層電路2因為係成為被內埋至絕緣層3中之狀態，故不僅是外層電路2的底面，其兩側之側面亦與絕緣層3密著，因此，即使是細微電路，亦可確保充分之密著性。又，作為第2載體金屬箔11而使用厚度1μm~5μm之極薄銅箔的情況下，因為即使些許之蝕刻量，亦可以將第2載體金屬箔11除去，故被內埋至絕緣層3中但從絕緣層3露出之外層電路2的表面是平坦的，藉由將其設為打線接合端子或倒裝晶片連接端子，可以確保連 接可靠性，而適合作為與半導體元件之連接端子來使用。又，因為能夠將與半導體元件之連接端子設置在俯視時位於與層間連接5相重疊之位置的外層電路2處，故能夠將與半導體元件之連接端子設置在層間連接5的正上方或正下方，而能夠對應於小型化、高密度化。更且，因為藉由在任意處形成立體電路27，能夠形成凸塊或柱體、虛設端子等各種導體電路的構成，藉由改變第2載體金屬箔11或第2圖案鍍膜14之厚度，亦能夠形成為任意之高度，故可以對應於與各種半導體元件(未圖示)或其他封裝基板之連接形態。例如，如圖18中所示，藉由在本發明之封裝基板1的第1圖案鍍膜13上設置立體電路27而形成柱體，來進行與頂部基板之連接，即使不設置孔洞(cavity)，亦成為能夠構成PoP(堆疊式封裝)。又，在如圖18中所示之半導體元件35側的凸塊25是週邊式配置(凸塊25並排配置在半導體元件35之周圍)的情況時，若是於倒裝晶片連接時將半導體元件35壓接至半導體元件搭載用封裝基板1側，則半導體元件35的中央部會容易撓曲而變形，但由於藉由先設置虛設端子(在圖18中，係為被形成在絕緣層上之立體電路27)可以支撐半導體元件35的下側之面，故可以抑制變形。又，若是以其與第1圖案鍍膜和層間連接5連接的方式來來形成虛設端子，則亦可以將來自於半導體元件35之熱作放熱。因此，可以提昇可靠性。並且，虛設端子意謂電性獨立且並不作為電子電路來作用者，雖在圖16、圖17中係被形成在 絕緣層上，但亦可連接於被設為不會電性地作用之第1圖案鍍膜或層間連接5。
接著，可因應需要而形成焊料阻劑4或保護鍍膜8。作為保護鍍膜8，較理想是一般作為封裝基板之連接端子的保護鍍膜所使用之鎳鍍膜與金鍍膜。
如上所述，若依據本發明之封裝基板之製造方法，則可以形成一種封裝基板，其在與層間連接相重疊的位置具備有平坦且細微之內埋電路，而可以形成適合於打線接合或倒裝晶片連接之封裝基板。又，藉由在任意處形成立體電路，可以形成具備有凸塊或柱體等各種金屬構成之封裝基板。
〔實施例〕
接著，針對本發明之封裝基板的其他製造方法之實施例來作說明，但本發明並不限於本實施例。
(實施例1)
首先，如圖10中所示，準備了將第1載體金屬箔10、第2載體金屬箔11、與基底金屬箔12依此順序層積之多層金屬箔9。第1載體金屬箔10使用9μm之銅箔，第2載體金屬箔11使用3μm之極薄銅箔，基底金屬箔12使用18μm之銅箔。在基底金屬箔12之表面(與第2載體金屬箔11之間)，以能夠作物理性剝離的方式設置了剝離層(未圖示)。又，在第2載體金屬箔11之表面( 與第1載體金屬箔10之間)，預先設置有平均粗度(Ra)0.7μm之凹凸。又，在此凹凸上，亦即在與第1載體金屬箔10之間，以成為能夠作物理性剝離之方式設置了剝離層(未圖示)。在基底金屬箔12與第2載體金屬箔11之間、以及在第2載體金屬箔11與第1載體金屬箔10之間的剝離層，均為藉由使用具有Ni 30g/L、Mo 3.0g/L、檸檬酸30g/L之組成的鍍敷浴來形成金屬氧化物層而形成。並且，剝離強度之調整，係藉由調整電流來調整形成剝離層之金屬氧化物量而進行。此時之剝離強度，在基底金屬箔12與第2載體金屬箔11之間係47N/m，在第2載體金屬箔11與第1載體金屬箔10之間係29N/m。並且，在加熱、加壓後(將成為基材16之預浸材作層積而形成了核心基板17後)之剝離強度的變化率，係相對於初期上升了約10%程度之程度。
在圖10中所示之多層金屬箔9的製作，具體而言係如下所示地進行。
(1)作為基底金屬箔12，使用厚度18μm之電解銅箔，並在硫酸30g/L中作60秒的浸漬，進行酸洗淨後再以流水進行30秒之水洗。
(2)將洗淨之電解銅箔作為陰極，並將施行了氧化銥塗佈之Ti(鈦)極板作為陽極，作為含有Ni(鎳)、Mo(鉬)、檸檬酸之鍍敷浴，在硫酸鎳6水合物30g/L、鉬酸鈉2水合物3.0g/L、檸檬酸3鈉2水合物30g/L、pH6.0、液溫30℃之浴中，於電解銅箔之光澤面上，以 電流密度20A/dm2來電解處理5秒鐘，而形成包含有由鎳與鉬所成之金屬氧化物之剝離層(未圖示)。
(3)在形成剝離層(未圖示)後之表面上，在硫酸銅5水合物200g/L、硫酸100g/L、液溫40℃之浴，將施行了氧化銥塗佈之Ti(鈦)極板作為陽極，以電流密度4A/dm2電鍍200秒，而形成厚度3μm之成為第2載體金屬箔11之金屬層。
(4)在形成了成為第2載體金屬箔11之金屬層後的表面上，使用與上述(2)相同之浴以電流密度10A/dm2電解處理10秒，而形成含有由鎳與鉬所成之金屬氧化物之剝離層(未圖示)。
(5)在形成了剝離層13後的表面上，使用與上述(3)相同之浴，以電流密度4A/dm2來進行600秒之電鍍，而形成厚度9μm之成為第1載體金屬箔10之金屬層。
(6)在與基材16接觸之面上，藉由硫酸銅鍍膜來形成粒狀之粗化粒子，並施行鉻酸鹽處理以及矽烷耦合劑處理。又，對於不與基材16接觸之面施行鉻酸鹽處理。
接著，如圖11(1)中所示，將多層金屬箔9之基底金屬箔12側與基材16作層積來形成核心基板17。作為基材16，使用環氧玻璃布之預浸材，並在此預浸材的上下兩側重疊多層金屬箔9，再使用熱壓法進行加熱、加壓而層積一體化。
接著，如圖11(2)中所示，在多層金屬箔9的第1載體金屬箔10與第2載體金屬箔11之間，將第1載體金 屬箔10作物理性剝離。
接著，如圖11(3)中所示，在殘留於核心基板17上之第2載體金屬箔11上進行第1圖案鍍膜13。第1圖案鍍膜13係在第2載體金屬箔11上形成感光性之鍍膜阻劑後再使用硫酸銅電鍍來形成。
接著，如圖12(4)中所示，在包含有第1圖案鍍膜13之第2載體金屬箔11上，層積絕緣層3與作為導體層20之銅箔(12μm)來形成層積體22。作為絕緣層3，係藉由將環氧系之黏著薄片使用熱壓法加熱、加壓而層積一體化來形成。
接著，如圖12(5)、(6)中所示，形成層間連接5和內層電路6。層間連接5係藉由在使用保形工法形成了層間連接孔21後，將此層間連接孔21內鍍膜來形成。在此鍍膜中，作為基底鍍膜進行薄層無電解銅鍍膜後，形成感光性之鍍膜阻劑，再以硫酸銅電鍍進行厚層鍍膜。之後，藉由蝕刻來將不必要部分之導體層20除去，以形成內層電路6。
接著，如圖13(7)、(8)以及圖14(9)、(10)中所示，在內層電路6和層間連接5之上，進一步形成絕緣層3與導體層20，並形成內層電路6和外層電路2、7、層間連接5，而形成了具備有4層之導體層20之層積體22。
接著，如圖15(11)中所示，在多層金屬箔9的第2載體金屬箔11與基底金屬箔12之間，將層積體22與第2 載體金屬箔11一同地從核心基板17作物理性剝離而分離。
接著，如圖16(12)~(14)中所示，在經分離而剝離之層積體22的第2載體金屬箔11上形成蝕刻阻劑14，再蝕刻層積體22的第2載體金屬箔11，使前述第1圖案鍍膜13露出於前述絕緣層3的表面而形成內埋電路2，並在第1圖案鍍膜13上或絕緣層3上形成立體電路27。並且，使第1圖案鍍膜13從絕緣層3露出所形成之內埋電路2係作為倒裝晶片連接端子，形成在層積體表面之第1圖案鍍膜上的立體電路27係作為凸塊，形成在層積體表面之絕緣層上的立體電路27係作為虛設端子。
接著，形成感光性之焊料阻劑，之後，作為保護鍍膜，進行無電解鎳鍍膜與無電解金鍍膜，而形成封裝基板。
(實施例2)
在基底金屬箔12與第2載體金屬箔11之間、以及在第2載體金屬箔11與第1載體金屬箔10之間的剝離強度，均藉由將使用具有Ni(鎳)30g/L、Mo(鉬)3.0g/L、檸檬酸30g/L之組成的鍍敷浴形成金屬氧化物層時之電流作改變來調整形成剝離層之金屬氧化物量，以使其作改變。此時之剝離強度，在基底金屬箔12與第2載體金屬箔11之間係23N/m，在第2載體金屬箔11與第1載體金屬箔10之間係18N/m。除此之外，係與實施例1相同地製作了封裝基板。
(實施例3)
在基底金屬箔12與第2載體金屬箔11之間、以及在第2載體金屬箔11與第1載體金屬箔10之間的剝離強度，均係藉由將使用具有Ni(鎳)30g/L、Mo(鉬)3.0g/L、檸檬酸30g/L之組成的鍍敷浴形成金屬氧化物層時之電流作改變來調整形成剝離層之金屬氧化物量，以使其作改變。此時之剝離強度，在基底金屬箔12與第2載體金屬箔11之間係15N/m，在第2載體金屬箔11與第1載體金屬箔10之間係2N/m。除此之外，係與實施例1相同地製作了封裝基板。
(實施例4)
在基底金屬箔12與第2載體金屬箔11之間、以及在第2載體金屬箔11與第1載體金屬箔10之間的剝離強度，均係藉由將使用具有Ni(鎳)30g/L、Mo(鉬)3.0g/L、檸檬酸30g/L之組成的鍍敷浴形成金屬氧化物層時之電流作改變來調整形成剝離層之金屬氧化物量，以使其作改變。此時之剝離強度，在基底金屬箔12與第2載體金屬箔11之間係68N/m，在第2載體金屬箔11與第1載體金屬箔10之間係48N/m。
使用上述所準備之多層金屬箔9，不進行實施例1之圖16(12)~(14)中所示之製程，而如圖17(12)~(14)中所示，在經分離而剝離之層積體22的第2載體 金屬箔11上，進行第2圖案鍍膜14，並在進行了第2圖案鍍膜之部分以外的載體金屬箔上形成蝕刻阻劑34並進行蝕刻後，將進行了第2圖案鍍膜14之部分以及形成有蝕刻阻劑的部分以外的第2載體金屬箔11藉由蝕刻來除去，使第1圖案鍍膜13露出於絕緣層3的表面而形成內埋電路2，並且在第1圖案鍍膜13上或是絕緣層3上形成立體電路27。並且，使第1圖案鍍膜13從絕緣層3露出所形成之內埋電路2係作為倒裝晶片連接端子，形成在層積體表面之第1圖案鍍膜上的立體電路27係作為柱體，形成在層積體表面之絕緣層上的立體電路27係作為虛設端子。除了此製程之外，係與實施例1相同地製作了封裝基板。
(實施例5)
在基底金屬箔12與第2載體金屬箔11之間、以及在第2載體金屬箔11與第1載體金屬箔10之間的剝離強度，均係藉由將使用具有Ni(鎳)30g/L、Mo(鉬)3.0g/L、檸檬酸30g/L之組成的鍍敷浴形成金屬氧化物層時之電流作改變來調整形成剝離層之金屬氧化物量，以使其作改變。此時之剝離強度，在基底金屬箔12與第2載體金屬箔11之間係43N/m，在第2載體金屬箔11與第1載體金屬箔10之間係28N/m。除此之外，係與實施例4相同地製作了封裝基板。
(實施例6)
在基底金屬箔12與第2載體金屬箔11之間、以及在第2載體金屬箔11與第1載體金屬箔10之間的剝離強度，均係藉由將使用具有Ni(鎳)30g/L、Mo(鉬)3.0g/L、檸檬酸30g/L之組成的鍍敷浴形成金屬氧化物層時之電流作改變來調整形成剝離層之金屬氧化物量，以使其作改變。此時之剝離強度，在基底金屬箔12與第2載體金屬箔11之間係22N/m，在第2載體金屬箔11與第1載體金屬箔10之間係4N/m。除此之外，係與實施例4相同地製作了封裝基板。
於表1中，針對實施例1~6，顯示了內埋至絕緣層3中所形成之外層電路2的最終狀態、第1載體金屬箔10與第2載體金屬箔11之間的剝離強度、第2載體金屬箔11與基底金屬箔12之間的剝離強度、處理時載體金屬箔之剝落的有無。在實施例1~6之任一者中，均可以形成線寬/線距至10μm/10μm程度之細微之外層電路2(表1中之○表示不存在底切現象)。又，觀察剖面之結果，任一者均未發生有底切現象。更且，由剖面之觀察結果，因為第2載體金屬箔11係使用了3μm之極薄銅箔，故僅利用些許之蝕刻量便會均一地除去，且外層電路2之表面的凹凸平坦。又，實施例1~6中之任一者，均並未有由於在製造製程中的處理而在第1載體金屬箔10與第2載體金屬箔11之間、或在第2載體金屬箔11與基底金屬箔12之間剝落的情況(表1之○表示無剝落)。又，在將第 1載體金屬箔10與第2載體金屬箔11之間作剝離時，第2載體金屬箔11與基底金屬箔12之間並無剝離。
如圖18中所示，對實施例4中所製作之封裝基板(圖17(14))的內埋電路2壓接半導體元件35之凸塊25，並使用焊料(未圖示)作倒裝晶片連接。半導體元件35之凸塊25係週邊配置，但因為有將半導體元件35之下側之面作為虛設端子之立體電路27來作支撐，故在半導體元件35中並未發生撓曲的情況。
在加熱、加壓前(將成為基材16之預浸材作層積來形成核心基板17之前)的初期剝離強度(N/m)之測定，係製作出裁切為10mm寬度之多層金屬箔樣本，使用Tensilon RTM-100(ORIENTEC股份有限公司製，商品名「Tensilon」係登記商標)，並依據JIS Z 0237之90度剝離法，在室溫(25℃)先將第1載體金屬箔朝向90度方向而以每分鐘300mm之速度作剝離並測定，接著，將第2載體金屬箔朝向90度方向而以每分鐘300mm之速度作剝離並測定。又，加熱、加壓後(將成為基材16之預浸材 作層積而形成了核心基板17後)之剝離強度亦與初期剝離強度同樣地作測定，而求取出相對於初期之變化率。並且，在將多層金屬箔9與成為基材16之環氧玻璃布預浸材作層積來形成核心基板17時的加熱、加壓條件，係使用真空壓製法且壓力3MPa、溫度175℃、保持時間1.5hr(小時)。
以下，藉由實施例來具體說明本發明，但本發明並不限定於此些實施例。
(實施例7)
藉由與實施例1相同之方法，製作具備有內埋電路之倒裝晶片端子的封裝基板。於此，在形成於封裝基板上之焊料阻劑中設置有開口，在此開口內配置有線寬/線距為20μm/20μm(間距(pitch)40μm)且成為倒裝晶片連接端子之內埋電路。被焊料阻劑之開口所規定出的倒裝晶片連接端子的長邊方向的尺寸(倒裝晶片連接端子之長度)為約100μm。
接著，藉由在成為倒裝晶片連接端子之內埋電路上印刷焊料糊並作回焊來形成預焊料。就預焊料用之焊料糊而言，係使用Sn(錫)-Ag(銀)-Cu(銅)系之ECOSOLDER M705(千住金屬工業股份有限公司製，商品名ECOSOLDER係登記商標)，就回焊而言，係使用紅外線回焊裝置並以峰值溫度260℃之條件來進行。
接著，施行切斷加工至封裝尺寸。此受切斷加工之封 裝基板係如圖2中所示，具備有：絕緣層3；內埋電路2，以使頂面露出於該絕緣層3之表面的方式所設置；與焊料阻劑4，被設置在絕緣層3上以及內埋電路2上；設置於此焊料阻劑4的開口31內之內埋電路2形成倒裝晶片連接端子26。又，被覆此倒裝晶片連接端子26之預焊料19的厚度係3~5μm。於此，焊料的厚度係使用為非接觸階差測定機之HISOMET(UNION光學股份有限公司製，商品名，HISOMET為登記商標)，在形成預焊料19前後測定焊料阻劑與倒裝晶片連接端子26之間的階差而測定出來。
如圖9中所示，在製作了封裝基板1後，將半導體元件15藉由倒裝晶片連接來搭載。倒裝晶片連接，係以使封裝基板1上的倒裝晶片連接端子26與半導體元件15的凸塊25(係在銅柱上形成有Sn(錫)-3.0質量%Ag(銀)-0.5質量%Cu(銅)焊料者，間距40μm且高度25μm)相對的方式來對準位置後，使用超音波倒裝晶片接合機SH-50MP(ALTECS股份有限公司，製品名)進行倒裝晶片連接。倒裝晶片連接的壓合條件係在併用超音波之同時升溫至230℃且每1凸塊進行50g加壓之狀態下保持4秒鐘。之後，在半導體元件15的凸塊25形成面與封裝基板1的具備有倒裝晶片連接端子26之絕緣層3之間填充底部填材劑23，而得到半導體封裝24。
(實施例8)
被覆倒裝晶片連接端子之預焊料的厚度係7~10μm。除此之外，係與實施例7相同地來得到第10電路基板以及半導體封裝。
(實施例9)
被覆倒裝晶片連接端子之預焊料的厚度為17~20μm。除此之外，係與實施例7相同地來得到封裝基板以及半導體封裝。
〔比較例1〕
被覆倒裝晶片連接端子之預焊料的厚度為1~2μm。除此之外，係與實施例7相同地來得到封裝基板以及半導體封裝。
〔參考例1〕
被覆倒裝晶片連接端子之預焊料的厚度為25~28μm。除此之外，係與實施例7相同地來得到封裝基板以及半導體封裝。
(實施例10)
與實施例7相同地，在成為倒裝晶片連接端子之內埋電路上形成預焊料。於此，如圖5中所示，在焊料阻劑4設置有開口31，在此開口31內配置有成為倒裝晶片連接端子26之內埋電路2。又，通孔18連接至包含倒裝晶片 連接端子26之內埋電路2的底面。之後，與實施例7相同地，形成了封裝基板以及半導體封裝。
(實施例11)
利用與實施例4相同之方法，如圖17(12)~(14)中所示，在第2載體金屬箔11上進行第2圖案鍍膜14，並在內埋電路的成為倒裝晶片連接端子處的一部分形成了凸形狀(立體電路)。形成焊料阻劑，並形成作為保護鍍膜之鎳/金鍍膜(鎳鍍膜與其上之金鍍膜)。於此，如圖6中所示，在焊料阻劑4設置有開口31，在此開口31內配置有成為倒裝晶片連接端子26之內埋電路2。又，在倒裝晶片連接端子26的長邊方向的一部分形成有凸形狀27，此凸形狀27的高度係5μm程度。凸形狀27的範圍係倒裝晶片連接端子26的短邊方向的尺寸的100%且是倒裝晶片連接端子26的長邊方向的尺寸的30%程度。在此之後，與實施例7相同地形成了封裝基板以及半導體封裝。
(實施例12)
與實施例1相同地，製作了具備有內埋電路之倒裝晶片端子的封裝基板。之後，形成蝕刻阻劑，並以頂面露出之內埋電路，其頂面的一部分比絕緣層的表面更加凹陷，其他部分則照原樣殘留之方式來進行蝕刻，藉此形成凹陷形狀。之後，形成焊料阻劑，並形成作為保護鍍膜之鎳/金鍍膜(鎳鍍膜與其上之金鍍膜)。於此，如圖7中所示 ，在焊料阻劑4設置有開口31，在此開口31內配置有成為倒裝晶片連接端子26之內埋電路2。又，在倒裝晶片連接端子26的長邊方向的一部分形成有凹陷形狀28，此凹陷形狀28的深度為5μm程度。凹陷形狀28的範圍係倒裝晶片連接端子26的短邊方向的尺寸的100%且係倒裝晶片連接端子26的長邊方向的尺寸的30%程度。在此之後，與實施例7相同地來形成封裝基板以及半導體封裝。
(實施例13)
與實施例7相同地，製作了具備有內埋電路之倒裝晶片端子的封裝基板。於此，如圖3中所示，在焊料阻劑4設置有開口31，在此開口31內配置有成為倒裝晶片連接端子26之內埋電路2。又，倒裝晶片連接端子26的前端係形成在焊料阻劑4的開口31內。在此之後，與實施例7相同地來形成封裝基板以及半導體封裝。
(實施例14)
與實施例7相同地，製作了具備有內埋電路之倒裝晶片端子的封裝基板。於此，如圖4中所示，在焊料阻劑4設置有開口31，在此開口31內配置有成為倒裝晶片連接端子26之內埋電路2。又，設置有在倒裝晶片連接端子26的長邊方向的兩側或者是單側被延長之內埋電路2。在此之後，與實施例7相同地來形成封裝基板以及半導體封裝。
(實施例15)
與實施例7相同地，製作了具備有內埋電路之倒裝晶片端子的封裝基板。於此，如圖8中所示，在焊料阻劑4設置有開口31，在此開口31內配置有成為倒裝晶片連接端子26之內埋電路2。又，倒裝晶片連接端子26的長邊方向的一部分形成有在短邊方向(寬度方向)被擴張之部分33。亦即，倒裝晶片連接端子26形成有在短邊方向(寬度方向)上被部分地擴張的部分33。在此之後，與實施例7相同地來形成封裝基板以及半導體封裝。
〔比較例2〕
與實施例7相同地，製作了具備有內埋電路之倒裝晶片端子的封裝基板。於此，如圖16(14)中所示，在內埋電路2之配置有倒裝晶片連接端子的面之相反側之面上，配置有與圖1中所示者相同且由凸狀電路所成之電路圖案(外層電路7)。
接著，在此由凸狀電路所成之電路圖案(外層電路7)上形成焊料阻劑，並進行作為保護鍍膜之鎳/金鍍膜(鎳鍍膜與其上之金鍍膜)形成。於此，在焊料阻劑設置有開口，在此開口內配置有線寬/線距為20μm/20μm(40μm間距)且成為倒裝晶片連接端子之由凸狀電路所成的電路圖案。
接著，藉由在成為倒裝晶片連接端子且由凸狀電路所 成之電路圖案(外層電路7)上，印刷焊料糊並回焊來形成預焊料。就預焊料用之焊料糊而言，係使用Sn(錫)-Ag(銀)-Cu(銅)系之ECOSOLDER M705(千住金屬工業股份有限公司製，商品名ECOSOLDER係登記商標)，就回焊而言，係使用紅外線回焊裝置並以峰值溫度260℃之條件來進行。
接著，施行切斷加工至封裝尺寸。此封裝基板係如圖1中所示，具備有：絕緣層3；電路圖案，被設置在該絕緣層3之表面上且由凸狀電路32所成；與焊料阻劑4，被設置在絕緣層3上以及由凸狀電路32所成之電路圖案上；設置於此焊料阻劑4的開口31內且由凸狀電路32所成之電路圖案會形成倒裝晶片連接端子26。又，被覆此倒裝晶片連接端子26之預焊料19的厚度為3~5μm。之後，與實施例7相同地來得到半導體封裝。
〔比較例3〕
被覆倒裝晶片連接端子之預焊料的厚度為17~20μm。除此之外，與比較例3相同地來得到封裝基板以及半導體封裝。
於表2中，針對實施例7~15、參考例1、比較例1~3之封裝基板，顯示了調查倒裝晶片連接端子的剖面形狀、焊料厚度、焊料橋接的有無之結果。又，針對實施例7~15、參考例1以及比較例1~3之半導體封裝，顯示了調查焊料圓角的狀態之結果。
由倒裝晶片連接端子的剖面形狀的觀察結果，在實施例7~15中，倒裝晶片連接端子的側面以及底面係內埋至絕緣層中而密著，剖面形狀係略矩形且並未發現到底切現象。另一方面，在比較例2、3中，因為係凸狀電路，故僅有倒裝晶片連接端子的底面與絕緣層密著。又，在倒裝晶片連接端子的剖面形狀觀察到有底切現象，在最為狹窄處係相對於頂部寬度(表面側之寬度)成為未滿一半之寬度。
由焊料厚度之測定結果，在實施例7~15中，焊料厚度為3~20μm，又，由焊料橋接之確認結果，在此焊料厚度之範圍內，並未發生焊料橋接。另一方面，在比較例1中，焊料厚度薄，為1~2μm，且並未發生焊料橋接。在 參考例1中，焊料厚度厚達25~28μm厚，在相鄰接之倒裝晶片連接端子之間發生了焊料橋接。在比較例3中，焊料厚度為17~20μm，但因為係凸狀電路，故焊料會繞流至倒裝晶片連接端子的側面而發生焊料橋接。
由半導體封裝之焊料圓角之確認結果，在實施例7~15、參考例1以及比較例3中，與半導體元件之凸塊之間所形成的焊料圓角，其焊料在半導體元件的凸塊以及封裝基板的倒裝晶片連接端子之兩者上潤濕擴展且狀態良好。另一方面，在比較例1以及2中，在半導體元件的凸塊或者是封裝基板的倒裝晶片連接端子的一部分有焊料之潤濕擴展並不充分處，焊料圓角之形成並不充分。
倒裝晶片連接端子的剖面形狀係藉由製作出顯微切片並利用金相顯微鏡觀察剖面來進行觀察。倒裝晶片連接端子上的焊料的厚度係藉由使用為非接觸階差測定機之HISOMET(UNION光學股份有限公司製，商品名。HISOMET係登記商標)，在形成預焊料前後，測定焊料阻劑與倒裝晶片連接端子之階差來測定。焊料橋接的有無以及焊料圓角的狀態係藉由使用實體顯微鏡在10倍觀察來確認。
1‧‧‧半導體元件搭載用封裝基板或封裝基板或第10電路基板
2‧‧‧外層電路或內埋電路
3‧‧‧絕緣層
4‧‧‧焊料阻劑
5‧‧‧層間連接
6‧‧‧內層電路
7‧‧‧外層電路
8‧‧‧保護鍍膜
9‧‧‧多層金屬箔
10‧‧‧第1載體金屬箔
11‧‧‧第2載體金屬箔
12‧‧‧基底金屬箔
13‧‧‧第1圖案鍍膜
14‧‧‧第2圖案鍍膜
15‧‧‧半導體元件
16‧‧‧基材
17‧‧‧核心基板
18‧‧‧通孔
19‧‧‧預焊料
20‧‧‧導體層
21‧‧‧層間連接孔
22‧‧‧層積體
23‧‧‧底部填充材
24‧‧‧半導體封裝
25‧‧‧(半導體元件側之)凸塊
26‧‧‧倒裝晶片連接端子
27‧‧‧凸形狀或立體電路
28‧‧‧凹陷形狀
29‧‧‧密封材
31‧‧‧(焊料阻劑之)開口
32‧‧‧凸狀電路
33‧‧‧在短邊方向上被作了擴張的部分
34‧‧‧蝕刻阻劑
35‧‧‧半導體元件
圖1是先前之封裝基板的倒裝晶片連接端子附近之(a)平面圖、(b)A-A’剖面圖、(c)B-B’剖面圖。
圖2是本發明之封裝基板的倒裝晶片連接端子附近之 (a)平面圖、(b)A-A’剖面圖、(c)B-B’剖面圖。
圖3是本發明之封裝基板的倒裝晶片連接端子附近之(a)平面圖以及(b)A-A’剖面圖。
圖4是本發明之封裝基板的倒裝晶片連接端子附近之(a)平面圖、(b)A-A’剖面圖、(c)B-B’剖面圖。
圖5是本發明之封裝基板的倒裝晶片連接端子附近之(a)平面圖以及(b)A-A’剖面圖。
圖6是本發明之封裝基板的倒裝晶片連接端子附近之(a)平面圖以及(b)A-A’剖面圖。
圖7是本發明之封裝基板的倒裝晶片連接端子附近之(a)平面圖以及(b)A-A’剖面圖。
圖8是本發明之封裝基板的倒裝晶片連接端子附近之(a)平面圖、(b)A-A’剖面圖、(c)B-B’剖面圖。
圖9是本發明之封裝的倒裝晶片連接端子附近之剖面圖。
圖10是在本發明中所使用之多層金屬箔的剖面圖。
圖11是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖12是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖13是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖14是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖15是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖16是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖17是表示本發明之封裝基板的製造方法之一部分的流程圖。
圖18是使用本發明之封裝基板之製造方法所製作出的半導體封裝之剖面圖。
2‧‧‧外層電路或內埋電路
3‧‧‧絕緣層
4‧‧‧焊料阻劑
8‧‧‧保護鍍膜
19‧‧‧預焊料
26‧‧‧倒裝晶片連接端子
31‧‧‧(焊料阻劑之)開口

Claims (12)

  1. 一種半導體元件搭載用封裝基板之製造方法，具備有：準備將第1載體金屬箔、表面設置有平均粗度為0.3~1.2μm之凹凸之第2載體金屬箔與在該第2載體金屬箔的背面之基底金屬箔依此順序層積之多層金屬箔，並將此多層金屬箔的基底金屬箔側與基材層積而形成核心基板之製程；在前述多層金屬箔的第1載體金屬箔與第2載體金屬箔之間，將第1載體金屬箔作物理性剝離之製程；在前述核心基板的第2載體金屬箔的表面，施行第1圖案鍍膜之製程；在包含前述第1圖案鍍膜之第2載體金屬箔的表面，形成絕緣層、導體電路與層間連接，而形成層積體之製程；在前述多層金屬箔的第2載體金屬箔與基底金屬箔之間，將前述層積體與第2載體金屬箔一同從核心基板作物理性剝離來分離之製程；與藉由在前述經剝離之層積體的第2載體金屬箔上，形成蝕刻阻劑並進行蝕刻，使第1圖案鍍膜從前述層積體表面的絕緣層露出而形成內埋電路之製程，或在前述層積體表面的第1圖案鍍膜上形成立體電路之製程，或在前述層積體表面的絕緣層上形成立體電路之製程，或在前述層積體表面的第1圖案鍍膜上形成凹陷形狀之製程。
  2. 一種半導體元件搭載用封裝基板之製造方法，具備有：準備將第1載體金屬箔、表面設置有平均粗度為0.3~1.2μm之凹凸之第2載體金屬箔與在該第2載體金屬箔的背面之基底金屬箔依此順序層積之多層金屬箔，並將此多層金屬箔的基底金屬箔側與基材層積而形成核心基板之製程；在前述多層金屬箔的第1載體金屬箔與第2載體金屬箔之間，將第1載體金屬箔作物理性剝離之製程；在前述核心基板的第2載體金屬箔的表面，施行第1圖案鍍膜之製程；在包含前述第1圖案鍍膜之第2載體金屬箔的表面，形成絕緣層、導體電路與層間連接，而形成層積體之製程；在前述多層金屬箔的第2載體金屬箔與基底金屬箔之間，將前述層積體與第2載體金屬箔一同從核心基板作物理性剝離來分離之製程；在前述經剝離之層積體的第2載體金屬箔上，施行第2圖案鍍膜之製程；與在第2載體金屬箔的已進行前述第2圖案鍍膜部分以外之部分上，形成蝕刻阻劑並進行蝕刻，以藉由蝕刻來將已進行前述第2圖案鍍膜之部分以及已形成蝕刻阻劑之部分該等以外之第2載體金屬箔除去，使第1圖案鍍膜從前述層積體表面的絕緣層露出而形成內埋電路之製程，或在 前述層積體表面的第1圖案鍍膜上形成立體電路之製程，或在前述層積體表面的絕緣層上形成立體電路之製程，或在前述層積體表面的第1圖案鍍膜上形成凹陷形狀之製程。
  3. 如申請專利範圍第1項或第2項所記載之半導體元件搭載用封裝基板之製造方法，其中，在包含第1圖案鍍膜之第2載體金屬箔上，形成絕緣體、導體電路與層間連接，而形成層積體之製程；與在多層金屬箔的第2載體金屬箔與基底金屬箔之間，將前述層積體與第2載體金屬箔一同從核心基板作物理性剝離來分離之製程；在此兩製程之間，具備有：形成所欲之層數的絕緣層與導體電路之製程。
  4. 如申請專利範圍第1或2項所記載之半導體元件搭載用封裝基板之製造方法，其中，在使第1圖案鍍膜從層積體表面的絕緣層露出而形成內埋電路之製程中，係形成倒裝晶片連接端子，在於層積體表面的第1圖案鍍膜上形成立體電路之製程中，係形成柱體或在倒裝晶片連接端子的長邊方向的一部分形成凸形狀，在於層積體表面的絕緣層上形成立體電路之製程中，係形成虛設端子。
  5. 一種半導體元件搭載用封裝基板，係為藉由如申請專利範圍第1或2項所記載之半導體元件搭載用封裝基板之製造方法所製造出的半導體元件搭載用封裝基板，其係具備有：絕緣層； 內埋電路，以使其頂面露出於該絕緣層之表面的方式而設置；與焊料阻劑，被設置在前述絕緣層上以及內埋電路上；其中，該內埋電路係被配置在該焊料阻劑的開口內且形成倒裝晶片連接端子，此倒裝晶片連接端子係被厚度3μm以上之預焊料所被覆。
  6. 如申請專利範圍第5項所記載之半導體元件搭載用封裝基板，其中，在形成倒裝晶片連接端子之內埋電路的底面處連接有通孔。
  7. 如申請專利範圍第5項所記載之半導體元件搭載用封裝基板，其中，在倒裝晶片連接端子的長邊方向的一部分形成有凸形狀。
  8. 如申請專利範圍第5項所記載之半導體元件搭載用封裝基板，其中，在倒裝晶片連接端子的長邊方向的一部分形成有凹陷形狀。
  9. 如申請專利範圍第5項所記載之半導體元件搭載用封裝基板，其中，倒裝晶片連接端子的前端被配置於焊料阻劑的開口內。
  10. 如申請專利範圍第5項所記載之半導體元件搭載用封裝基板，其中，所設置之內埋電路，其在倒裝晶片連接端子的長邊方向的兩側或者是單側具備延長部分。
  11. 如申請專利範圍第5項所記載之半導體元件搭載用封裝基板，其中，倒裝晶片連接端子的一部分在短邊方向上被擴張。
  12. 一種半導體封裝，係在如申請專利範圍第5項所記載之半導體元件搭載用封裝基板的倒裝晶片連接端子上，藉由倒裝晶片連接來搭載半導體元件的凸塊。
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