TWI591793B - 靜電放電保護電路 - Google Patents

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Description

靜電放電保護電路
本發明係關於一種靜電放電(Electrostatic Discharge，ESD)保護電路，特別係關於一種低寄生電容(Low Parasitic Capacitance)高觸發電壓之ESD保護電路。
為了防止靜電放電事件發生時產生之高電流造成電路系統損壞，ESD保護電路係廣泛地使用於各種積體電路當中。對於高功率射頻放大器特別需要一種低寄生電容及高觸發電壓的ESD保護電路。然而，大部分之ESD保護電路通常具有較大之寄生電容，此將增加電路之電容性負載(Capacitive Load)，並對電路之高頻響應造成不利之影響。舉例而言，電路之極點(Pole)將因較大之電容性負載而往低頻移動，使得電路之可操作頻帶變得較為狹窄。有鑑於此，有必要設計出一種全新之ESD保護電路，以解決傳統設計所面臨之問題。
在較佳實施例中，本發明提供一種ESD保護電路，包括：一輸入端；一電阻器；一雙極性接面電晶體，具有一射極、一基極，以及一集極，其中該雙極性接面電晶體之該射極係耦接至該輸入端，而該雙極性接面電晶體之該基極係經由該電阻器耦接至該輸入端；以及一二極體，具有一第一極和一第 二極，其中該二極體之該第一極即為該雙極性接面電晶體之該集極，而該二極體之該第二極係耦接至一供應電位。
在較佳實施例中，本發明提供一種ESD保護電路，包括：一輸入端；一第一電阻器；一第二電阻器；一第一雙極性接面電晶體，具有一射極、一基極，以及一集極，其中該第一雙極性接面電晶體之該射極係耦接至該輸入端，而該第一雙極性接面電晶體之該基極係經由該第一電阻器耦接至該輸入端；以及一第二雙極性接面電晶體，具有一射極、一基極，以及一集極，其中該第二雙極性接面電晶體之該射極係耦接至一供應電位，該第二雙極性接面電晶體之該基極係經由該第二電阻器耦接至該供應電位，而該第二雙極性接面電晶體之該集極即為該第一雙極性接面電晶體之該集極。
100、200、300、500、600、700、900、1000、1100、1200‧‧‧ESD保護電路
110、510、910、1110‧‧‧輸入端
120、920、521、1121、522、1122‧‧‧電阻器
130、930、530、1130、540、1140‧‧‧雙極性接面電晶體
140、940‧‧‧二極體
210、310、1010、610、710、1010、1210‧‧‧第一第一型半導體
220、320、1020、620、720、1020、1220‧‧‧第一第二型半導體
230、330、1030、650、750、1030、1250‧‧‧第二第一型半導體
240、340、1040、640、740、1040、1240‧‧‧第二第二型半導體
630、1230‧‧‧第三第一型半導體
231、331、731、1031‧‧‧集極層
232、332、732、1032‧‧‧集極埋藏層
250、260‧‧‧崩潰符號
328、728、748‧‧‧多晶矽層
360、760‧‧‧深溝層
370、770‧‧‧二氧化矽層
380‧‧‧第二型半導體井
390‧‧‧高摻雜第二型半導體
780‧‧‧第二型半導體基板
I1、I2、I3、I4、I5‧‧‧輸入端電流
VH1、VH2、VH3、VH4‧‧‧觸發電壓
VSS‧‧‧接地電位
第1圖係為本發明一實施例所述之ESD保護電路之電路圖；第2圖係為本發明一實施例所述之ESD保護電路之半導體層示意圖；第3圖係為本發明一實施例所述之ESD保護電路之剖面結構圖；第4A圖係為本發明一實施例所述之ESD保護電路之輸入端電壓及輸入端電流之關係圖；第4B圖係為本發明一實施例所述之ESD保護電路之輸入端電壓及輸入端電流之關係圖； 第5圖係為本發明一實施例所述之ESD保護電路之電路圖；第6圖係為本發明一實施例所述之ESD保護電路之半導體層示意圖；第7圖係為本發明一實施例所述之ESD保護電路之剖面結構圖；第8A圖係為本發明一實施例所述之ESD保護電路之輸入端電壓及輸入端電流之關係圖；第8B圖係為本發明一實施例所述之ESD保護電路之輸入端電壓及輸入端電流之關係圖；第9圖係為本發明一實施例所述之ESD保護電路之電路圖；第10圖係為本發明一實施例所述之ESD保護電路之半導體層示意圖；第11圖係為本發明一實施例所述之ESD保護電路之電路圖；以及第12圖係為本發明一實施例所述之ESD保護電路之半導體層示意圖。
為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。
第1圖係為本發明一實施例所述之ESD保護電路100之電路圖。ESD保護電路100可應用於一積體電路，例如： 一高功率放大器、一射頻放大器，或是一高壓功率積體電路。如第1圖所示，ESD保護電路100包括：一輸入端110、一電阻器120、一雙極性接面電晶體(Bipolar Junction Transistor，BJT)130，以及一二極體(Diode)140。輸入端110可以是一金屬連接墊，其可耦接至一晶片(Chip)上之任一端點，例如：需要ESD保護之任一電路。電阻器120為雙端元件(例如：多晶矽電阻或擴散電阻)或多端元件(例如：壓控電阻器)，其中電阻器120之電阻值約介於100Ω至數十KΩ(或100KΩ)之間。雙極性接面電晶體130可為NPN型。雙極性接面電晶體130具有一射極(Emitter)、一基極(Base)，以及一集極(Collector)，其中雙極性接面電晶體130之射極係耦接至輸入端110，而雙極性接面電晶體130之基極係經由電阻器120耦接至輸入端110。二極體140具有一第一極(例如：一陰極)和一第二極(例如：一陽極)，其中二極體140之第一極即為雙極性接面電晶體130之集極，而二極體140之第二極係耦接至一供應電位(例如：一接地電位VSS或一電源供應端VCC)。
第2圖係為本發明一實施例所述之ESD保護電路200之半導體層示意圖，可用於說明第1圖之ESD保護電路100之操作原理。請一併參考第1、2圖。雙極性接面電晶體130之射極係由一第一第一型半導體210所形成，雙極性接面電晶體130之基極係由一第一第二型半導體220所形成，雙極性接面電晶體130之集極係由一第二第一型半導體230所形成，而二極體140係由半導體230和一第二第二型半導體240所形成。在第2圖之實施例中，半導體210為一高摻雜(High-doped)N型半導體， 半導體220為一P型半導體，半導體230為一低摻雜(Low-doped)N型半導體，而半導體240為一P型半導體基板。在一些實施例中，半導體220之一摻雜濃度係遠高於半導體240之一摻雜濃度。更詳細而言，半導體230包括一集極層(Collector Layer)231和一集極埋藏層(Collector Buried Layer)232，其中集極埋藏層232係介於集極層231和半導體240之間，而集極埋藏層232之一摻雜濃度係高於集極層231之一摻雜濃度。
ESD保護電路200之操作原理係如下列所述。當高於ESD保護電路200之一第一觸發電壓VH1之一正電壓施加於輸入端110時，電阻器120因流經的電流較小，可用於箝制半導體210和半導體220之接面電壓，避免半導體220和半導體210之間發生PN接面崩潰，此時，半導體220和半導體230之間之PN接面為順向偏壓，故前述正電壓之大部份電壓降係落在半導體230和半導體240之接面之間，產生二極體140逆向偏壓(半導體230和半導體240構成二極體140)。當此逆向偏壓過大即發生PN接面崩潰(如一崩潰符號250處所示)。在半導體240和半導體230之間發生PN接面崩潰之後，雙極性接面電晶體130(半導體210、半導體220，以及半導體230構成電晶體130)操作於一反向主動模式(Inverse Active Mode)，使得一輸入端電流I1係由輸入端110經過半導體210、半導體220、半導體230、半導體240再流至供應電位(例如：接地電位VSS)。在此情況下，輸入端110上累積之正電荷可藉由輸入端電流I1而快速排除。另一方面，當低於ESD保護電路200之一第二觸發電壓VH2之一負電壓施加於輸入端110時，半導體220和半導體230之間即發生PN接面崩 潰(如一崩潰符號260處所示)，此崩潰電流使雙極性接面電晶體電晶體130即操作於一主動模式(Active Mode)，而半導體240和半導體230之間之PN接面為順向偏壓，使得一輸入端電流I2係由供應電位(例如：接地電位VSS)經過半導體240、半導體230、半導體220、半導體210再流至輸入端110。在此情況下，輸入端110上累積之負電荷可藉由輸入端電流I2而快速排除。當施加於輸入端110之電壓介於第一觸發電壓VH1和第二觸發電壓VH2之間，且ESD保護電路100、200未被觸發時，此為積體電路之正常工作區域。ESD保護電路100、200於輸入端110之電壓過高或過低時導通，排除輸入端110上之多餘電荷，以防止積體電路受到損壞。因為第一觸發電壓VH1和第二觸發電壓VH2分別由半導體240和半導體230之PN接面崩潰電壓，以及半導體220和半導體230之PN接面崩潰電壓所決定，較低的摻雜濃度可增加崩潰電壓，而加大積體電路之正常工作區域。此實施例中，電晶體130之主動模式之電流增益大於100，並且反向主動模式之電流增益大於1。
在一實施例中，半導體240的摻雜濃度為半導體半導體210、半導體220、半導體230，以及半導體240之中最低的，因此ESD保護電路200的正向崩潰電壓係大於負向崩潰電壓，可提供一非對稱操作電壓範圍，特別是高功率射頻放大器的輸出端。
第3圖係為本發明一實施例所述之ESD保護電路300之半導體剖面結構圖。如第3圖所示，ESD保護電路300至少包括：一輸入端110、一電阻器120、一第一第一型半導體 310(電晶體130之射極)、一第一第二型半導體320(電晶體130之基極)、一第二第一型半導體330(電晶體130之集極，亦為二極體140之陰極)，以及一第二第二型半導體340(二極體140之陽極)。在一實施例中，ESD保護電路100之電晶體130為異質接面雙極性電晶體(Heterojunction Bipolar Transistor，HBT)，半導體320為SiGe層，且電阻器120更透過一多晶矽層(Poly)328與半導體320耦接，本實施例具有較高的電流增益。與第2圖之實施例不同的是，ESD保護電路300更包括深溝層(Deep Trench)360、二氧化矽層370、一第二型半導體井380(例如：一P型半導體井)，以及一高摻雜第二型半導體390(例如：一高摻雜P型半導體)。二氧化矽層370係內嵌於半導體330之一集極層331中，但未觸及半導體330之一集極埋藏層332。半導體390係內嵌於半導體井380中，並係耦接至一供應電位(例如：一接地電位VSS或一電源供應端VCC)，以將半導體340(二極體140之陽極)歐姆接觸(ohmic contact)接至該供應電位。深溝層隔離該半導體330和半導體井380。當有前述之正電壓或負電壓施加於輸入端110時，ESD保護電路300可以下列方式排除多餘電荷。在半導體330和半導體340之間因輸入端110之正電壓而發生PN接面崩潰之後(如崩潰符號250處所示)，輸入端電流I1即由輸入端110經過半導體310、半導體320、半導體330、半導體340、半導體井380、半導體390再流至供應電位。另一方面，在半導體320和半導體330之間因輸入端110之負電壓而發生PN接面崩潰之後(如崩潰符號260處所示)，輸入端電流I2即由供應電位經過半導體390、半導體井380、半導體340、半導體330、半導體320、半導體310 再流至輸入端110。
第4A、4B圖係為本發明一實施例所述之ESD保護電路300經由傳輸線脈衝產生系統(Transmission Line Pulse)測量出的輸入端電壓及輸入端電流之關係圖，分別說明ESD保護電路300於正、負電壓施加至輸入端110時之量測結果。如第4A圖所示，當輸入端電壓高於第一觸發電壓VH1時，輸入端電流將開始急劇變大。此時之第一觸發電壓VH1亦可稱為ESD保護電路300之一正向崩潰電壓(Positive Breakdown Voltage)，其約可達+98V。而第4B圖表示，當輸入端電壓低於第二觸發電壓VH2時，輸入端電流的電流值將開始急劇變大，此處因電晶體130進入主動模式操作，產生明顯的驟回(snapback)現象，其降低輸入端電壓的電壓降，可避免元件損傷。此時之第二觸發電壓VH2亦可稱為ESD保護電路300之一負向崩潰電壓(Negative Breakdown Voltage)，其約可達-12V。
根據第3圖之剖面結構圖可知，本發明之ESD保護電路300中，電晶體130之射極和基極之接觸面小，故其等效電容值將相對較低，故可提供較小之寄生電容，使得積體電路具有較大之操作頻寬。
第5圖係為本發明一實施例所述之ESD保護電路500之電路圖。ESD保護電路500包括：一輸入端510、一第一電阻器521、一第二電阻器522、一第一雙極性接面電晶體530，以及一第二雙極性接面電晶體540。輸入端510可以是一金屬連接墊，其可耦接至一晶片上之任一端點，例如：需要ESD保護之任一電路。電阻器521和電阻器522可為雙端元件或多端元件， 而電阻器521和電阻器522之電阻值皆約介於100Ω至數十KΩ(或100KΩ)之間。在一些實施例中，電阻器521和電阻器522亦可各自改用一可變電阻器取代。電晶體530和電晶體540可為NPN型。電晶體530具有一射極、一基極，以及一集極，其中電晶體530之射極係耦接至輸入端510，而電晶體530之基極係經由電阻器521耦接至輸入端510。電晶體540具有一射極、一基極，以及一集極，其中電晶體540之射極係耦接至一供應電位(例如：一接地電位VSS或一電源供應端VCC)，電晶體540之基極係經由電阻器522耦接至該供應電位，而電晶體540之集極即為電晶體530之集極。
第6圖係為本發明一實施例所述之ESD保護電路600之半導體層示意圖。第6圖可用於說明第5圖之ESD保護電路500之操作原理。請一併參考第5、6圖。電晶體530之射極係由一第一第一型半導體610所形成，電晶體530之基極係由一第一第二型半導體620所形成，電晶體540之射極係由一第二第一型半導體650所形成，電晶體540之基極係由一第二第二型半導體640所形成，而電晶體530之集極和電晶體540之集極皆由一第三第一型半導體630所形成。半導體610係與半導體650隔離。半導體620係與半導體640隔離。在第6圖之實施例中，半導體610和半導體650各自為一高摻雜N型半導體，半導體620和半導體640各自為一P型半導體，而半導體630為一低摻雜N型半導體。
ESD保護電路600之操作原理係如下列所述。當高於ESD保護電路600之一第一觸發電壓VH3之一正電壓施加於 輸入端510時，半導體630和半導體640之間即發生PN接面崩潰(如一崩潰符號250處所示)。必須理解的是，電阻器521係用於箝制半導體610和半導體620之接面電壓，避免半導體620和半導體610之間發生PN接面崩潰。在半導體630和半導體640之間發生PN接面崩潰之後，崩潰電流使電晶體530操作於一反向主動模式，而電晶體540則操作於一主動模式，使得一輸入端電流I3係由輸入端510經過半導體610、半導體620、半導體630、半導體640、半導體650再流至該供應電位(例如：接地電位VSS)。在此情況下，輸入端510上累積之正電荷可藉由輸入端電流I3而快速排除。另一方面，當低於ESD保護電路600之一第二觸發電壓VH4之一負電壓施加於輸入端510時，半導體620和半導體630之間即發生PN接面崩潰(如一崩潰符號260處所示)。必須理解的是，電阻器522係用於箝制半導體640和半導體650之接面電壓，避免半導體640和半導體650之間發生PN接面崩潰。在半導體620和半導體630之間發生PN接面崩潰之後，崩潰電流使電晶體530操作於一主動模式，而電晶體540則操作於一反向主動模式，使得一輸入端電流I4係由供應電位經過半導體650、半導體640、半導體630、半導體620、半導體610再流至輸入端510。在此情況下，輸入端510上累積之負電荷可藉由輸入端電流I4而快速排除。當施加於輸入端510之電壓介於第一觸發電壓VH3和第二觸發電壓VH4之間，且ESD保護電路500、600未被觸發時，此為積體電路之正常工作區域。換言之，ESD保護電路500、600於輸入端510之電壓過高或過低時導通，排除輸入端510上之多餘電荷，以防止積體電路受到損壞。因為第一 觸發電壓VH3和第二觸發電壓VH4分別由半導體640和半導體630之間的PN接面，以及半導體620和半導體630之間的PN接面崩潰電壓決定，較低的摻雜濃度層可增加崩潰電壓，而加大積體電路之正常工作區域。此實施例中，第一雙極性接面電晶體530、電晶體540之主動模式之電流增益大於100，並且反向主動模式的電流增益大於1。
第7圖係為本發明一實施例所述之ESD保護電路700之半導體剖面結構圖。如第7圖所示，ESD保護電路700至少包括：一輸入端510、一電阻器521、一電阻器522、一第一第一型半導體710、一第二第一型半導體750、一第一第二型半導體720、一第二第二型半導體740、一第三第一型半導體730。更詳細而言，半導體730包括一集極層731和一集極埋藏層732，其中集極埋藏層732之一摻雜濃度係高於集極層731之一摻雜濃度。在一實施例中，ESD保護電路500之電晶體530和540皆為HBT，半導體720和半導體740為SiGe層，且電阻器521、電阻器522分別透過多晶矽層(Poly)728、748與半導體720、740耦接，本實施例具有較高的電流增益。與第6圖之實施例不同的是，ESD保護電路700更包括深溝層760、二氧化矽層770和一第二型半導體基板780(例如：一P型半導體基板)。二氧化矽層770係內嵌於半導體730之集極層731中，但未觸及於半導體730之集極埋藏層732。集極埋藏層732係介於集極層731和半導體基板780之間。半導體730係設置於半導體基板780上，且半導體基板780係耦接至供應電位。在一些實施例中，半導體720之一摻雜濃度和半導體740之一摻雜濃度皆遠高於半導體基板 780之一摻雜濃度。
當有前述之正電壓或負電壓施加於輸入端510時，ESD保護電路700可以下列方式排除多餘電荷。在半導體730和半導體740之間因輸入端510之正電壓而發生PN接面崩潰之後(如崩潰符號250處所示)，一輸入端電流I3即由輸入端510經過半導體710、半導體720、半導體730、半導體740、半導體750再流至供應電位。另一方面，在半導體720和半導體730之間因輸入端510之負電壓而發生PN接面崩潰之後(如崩潰符號260處所示)，一輸入端電流I4即由供應電位經過半導體750、半導體740、半導體730、半導體720、半導體710再流至輸入端510。在一些實施例中，半導體基板780更耦接到供應電位(例如：一接地電位VSS)。在半導體730和半導體720之間因輸入端510之極負電壓而發生PN接面崩潰之後(如崩潰符號250處所示)，更有一輔助電流I5係由供應電位(例如：一接地電位VSS)經過半導體基板780、半導體730、半導體720、半導體710再流至輸入端510。此輔助電流I5可更加速排除輸入端510上累積之負電荷。
第8A、8B圖係為本發明一實施例所述之ESD保護電路700經由TLP測量出的輸入端電壓及輸入端電流之關係圖，分別為ESD保護電路700於正、負電壓施加於輸入端510時之量測結果。如第8A圖所示，當輸入端電壓高於第一觸發電壓VH3時，輸入端電流將開始急劇變大，此處因崩潰電流使電晶體530操作於一反向主動模式，而電晶體540則操作於一主動模式，產生明顯的驟回(snapback)現象，其降低輸入端電壓，可避免 元件損傷。此時之第一觸發電壓VH3亦可稱為ESD保護電路700之一正向崩潰電壓(Positive Breakdown Voltage)，其約可達+12V。而第8B圖表示，當輸入端電壓低於第二觸發電壓VH4時，輸入端電流的電流值將開始急劇變大，此處因崩潰電流使電晶體530操作於一主動模式，而電晶體540則操作於一反向主動模式，產生明顯的驟回(snapback)現象，其降低輸入端電壓的壓降，可避免元件損傷；且輔助電流I5增加負電壓時的輸入端電流值，而提昇靜電放電能力，並同步降低輸入電壓的壓降，進一步避免元件損傷。此時之第二觸發電壓VH4亦可稱為ESD保護電路700之一負向崩潰電壓(Negative Breakdown Voltage)，其約可達-12V。
根據第7圖之剖面結構圖可知，在本發明之ESD保護電路700中，雙極性接面電晶體530、540之射極和基極之接觸面很小，兩者串接之等效電容值更低。本發明之ESD保護電路700可提供較小之寄生電容，使得積體電路具有較大之操作頻寬。另一方面，ESD保護電路700因具有對稱結構，其正向崩潰電壓約等於負向崩潰電壓，可提供一對稱操作電壓範圍。
前述實施例均以NPN型雙極性電晶體來形成ESD保護電路，然而，本發明並不僅限於此。第9-12圖之實施例將說明如何以PNP型雙極性電晶體來實施本發明之ESD保護電路，其操作原理皆與前述實施例可相借鏡。
第9圖係為本發明一實施例所述之ESD保護電路900之電路圖。ESD保護電路900中，一雙極性接面電晶體930(PNP型)具有一射極、一基極，以及一集極，其中電晶體930 之射極係耦接至一輸入端910，而電晶體930之基極係經由一電阻器920耦接至輸入端910。一二極體940具有一第一極(例如：一陽極)和一第二極(例如：一陰極)，其中二極體940之第一極即為電晶體930之集極，而二極體940之第二極係耦接至一供應電位(例如：一接地電位VSS)。第10圖係為本發明一實施例所述之ESD保護電路1000之半導體層示意圖。電晶體930之射極係由一第一第一型半導體1010所形成，電晶體930之基極係由一第一第二型半導體1020所形成，電晶體930之集極係由一第二第一型半導體1030所形成，而二極體940係由半導體1030和一第二第二型半導體1040所形成。在第10圖之實施例中，半導體1010為一高摻雜P型半導體，半導體1020為一N型半導體，半導體1030為一低摻雜P型半導體，而半導體1040為一N型半導體基板。
第11圖係為本發明一實施例所述之ESD保護電路1100之電路圖。ESD保護電路1100中，一第一雙極性接面電晶體1130(PNP型)具有一射極、一基極，以及一集極，其中電晶體1130之射極係耦接至一輸入端1110，而電晶體1130之基極係經由一第一電阻器1121耦接至輸入端1110；一第二雙極性接面電晶體1140(PNP型)具有一射極、一基極，以及一集極，其中電晶體1140之射極係耦接至一供應電位(例如：一接地電位VSS)，電晶體1140之基極係經由一第二電阻器1122耦接至供應電位，而電晶體1140之集極即為電晶體1130之集極。第12圖係為本發明一實施例所述之保護電路1200之半導體層示意圖。ESD保護電路1100中，電晶體1130之射極係由一第一第一型半 導體1210所形成，電晶體1130之基極係由一第一第二型半導體1220所形成，電晶體1140之射極係由一第二第一型半導體1250所形成，電晶體1140之基極係由一第二第二型半導體1240所形成，而電晶體1130之集極和電晶體1140之集極皆由一第三第一型半導體1230所形成。在第12圖之實施例中，半導體1210和半導體1250各自為一高摻雜P型半導體，半導體1220和半導體1240各自為一N型半導體，而半導體1230為一低摻雜P型半導體。
本發明提出一種新穎之ESD保護電路，其具有低寄生電容、高崩潰電壓、高維持電壓、低成本，或結構簡單之優點。因此，本發明之ESD保護電路特別適合用於高功率射頻積體電路。本發明可在不明顯影響積體電路原始性能之情況下，達成防止積體電路因靜電而導致損壞之功效。
以上舉例之元件尺寸、元件形狀，以及元件參數皆非為本發明之限制條件。設計者可以根據不同需要調整這些設定值。本發明之ESD保護電路並不僅限於第1-12圖所圖示之狀態。本發明可以僅包括第1-12圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本發明之ESD保護電路當中。
在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之 精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧ESD保護電路
110‧‧‧輸入端
120‧‧‧電阻器
130‧‧‧雙極性接面電晶體
140‧‧‧二極體
VSS‧‧‧接地電位

Claims (11)

  1. 一種靜電放電保護電路，包括：一輸入端；一電阻器；一雙極性接面電晶體，具有一射極、一基極，以及一集極，其中該雙極性接面電晶體之該射極係耦接至該輸入端，而該雙極性接面電晶體之該基極係經由該電阻器耦接至該輸入端；以及一二極體，具有一第一極和一第二極，其中該二極體之該第一極即為該雙極性接面電晶體之該集極，而該二極體之該第二極係耦接至一供應電位。
  2. 如申請專利範圍第1項所述之靜電放電保護電路，其中該雙極性接面電晶體之該射極係由一第一第一型半導體所形成，該雙極性接面電晶體之該基極係由一第一第二型半導體所形成，該雙極性接面電晶體之該集極係由一第二第一型半導體所形成，該二極體係由該第二第一型半導體和一第二第二型半導體所形成。
  3. 如申請專利範圍第2項所述之靜電放電保護電路，其中該第一第一型半導體為一高摻雜P型半導體，該第一第二型半導體為一N型半導體，該第二第一型半導體為一低摻雜P型半導體，而該第二第二型半導體為一N型半導體；或該第一第一型半導體為一高摻雜N型半導體，該第一第二型半導體為一P型半導體，該第二第一型半導體為一低摻雜N型半導體，而該第二第二型半導體為一P型半導體。
  4. 一種靜電放電保護電路，包括：一輸入端；一第一電阻器；一第二電阻器；一第一雙極性接面電晶體，具有一射極、一基極，以及一集極，其中該第一雙極性接面電晶體之該射極係耦接至該輸入端，而該第一雙極性接面電晶體之該基極係經由該第一電阻器耦接至該輸入端；以及一第二雙極性接面電晶體，具有一射極、一基極，以及一集極，其中該第二雙極性接面電晶體之該射極係耦接至一供應電位，該第二雙極性接面電晶體之該基極係經由該第二電阻器耦接至該供應電位，而該第二雙極性接面電晶體之該集極即為該第一雙極性接面電晶體之該集極。
  5. 如申請專利範圍第4項所述之靜電放電保護電路，其中該第一雙極性接面電晶體之該射極係由一第一第一型半導體所形成，該第一雙極性接面電晶體之該基極係由一第一第二型半導體所形成，該第二雙極性接面電晶體之該射極係由一第二第一型半導體所形成，該第二雙極性接面電晶體之該基極係由一第二第二型半導體所形成，而該第一雙極性接面電晶體之該集極和該第二雙極性接面電晶體之該集極皆由一第三第一型半導體所形成。
  6. 如申請專利範圍第5項所述之靜電放電保護電路，其中該第一第一型半導體和該第二第一型半導體各自為一高摻雜N型半導體，該第一第二型半導體和該第二第二型半導體各自為 一P型半導體，而該第三第一型半導體為一低摻雜N型半導體；或該第一第一型半導體和該第二第一型半導體各自為一高摻雜P型半導體，該第一第二型半導體和該第二第二型半導體各自為一N型半導體，而該第三第一型半導體為一低摻雜P型半導體。
  7. 如申請專利範圍第5項所述之靜電放電保護電路，更包括一第二型半導體基板，其中該第三第一型半導體係設置於該第二型半導體基板上，且該第二型半導體基板係耦接至該供應電位。
  8. 如申請專利範圍第1項或第4項所述之靜電放電保護電路，其中該雙極性接面電晶體為異質接面雙極性電晶體。
  9. 如申請專利範圍第1項或第4項所述之靜電放電保護電路，其中該電阻器為雙端元件或多端元件。
  10. 如申請專利範圍第9項所述之靜電放電保護電路，其中該電阻器之電阻值約介於100Ω至100KΩ之間。
  11. 如申請專利範圍第4項所述之靜電放電保護電路，其中該第一雙極性接面電晶體之該集極係耦接至該第二雙極性接面電晶體之該集極。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160277017A1 (en) * 2011-09-13 2016-09-22 Fsp Technology Inc. Snubber circuit
US10861843B2 (en) * 2016-12-21 2020-12-08 Texas Instruments Incorporated Electrostatic discharge protection device
US10600775B2 (en) 2017-05-02 2020-03-24 Macronix International Co., Ltd. Electrostatic discharge protection device
US11532610B2 (en) * 2020-06-24 2022-12-20 Amazing Microelectronic Corp. Electrostatic discharge protection structure and electrostatic discharge protection circuit with low parasitic capacitance thereof
CN113745189A (zh) * 2021-07-28 2021-12-03 厦门市三安集成电路有限公司 半导体器件的封装焊接结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010043449A1 (en) 2000-05-15 2001-11-22 Nec Corporation ESD protection apparatus and method for fabricating the same
JP2007305917A (ja) * 2006-05-15 2007-11-22 Nec Electronics Corp 半導体装置
KR100876549B1 (ko) 2007-08-07 2008-12-31 주식회사 에이디텍 Ｅｓｄ 보호 회로
US7911750B2 (en) * 2008-02-27 2011-03-22 Freescale Semiconductor, Inc. Resistor triggered electrostatic discharge protection
US8557654B2 (en) * 2010-12-13 2013-10-15 Sandisk 3D Llc Punch-through diode
JP2013073992A (ja) 2011-09-27 2013-04-22 Semiconductor Components Industries Llc 半導体装置
TWI487087B (zh) 2011-11-10 2015-06-01 Himax Tech Ltd 靜電放電保護裝置
US9343413B2 (en) 2012-05-18 2016-05-17 Globalfoundries Singapore Pte. Ltd. ESD protection for high voltage applications
US8610169B2 (en) 2012-05-21 2013-12-17 Nanya Technology Corporation Electrostatic discharge protection circuit
TWM439893U (en) 2012-06-21 2012-10-21 Univ Ching Yun Bipolar transistor circuit integrating silicon controlled rectifier
US8963253B2 (en) * 2012-10-23 2015-02-24 Macronix International Co., Ltd. Bi-directional bipolar junction transistor for high voltage electrostatic discharge protection

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