TWI589032B - 具有記憶體的系統級封裝記憶體模組 - Google Patents

具有記憶體的系統級封裝記憶體模組 Download PDF

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TWI589032B
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甘萬達
盧超群
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鈺創科技股份有限公司
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具有記憶體的系統級封裝記憶體模組
本發明是有關於一種具有記憶體的系統級封裝記憶體模組，尤指一種整合快取記憶體和動態隨機存取記憶體的系統級封裝記憶體模組。
一般說來，記憶體電路通常會基於特定工業標準(例如聯合電子設備工程會議(Joint Electronic Device Engineering Council,JEDEC))而被設計成獨立於應用邏輯電路的標準記憶體電路。亦即基於特定工業標準，記憶體電路是被設計成適用於各種不同應用邏輯電路的標準記憶體電路。
在應用邏輯電路中，應用邏輯電路需要記憶體控制器以控制標準記憶體電路與應用邏輯電路之間的溝通。因為記憶體控制器必須和各種不同的標準記憶體電路溝通，所以在應用邏輯電路中的記憶體控制器傾向被設計具有次佳化的效能、效率以及成本，以因應各種不同的標準記憶體電路。
然而，現在業界傾向於提供記憶體電路的已知良好晶片(known good die)以方便和應用邏輯電路整合於系統級封裝(System in Package,SIP)模組。因為應用邏輯電路僅需和記憶體電路的確認好晶片溝通，所以如果應用邏輯電路中的記憶體控制器還是被設計成具有次佳化的效能、效率以及成本，以因應各種不同的標準記憶體電路，則系統級封裝模組將不會發揮最大效能。
本發明的一實施例提供一種具有記憶體的系統級封裝記憶體模組。該系統級封裝記憶體模組包含一快取記憶體電路、一記憶體控制器、一記憶體電路和一基板，其中該快取記憶體電路、該記憶體控制器和該記憶體電路是共同封裝於該基板之上，且該快取記憶體電路與該記憶體控制器是形成在同一片半導體晶片上。
本發明的另一實施例提供一種具有記憶體的系統級封裝記憶體模組。該系統級封裝記憶體模組包含一非記憶體電路、一記憶體控制器、一記憶體電路和一基板，其中該非記憶體電路、該記憶體控制器和該記憶體電路是共同封裝於該基板之上，且該記憶體電路與該記憶體控制器是形成在同一片半導體晶片上。
本發明的另一實施例提供一種具有記憶體的系統級封裝記憶體模組。該系統級封裝記憶體模組包含一非記憶體電路、一基板和一記憶體電路。該非記憶體電路具有一第一部分和一第二部分。該基板具有一窗口以及該基板電連接該非記憶體電路的第二部分。該記憶體電路設置於該基板的窗口且電連接該非記憶體電路的第一部分，以及該記憶體電路和該基板之間沒有直接的金屬連接。
本發明的另一實施例提供一種具有記憶體的系統級封裝記憶體模組，該系統級封裝記憶體模組包含一非記憶體電路、一基板和一記憶體電路。該非記憶體電路具有一第一部分和一第二部分，其中該非記憶體電路包含複數個第一電接點和複數個第二電接點，且該複數個第一電接點和該複數個第二電接點是分別設置於該非記憶體電路的第一部分和第二部分。該記憶體電路具有設置在其自身一邊的複數個第三電接點。該基板具有設置在其自身一邊的複數個第四電接點。該複數個第一電接點電連接該複數個第三電接點以 使該記憶體電路電連接該非記憶體電路，該複數個第二電接點電連接該複數個第四電接點以使該基板電連接該非記憶體電路，以及該基板和該記憶體電路是電連接至該非記憶體電路的同一邊或不同邊。
本發明提供一種具有記憶體的系統級封裝記憶體模組。該系統級封裝記憶體模組是整合一記憶體電路(嵌入式動態隨機存取記憶體)、一非記憶體電路(邏輯電路)和一基板於一系統級封裝內，所以本發明可縮小該系統級封裝記憶體模組的面積。另外，因為本發明的系統級封裝記憶體模組可被客制化以因應不同的記憶體電路(嵌入式動態隨機存取記憶體)和非記憶體電路(邏輯電路)，所以本發明的系統級封裝記憶體模組具有最佳化的效能、效率或成本。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、450‧‧‧系統級封裝記憶體模組
102、202、302‧‧‧快取記憶體電路
104、204、304‧‧‧記憶體控制器
106、206、306‧‧‧動態隨機存取記憶體電路
108、208、406、506、606、706、1006‧‧‧基板
310‧‧‧第一可重構匯流排
312‧‧‧外部中央處理器
314‧‧‧第二可重構匯流排
3042、9102‧‧‧模式暫存器
3044、9104‧‧‧配置電路
3046、9106‧‧‧時脈產生器
30442、91042‧‧‧輸入/輸出寬度控制器
30444、91044‧‧‧輸出單元
30446、91046‧‧‧輸入單元
402、502、602、704、804、904、1004、1106、1208、1304‧‧‧記憶體電路
404、504、604、702、802、902、1010、1104、1204、1306‧‧‧非記憶體電路
4022‧‧‧第三電接點
4042‧‧‧第一電接點
4044‧‧‧第二電接點
4062‧‧‧第四電接點
4064‧‧‧第五電接點
4066、7062‧‧‧窗口
508‧‧‧銲線
510、608‧‧‧鑄模材料
6044、408、412‧‧‧凸塊結構
8022、9022‧‧‧平行轉串列匯流排可編程中介單元
8024、9024、9026‧‧‧可重構匯流排
9108‧‧‧平行/串列控制器
9028、8026‧‧‧高速串列匯流排
1002、1008、1102‧‧‧樹脂
1202‧‧‧第一散熱器
1206‧‧‧第二散熱材料
1302‧‧‧額外的記憶體
1308‧‧‧電接點
C1-C4‧‧‧核
DVFS‧‧‧動態電壓頻率調整單元
eDRAM‧‧‧嵌入式動態隨機存取記憶體
ECC‧‧‧錯誤更正碼單元
L1、L2、L3‧‧‧快取記憶體
MMU‧‧‧快取管理單元
TSV、6042、410‧‧‧直接矽晶穿孔
第1圖是本發明的一第一實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第2圖是本發明的一第二實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第3圖是本發明的一第三實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第4A圖是本發明的一第四實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第4B圖是說明系統級封裝記憶體模組的***示意圖。
第4C圖是本發明的一第五實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第5圖是本發明的一第六實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第6圖是本發明的一第七實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第7圖是本發明的一第八實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第8圖是本發明的一第九實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第9圖是本發明的一第十實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第10圖是本發明的一第十一實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第11圖是本發明的一第十二實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第12圖是本發明的一第十三實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第13A圖是本發明的一第十四實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
第13B圖是本發明的一第十五實施例說明一種具有記憶體的系統級封裝記憶體模組的示意圖。
請參照第1圖，第1圖是本發明的一第一實施例說明一種具有記憶體的系統級封裝(system-in-package,SIP)記憶體模組100的示意圖。如第1圖所示，系統級封裝記憶體模組100包含一快取記憶體電路102，一記憶體控制器104，一動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)電路106，以及一基板108，其中動態隨機存取記憶體電路106(在系統級封裝記憶體模組100中是主記憶體)是一動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)，或是複數個組裝或堆疊在一起的動態隨機存取記憶體。另外，快取記憶體電路102、記憶體控制器104和記憶體電路106是共同封裝於基板108之上，且快取記憶體電路102與記憶體控制器104是形成在同一片半導體晶片上，其中該同一片半導體晶片是依據一互補式金氧半(complementary metal-oxide-semiconductor,CMOS)製程製作的矽晶片。快取記憶體電路102可以是一靜態隨機存取記憶體(Static Random Access Memory,SRAM)或是具有比動態隨機存取記憶體電路106的操作速度或頻寬更高的動態隨機存取記憶。例如，快取記憶體電路102的頻寬或操作速度是動態隨機存取記憶體電路106的的三倍或以上。快取記憶體電路102和動態隨機存取記憶體電路106可分別設置於基板108之上，或互相堆疊之後在設置於基板108之上。基板108可以是一軟性有機基板或是一常規印刷電路板(例如，球柵陣列封裝(Ball Grid Array,BGA)基板。
如第1圖所示，記憶體控制器104是快取記憶體電路102的一部分。但在本發明的另一實施例中，記憶體控制器104是獨立在快取記憶體電路102之外。如第1圖所示，記憶體控制器104包含一快取管理單元MMU、一動態電壓頻率調整單元DVFS以及一錯誤更正碼單元ECC。根據系統級封裝記憶體模組100的指令，快取管理單元MMU不是控制讀取自(或寫入至)快取記憶體電路102就是控制讀取自(或寫入至)動態隨機存取記憶體電路106的輸出資料(或輸入資料)。錯誤更正碼單元ECC可矯正儲存在快取記憶體電路102或動態隨機存取記憶體電路106內的資料錯誤。動態電壓頻率調整單元DVFS可動態改變系統級封裝記憶體模組100的操作電壓、操作頻率及匯流排寬度的一組合。
請參照第2圖，第2圖是本發明的一第二實施例說明一種具有記憶體的系統級封裝記憶體模組200的示意圖。如第2圖所示，動態隨機存取 記憶體電路206(主記憶體)包含複數個堆疊在一起的動態隨機存取記憶體，以及動態隨機存取記憶體電路206是設置在快取記憶體電路202之上且通過直接矽晶穿孔(Through Silicon Via,TSV)電連接快取記憶體電路202。如第2圖所示，快取記憶體電路202包含記憶體控制器204且設置在基板208之上，其中快取記憶體電路202的頻寬或操作速度是動態隨機存取記憶體電路206的三倍或以上，然而動態隨機存取記憶體電路206的儲存容量是快取記憶體電路202的儲存容量的三倍。另外，在存取動態隨機存取記憶體電路206和快取記憶體電路202同樣次數的情況下，動態隨機存取記憶體電路206的功耗是快取記憶體電路202的功耗的三倍。另外，本發明並不受限於快取記憶體電路202的頻寬或操作速度是動態隨機存取記憶體電路206的三倍或以上且動態隨機存取記憶體電路206的儲存容量是快取記憶體電路202的儲存容量的三倍或以上。
請參照第3圖，第3圖是本發明的一第三實施例說明一種具有記憶體的系統級封裝記憶體模組300的示意圖。如第3圖所示，記憶體控制器304的動態電壓頻率調整單元DVFS可通過一介於記憶體控制器304和動態隨機存取記憶體電路306之間的第一可重構匯流排(例如128、256或更多位元寬度的匯流排)310存取動態隨機存取記憶體電路306，以及轉換第一可重構匯流排資料為另一第二可重構匯流排資料至一外部中央處理器(或其他邏輯電路)312。動態電壓頻率調整單元DVFS內的模式暫存器3042可在相對快的往返時間內重構(reconfigure)第一可重構匯流排310或第二可重構匯流排314所需的記憶體通道、粒度(granularity)、頻率、資料電壓擺幅或匯流排寬度。例如，當4個記憶深度是512M和匯流排寬度是32位元的動態隨機存取記憶體晶片堆疊在動態隨機存取記憶體電路306時，動態隨機存取記憶體電路306可根據模式暫存器3042內的內容，設定為具有記憶深度是1G和匯流排寬度是64位元或是記憶深度是512M和匯流排寬度是128位元的動態隨機 存取記憶體電路306。
如第3圖所示，動態電壓頻率調整單元DVFS另包含一配置電路3044和一時脈產生器3046。如第3圖所示，模式暫存器3042可通過外部中央處理器(或其他邏輯電路)312設定，以及配置電路3044可根據模式暫存器3042內的內容，控制與重構介於動態隨機存取記憶體306與記憶體控制器304之間的第一可重構匯流排310。例如，當4個記憶深度是512M和匯流排寬度是32位元的動態隨機存取記憶體晶片堆疊在動態隨機存取記憶體電路306時，第一可重構匯流排310的匯流排寬度可被設定為32位元、64位元或128位元，以及其記憶深度可分別對應地設定為2G、1G或512M。
如第3圖所示，配置電路3044包含一輸入/輸出寬度控制器30442、一輸出單元30444和一輸入單元30446。輸入/輸出寬度控制器30442可存取模式暫存器3042內的內容以及配置第一可重構匯流排310或第二可重構匯流排314。因此，本發明可實現不同匯流排寬度的配置。例如，在本發明的一實施例中，第一可重構匯流排310的匯流排寬度被設定為M位元以及在第一可重構匯流排310上的電壓擺幅(介於邏輯電位“1”信號和邏輯電位“0”信號之間的電壓差)被設定為1.8V，第二可重構匯流排314的匯流排寬度被設定為N位元以及在第二可重構匯流排314上的電壓擺幅被設定為1.2V，配置電路3044內的輸出單元30444接收第一可重構匯流排310的M位元資料，以及根據時脈產生器3046所產生的時脈信號，輸出N位元資料至第二可重構匯流排314。此時，輸出單元30444也可將M位元資料的電壓擺幅從1.8V降低至1.2V(或更低)。因此，輸出單元30444可通過第一可重構匯流排310從動態隨機存取記憶體電路306(或快取記憶體電路302)接收具有電壓擺幅1.8V的M位元資料，以及產生具有電壓擺幅1.2V的N位元資料並通過介於外部中央處理器312和記憶體控制器304之間的第二可重構匯流排314傳 送至外部中央處理器312。
另一方面，如第3圖所示，配置電路3044的輸入單元30446是用以從外部中央處理器312通過第二可重構匯流排314接收具有1.2V電壓擺幅的平行N位元資料，轉換具有1.2V電壓擺幅的平行N位元資料為具有1.8V電壓擺幅的平行M位元資料至第一可重構匯流排310，以及通過第一可重構匯流排310寫入具有1.8V電壓擺幅的平行M位元資料至動態隨機存取記憶體電路306(或快取記憶體電路302)。
此時，第一可重構匯流排310或第二可重構匯流排314的操作頻率根據模式暫存器3042的內容亦是可變的，以及動態電壓頻率調整單元DVFS內的時脈產生器3046可控制第一可重構匯流排310或第二可重構匯流排314的參考頻率。
請參照第4A-4C圖，第4A圖是本發明的一第四實施例說明一種具有記憶體的系統級封裝記憶體模組400的示意圖，第4B圖是說明系統級封裝記憶體模組400的***示意圖，以及第4C圖是本發明的一第五實施例說明一種具有記憶體的系統級封裝記憶體模組450的示意圖。如第4A圖所示，系統級封裝記憶體模組400是有關於具有嵌入式動態隨機存取記憶體的雙晶片平板(Dual Die Flat,DDF)球柵陣列封裝(Ball Grid Array,BGA)，其中系統級封裝記憶體模組400包含一記憶體電路402、一非記憶體電路404和一基板406。記憶體電路402可以是一已知良好晶片記憶體(known good die memory,KGDM)或是複數個組裝或堆疊在一起的已知良好晶片記憶體。非記憶體電路404可以是一邏輯電路，例如一中央處理器。基板406可以是一軟性有機基板或是一常規印刷電路板，例如球柵陣列封裝(Ball Grid Array,BGA)基板。
非記憶體電路(或邏輯電路)404具有一中央部分和一周邊部分。如第4B圖所示，非記憶體電路404的複數個第一電接點(electrical contact)4042和複數個第二電接點4044是分別設置在中央部分和周邊部分，其中複數個第一電接點4042和複數個第二電接點4044中的每一電接點可以是錫球或銅柱。如第4B圖所示，記憶體電路402包含設置在其本身一邊的複數個第三電接點4022，以及基板406也包含設置在其本身一邊的複數個第四電接點4062和在其本身另一邊的複數個第五電接點4064。如第4B圖所示，因為複數個第一電接點4042電連接於複數個第三電接點4022，所以記憶體電路402可電連接於非記憶體電路404的中央部分，以及因為複數個第二電接點4044電連接於複數個第四電接點4062，所以基板406可電連接於非記憶體電路404的周邊部分。因此，如第4A圖所示，記憶體電路402是設置在非記憶體電路404的中央部分之下以及基板406是設置在非記憶體電路404的周邊部分之下。
如第4B圖所示，基板406另包含一中空的空間(或窗口)4066，其中記憶體電路402是設置在基板406的中空的空間以電連接非記憶體電路404。因此，基板406和記憶體電路402都是設置在非記憶體電路404的相同一邊。如此，如第4A圖所示，記憶體電路402和基板406之間並不會有直接的金屬連接。另外，系統級封裝記憶體模組400可設置在一外部電路板(未繪示於第4B圖)之上且通過設置在基板406的複數個第五電接點4064電連接該外部電路板。
如第4C圖所示，系統級封裝記憶體模組450的記憶體電路402是設置在非記憶體電路404之上並通過一面對面的凸塊結構(face-to-face bumping structure)408電連接非記憶體電路404以及通過面對面的凸塊結構(face-to-face bumping structure)408和直接矽晶穿孔(TSV)410電連接基板 406。系統級封裝記憶體模組450的非記憶體電路404則是通過另一面對面的凸塊結構412電連接基板406。
請參照第5圖，第5圖是本發明的一第六實施例說明一種具有記憶體的系統級封裝記憶體模組500的示意圖。如第5圖所示，系統級封裝記憶體模組500的非記憶體電路504的主動元件區(active device area)表面與基板506之間具有一銲線(wire-bond)508，以及記憶體電路502(嵌入式動態隨機存取記憶體)可通過面對面的凸塊結構(face-to-face bumping structure)電連接非記憶體電路504(邏輯電路)。該凸塊結構是有關於焊接或凸塊製程，其中該焊接或凸塊製程包含焊料凸塊步驟，銅對銅凸塊或其他類似的凸塊製程步驟。另外，在記憶體電路502(嵌入式動態隨機存取記憶體)和基板506的部分的上方可形成一鑄模材料510，其中鑄模材料510可覆蓋記憶體電路502(嵌入式動態隨機存取記憶體)和非記憶體電路504(邏輯電路)。另外，非記憶體電路504、一記憶體控制器和記憶體電路502是共同封裝於基板506之上，且記憶體電路502與該記憶體控制器是形成在同一片半導體晶片上。
請參照第6圖，第6圖是本發明的一第七實施例說明一種具有記憶體的系統級封裝記憶體模組600的示意圖。如第6圖所示，非記憶體電路604(邏輯電路)具有直接矽晶穿孔(TSV)6042，其中非記憶體電路604(邏輯電路)的主動元件區是通過凸塊結構6044電連接基板606。第6圖所述的凸塊結構6044包含焊料凸塊，銅對銅凸塊或其他類似的凸塊製程所產生的凸塊。記憶體電路602(嵌入式動態隨機存取記憶體)可通過直接矽晶穿孔6042和凸塊結構6044電連接非記憶體電路604(邏輯電路)的背面(矽基板)。另外，在記憶體電路602(嵌入式動態隨機存取記憶體)的上方和基板606的部分可形成一鑄模材料608，其中鑄模材料608可覆蓋記憶體電路602(嵌入式動態隨機存取記憶體)和非記憶體電路604(邏輯電路)。另外，在本發明的另一實施例中， 記憶體電路602(嵌入式動態隨機存取記憶體)的頂部或非記憶體電路604(邏輯電路)的部分可以是沒有鑄模材料608覆蓋的開放空間。另外，散熱片或散熱器可設置在記憶體電路602(嵌入式動態隨機存取記憶體)的頂部或非記憶體電路604(邏輯電路)的部分的上方以使記憶體電路602(嵌入式動態隨機存取記憶體)或非記憶體電路604(邏輯電路)在操作狀態時散熱更有效率防止過熱發生。
請參照第7圖，第7圖是本發明的一第八實施例說明一種具有記憶體的系統級封裝記憶體模組700的示意圖。如第7圖所示，系統級封裝記憶體模組700的非記憶體電路702是一多核心中央處理器，例如英特爾的Haswell中央處理器(4核心中央處理器)。非記憶體電路702的4核C1-C4中的每一核可包含內部層級1快取記憶體L1與層級2快取記憶體L2，以及非記憶體電路702另包含一額外可被4核C1-C4中的每一核分享的內部層級3快取記憶體L3(如第7圖所示)。系統級封裝記憶體模組700的記憶體電路704可以是一嵌入式動態隨機存取記憶體晶片或是複數個堆疊在一起的嵌入式動態隨機存取記憶體晶片，其中記憶體電路704可做為非記憶體電路702的一外部層級4快取記憶體。如第7圖所示，基板706是一具有窗口7062的球柵陣列封裝基板，以及記憶體電路704是設置在窗口7062以電連接非記憶體電路702。在本發明的另一實施例中，非記憶體電路702的多核心(4核C1-C4)可具有複數個計算功能，其中非記憶體電路702的多核心中的幾個核心是做為一般目的的計算用途(例如中央處理器的核心等用途)以及非記憶體電路702的多核心中的另幾個核心是做為繪圖、顯示或高頻寬計算用途(例如繪圖處理器的核心等用途)。記憶體電路704可被分割成一些工作通道，其中每一通道的固定數目的位元是在給定的硬體配置下根據最後一級的快取記憶體的工作負載定義。在本發明的另一實施例中，記憶體電路704包含複數個記憶體陣列，其中該複數個記憶體陣列可根據非記憶體電路702內中央處理器核 心或繪圖處理器核心的每一核心的工作負載，被動態地分配到非記憶體電路702的多核心中的不同核心。例如有超過50%-80%的記憶體陣列是根據來自不同的軟體程式(亦即應用程式)的工作負載被動態地分配至一或多個繪圖處理器核心，其中一或多個中央處理器應該根據較輕的工作負載需求占用少於50%-80%的記憶體陣列。由於該複數個記憶體陣列可根據非記憶體電路702內中央處理器核心或繪圖處理器核心的每一核心的工作負載被動態地分配到不同核心，所以記憶體電路704的快取機制可節省記憶體電路704的待機功耗和運算功耗以及延長常見電子裝置(例如筆記型電腦、手持式計算裝置、智慧型手機、平板電腦或通信裝置)內的電池壽命。為了在系統級封裝記憶體模組700的製造過程中節省記憶體電路704的成本，記憶體電路704內的一或多個記憶體陣列可被記憶體電路704內的一或多個暫存器去能(disabled)，或可被記憶體電路704外的一或多個暫存器去能(亦即被另一電路內的一或多個暫存器去能)。在本發明的另一實施例中，記憶體電路704包含一或多個記憶體陣列，其中該或該多個記憶體陣列是用於伴隨資料快取記憶體陣列的「標記記憶體(Tag memory)」用途。在本發明的另一實施例中，記憶體電路704包含一控制邏輯模組，其中該控制邏輯模組是用於快取(Cache)及/或標記記憶體(Tag memory)的控制。當記憶體電路704被中央處理器核心或繪圖處理器核心存取(讀取或寫入)時，該控制邏輯模組可安排快取的選取/未選取程序。記憶體電路704另包含一或多個用以較高速度讀取或寫入程序的靜態隨機存取記憶體陣列，例如一標記記憶體可用以提升伴隨動態隨機存取記憶體陣列的快取記憶體的讀取/寫入速度效能，或者可被用作控制暫存器以動態控制該複數個記憶體陣列對中央處理器核心/繪圖處理器核心的分配、操作電壓準位或操作頻率。記憶體電路704另包含一錯誤更正碼單元電路模組，其中該錯誤更正碼單元電路模組是用以回復在讀取/寫入過程中的動態錯誤，或者可被用以回復在半導體的製程中所產生的缺陷位元或陣列。如此，記憶體電路704即可同時具有較高良率與較低成本。
請參照第8圖，第8圖是本發明的一第九實施例說明一種具有記憶體的系統級封裝記憶體模組800的示意圖。如第8圖所示，系統級封裝記憶體模組800包含一平行轉串列匯流排可編程中介單元8022，其中平行轉串列匯流排可編程中介單元8022可通過介於平行轉串列匯流排可編程中介單元8022和記憶體電路804之間的可重構匯流排8024(例如128、256或更多位元寬度的匯流排)存取記憶體電路804以及轉換寬匯流排資料為高速串列匯流排資料。另外，平行轉串列匯流排可編程中介單元8022可通過高速串列匯流排8026傳送該高速串列匯流排資料至非記憶體電路802。在平行轉串列匯流排可編程中介單元8022內的模式暫存器可在相對快的往返時間內重構記憶體電路804所需記憶體通道、粒度(granularity)、功耗、資料寬度，所以記憶體電路804可被視為一「虛擬的外部快取記憶體」。例如，當4個記憶深度是512M和匯流排寬度是32位元的嵌入式動態隨機存取記憶體晶片堆疊在記憶體電路804時，記憶體電路804(虛擬的外部快取記憶體)可根據平行轉串列匯流排可編程中介單元8022內的模式暫存器的內容，被設定為具有記憶深度是1G和匯流排寬度是64位元或是記憶深度是512M和匯流排寬度是128位元的虛擬的外部快取記憶體。
請參照第9圖，第9圖是本發明的一第十實施例說明一種具有記憶體的系統級封裝記憶體模組900的示意圖。如第9圖所示，平行轉串列匯流排可編程中介單元9022包含一模式暫存器9102，一配置電路9104，一時脈產生器9106和一平行/串列控制器9108。模式暫存器9102可被非記憶體電路902(中央處理器)設定，以及配置電路9104可根據模式暫存器9102內的內容，控制與重構介於記憶體電路904與配置電路9104之間的可重構匯流排9024。例如，當記憶體電路904是4個記憶深度是512M和匯流排寬度是32位元的嵌入式動態隨機存取記憶體晶片堆疊在一起時，介於記憶體電路904 與配置電路9104之間的可重構匯流排9024的匯流排寬度(bus width)可被設定為32位元、64位元或128位元，以及其記憶深度(address width)可分別對應地設定為2G、1G或512M。
如第9圖所示，配置電路9104包含一輸入/輸出寬度控制器91042、一輸出單元91044和一輸入單元91046。輸入/輸出寬度控制器91042可存取模式暫存器9102內的內容以及配置介於記憶體電路904與配置電路9104之間的可重構匯流排9024。因此，本發明可實現介於記憶體電路904(虛擬的外部快取記憶體)與非記憶體電路902之間的不同匯流排寬度的配置。例如，在本發明的一實施例中，可重構匯流排9024的匯流排寬度被設定為M位元以及在可重構匯流排9024上的電壓擺幅(介於邏輯電位“1”信號和邏輯電位“0”信號之間的電壓差)被設定為1.8V，配置電路9104內的輸出單元91044接收記憶體電路904(虛擬的外部快取記憶體)的M位元資料以及根據時脈產生器9106所產生的第一時脈信號，同時輸出M位元資料至平行/串列控制器9108。為了節能目的，輸出單元91044可將M位元資料的電壓擺幅從1.8V降低至1.2V(或更低)以及產生具有電壓擺幅1.2V的M位元資料並通過介於平行/串列控制器9108與配置電路9104之間的一可重構匯流排9026傳送至平行/串列控制器9108。平行/串列控制器9108接收具有電壓擺幅1.2V的平行M位元資料，根據產生自時脈產生器9106的第二時脈信號，轉換具有電壓擺幅1.2V的平行M位元資料為符合高速串列匯流排通信協定(例如通用序列匯流排(Universal Serial Bus,USB)3.0的通信協定或高速週邊裝置互連介面(Peripheral Component Interconnect Express,PCIe)的通信協定)的一組串列資料，以及通過高速串列匯流排9028傳送該組串列資料至非記憶體電路902(中央處理器)。
另一方面，非記憶體電路902(中央處理器)可傳輸一組高速串列資 料(例如通用序列匯流排3.0的資料或高速週邊裝置互連介面的資料)至平行轉串列匯流排可編程中介單元9022的平行/串列控制器9108，然後平行/串列控制器9108轉換該組高速串列資料為具有電壓擺幅1.2V的平行M位元資料。平行/串列控制器9108通過可重構匯流排9026傳送具有電壓擺幅1.2V的平行M位元資料至輸入單元91046，以及輸入單元91046可增加平行M位元資料的電壓擺幅從1.2V至1.8V和通過介於平行轉串列匯流排可編程中介單元9022和記憶體電路904(虛擬的外部快取記憶體)之間的可重構匯流排9024傳送具有電壓擺幅1.8V的M位元資料至記憶體電路904(虛擬的外部快取記憶體)。
請參照第10圖，第10圖是本發明的一第十一實施例說明一種具有記憶體的系統級封裝記憶體模組1000的示意圖。如第10圖所示，樹脂(或其他封裝材料)1002可嵌入記憶體電路1004和基板1006之間的空間。另外，樹脂1008可設置在非記憶體電路1010的邊緣以密封非記憶體電路1010的邊緣。
請參照第11圖，第11圖是本發明的一第十二實施例說明一種具有記憶體的系統級封裝記憶體模組1100的示意圖。如第11圖所示，樹脂(或其他封裝材料)1102可封住非記憶體電路1104和記憶體電路1106。
請參照第12圖，第12圖是本發明的一第十三實施例說明一種具有記憶體的系統級封裝記憶體模組1200的示意圖。如第12圖所示，一第一散熱器1202耦接在非記憶體電路1204以加速非記憶體電路1204的散熱，以及一第二散熱材料1206耦接在記憶體電路1208以加速記憶體電路1208的散熱，其中第二散熱材料1206是一導熱膏。
請參照第13A圖，第13A圖是本發明的一第十四實施例說明一種具有記憶體的系統級封裝記憶體模組1300的示意圖。如第13A圖所示，額外的記憶體1302覆蓋具有記憶體的系統級封裝(system-in-package)記憶體模組1400，其中第13A圖的結構稱為層疊封裝(Package On Package,POP)。如第13A圖所示，額外的記憶體1302是一常規動態隨機存取記憶體或是堆疊的動態隨機存取記憶體。在第13A圖中，記憶體電路1304是上述系統級封裝記憶體模組1400內非記憶體電路1306的外部快取記憶體，以及額外的記憶體1302可作為上述系統級封裝記憶體模組1400內非記憶體電路1306的主記憶體電路。另外，如第13A圖所示，額外的記憶體1302和系統級封裝記憶體模組1400之間存在電接點1308。另外，如第13B圖所示，電接點1308貫穿系統級封裝記憶體模組1400。
綜上所述，本發明所提供的具有記憶體的系統級封裝記憶體模組是整合記憶體電路(嵌入式動態隨機存取記憶體)、非記憶體電路(邏輯電路)和基板於系統級封裝內，所以本發明可縮小系統級封裝記憶體模組的面積。另外，因為本發明的系統級封裝記憶體模組可被客制化以因應不同的記憶體電路(嵌入式動態隨機存取記憶體)和非記憶體電路(邏輯電路)，所以本發明的系統級封裝記憶體模組具有最佳化的效能、效率或成本。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
400‧‧‧系統級封裝記憶體模組
402‧‧‧記憶體電路
404‧‧‧非記憶體電路
406‧‧‧基板

Claims (23)

  1. 一種具有記憶體的系統級封裝(system-in-package)記憶體模組，該系統級封裝記憶體模組包含：一快取記憶體電路；一記憶體控制器；一記憶體電路；及一基板，其中該快取記憶體電路、該記憶體控制器和該記憶體電路是共同封裝於該基板之上，且該快取記憶體電路與該記憶體控制器是形成在同一片半導體晶片上；其中該記憶體控制器具有動態改變該系統級封裝記憶體模組的操作電壓、操作頻率及匯流排寬度的至少一。
  2. 如請求項1所述的系統級封裝記憶體模組，其中該快取記憶體電路、該記憶體控制器和該記憶體電路是分別設置於基板之上，或是互相堆疊之後在設置於該基板之上。
  3. 如請求項2所述的系統級封裝記憶體模組，其中該同一片半導體晶片是依據一互補式金氧半(complementary metal-oxide-semiconductor,CMOS)製程製作的矽晶片。
  4. 如請求項1所述的系統級封裝記憶體模組，其中該快取記憶體電路是一靜態隨機存取記憶體(Static Random Access Memory,SRAM)或一動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)，以及該記憶體電路是一動態隨機存取記憶體，或是複數個組裝或堆疊在一起的動態隨機存取記憶體，且該快取記憶體電路的操作速度或頻寬大於該記憶體電路的操作速度或頻寬。
  5. 如請求項1所述的系統級封裝記憶體模組，另包含：一第一可重構匯流排，其中該記憶體控制器通過該第一可重構匯流排存取該記憶體電路和該快取記憶體電路；及一第二可重構匯流排，其中該記憶體控制器通過該第二可重構匯流排傳送資料至該外部電路或接收該外部電路的資料。
  6. 如請求項5所述的系統級封裝記憶體模組，其中該記憶體控制器是用以根據該系統級封裝記憶體模組的指令，存取該快取記憶體電路或該記憶體電路的資料，用以矯正儲存在該快取記憶體電路或該記憶體電路內的資料錯誤，用以動態改變該第一可重構匯流排的匯流排寬度、記憶深度、電壓擺幅或操作頻率，或用以動態改變該第二可重構匯流排的匯流排寬度、記憶深度、電壓擺幅或操作頻率。
  7. 如請求項1所述的系統級封裝記憶體模組，其中該記憶體電路是設置在該快取記憶體電路之上且通過直接矽晶穿孔(Through Silicon Via,TSV)電連接該快取記憶體電路。
  8. 一種具有記憶體的系統級封裝記憶體模組，該系統級封裝記憶體模組包含：一非記憶體電路；一記憶體控制器；一記憶體電路；及一基板，包含一中空的空間，用以設置該記憶體電路以電連接該非記憶體電路，其中該非記憶體電路、該記憶體控制器和該記憶體電路是共同封裝於該基板之上，且該記憶體電路與該記憶體控制器是形成 在同一片半導體晶片上。
  9. 如請求項8所述的系統級封裝記憶體模組，其中該非記憶體電路的主動元件區是通過一銲線(wire-bond)與該基板電連接，以及該記憶體電路是通過面對面的凸塊結構電連接該非記憶體電路。
  10. 如請求項8所述的系統級封裝記憶體模組，其中該非記憶體電路的主動元件區是通過一面對面的凸塊結構電連接該基板，以及該記憶體電路是通過一直接矽晶穿孔和另一面對面的凸塊結構電連接該非記憶體電路。
  11. 一種具有記憶體的系統級封裝(system-in-package)記憶體模組，該系統級封裝記憶體模組包含：一非記憶體電路，具有一第一部分和一第二部分；一基板，具有一窗口以及該基板電連接該非記憶體電路的第二部分；及一記憶體電路，設置於該基板的窗口且電連接該非記憶體電路的第一部分；其中該記憶體電路和該基板之間沒有直接的金屬連接，該記憶體電路和該基板之間存在一間隙，以及該間隙被樹脂所填充。
  12. 一種具有記憶體的系統級封裝記憶體模組，該系統級封裝記憶體模組包含：一非記憶體電路，具有一第一部分和一第二部分，其中該非記憶體電路包含複數個第一電接點(electrical contact)和複數個第二電接點，且該複數個第一電接點和該複數個第二電接點是分別設置於該非記憶體電路的第一部分和第二部分；一記憶體電路，具有設置在其自身一邊的複數個第三電接點；及 一基板，具有設置在其自身一邊的複數個第四電接點與在其自身另一邊的複數個第五電接點；其中該複數個第一電接點電連接該複數個第三電接點以使該記憶體電路電連接該非記憶體電路，該複數個第二電接點電連接該複數個第四電接點以使該基板電連接該非記憶體電路，以及該基板和該記憶體電路是電連接至該非記憶體電路的同一邊或不同邊；其中該記憶體電路和該基板之間沒有直接的金屬連接。
  13. 如請求項12所述的系統級封裝記憶體模組，其中該複數個第一電接點、該複數個第二電接點、該複數個第三電接點、該複數個第四電接點或該複數個第五電接點的材料包含錫或銅。
  14. 如請求項11或12所述的系統級封裝記憶體模組，其中該記憶體電路是一動態隨機存取記憶體或是複數個組裝或堆疊在一起的動態隨機存取記憶體，該非記憶體電路是一邏輯電路。
  15. 如請求項11或12所述的系統級封裝記憶體模組，另包含：一記憶體控制器，用以根據該系統級封裝記憶體模組的指令，存取該非記憶體電路或該記憶體電路的資料，用以矯正儲存在該非記憶體電路或該記憶體電路內的資料錯誤，或用以動態改變該系統級封裝記憶體模組的操作電壓、操作頻率或匯流排寬度。
  16. 如請求項11或12所述的系統級封裝記憶體模組，其中該非記憶體電路包含複數個核心與且每一核心包含至少一第一快取記憶體，以及一額外可被該複數個核心中的每一核心分享的第二快取記憶體。
  17. 如請求項11或12所述的系統級封裝記憶體模組，另包含：一平行轉串列匯流排可編程中介單元；一第一可重構匯流排，耦接於該平行轉串列匯流排可編程中介單元與該記憶體電路之間，其中該第一可重構匯流排是一平行匯流排；及一第二重構匯流排，耦接於該平行轉串列匯流排可編程中介單元與該非記憶體電路之間，其中該第二可重構匯流排是一串列匯流排；其中該第一可重構匯流排的匯流排寬度(bus width)或記憶深度(address width)可被動態地改變或該第二重構匯流排的匯流排寬度或記憶深度可被動態地改變。
  18. 如請求項11或12所述的系統級封裝記憶體模組，另包含：一樹脂，用以嵌入該記憶體電路和該基板之間的空間，以及設置在該非記憶體電路的邊緣以密封該非記憶體電路的邊緣。
  19. 如請求項11或12所述的系統級封裝記憶體模組，另包含：一樹脂，用以封裝住該非記憶體電路和該記憶體電路。
  20. 如請求項11或12所述的系統級封裝記憶體模組，另包含：一第一散熱器，耦接在該非記憶體電路以加速該非記憶體電路的散熱；及一第二散熱材料，耦接在該記憶體電路以加速該記憶體電路的散熱。
  21. 如請求項20所述的系統級封裝記憶體模組，其中該第二散熱材料是一導熱膏。
  22. 如請求項11或12所述的系統級封裝記憶體模組，另包含： 一額外的記憶體，用以覆蓋該非記憶體電路、該記憶體電路和該基板，該額外的記憶體和包覆該非記憶體電路和該記憶體電路的封裝之間具有複數個電接點，且該額外的記憶體是一動態隨機存取記憶體或是堆疊的動態隨機存取記憶體。
  23. 如請求項22所述的系統級封裝記憶體模組，其中該複數個電接點貫穿包覆該非記憶體電路和該記憶體電路的封裝。
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