TWI587301B - 半導體記憶體裝置及其操作方法 - Google Patents

Description

半導體記憶體裝置及其操作方法 [相關案件之參照]

本申請案主張對2012年8月24日提出申請之韓國專利申請案第10-2012-0093161號之優先權，其全文內容係併入於此以供參照。

本發明大體上係關於一半導體記憶體裝置及其操作方法，更特別地，係關於一半導體記憶體裝置，其係用於在執行一抹除操作後執行一軟程式操作；及其操作方法。

一半導體記憶體裝置係一用於致能儲存與讀取資料的記憶體裝置。該半導體記憶體裝置係劃分為一隨機存取記憶體RAM及一唯讀記憶體ROM。若未供給電源，則儲存在RAM中的資料變為喪失。此記憶體稱為依電性記憶體。不過，雖然未供給電源，儲存在ROM中的資料不會喪失。此記憶體稱為非依電性記憶體。

當執行半導體記憶體裝置之一程式操作時，一記憶體單元係透過FN穿隧方法來程式化。於程式操作中，在將高電壓施加至記憶體單元之控制閘極的情況 下，電子在記憶體單元的浮動閘極中為帶電荷的。在半導體記憶體裝置的讀取操作中，記憶體單元的定限電壓根據在浮動閘極中偵測到的帶電荷的電子數變化，且讀取資料係根據偵測到的定限電壓的位準來決定。

半導體記憶體單元的抹除操作可在選定區塊的單元中執行。舉例來說，抹除操作可藉由將例如0 V的接地電壓施加至包含在選定區塊中的每一字元線，並提供例如20 V的抹除電壓給區塊井來執行。

由於完成抹除操作之記憶體單元的定限電壓分布通常為寬，在抹除操作後執行之程式操作所耗費的時間可增加。舉例來說，在同時程式化已抹除之記憶體單元之具有最低定限電壓的記憶體單元及具有最大定限電壓的記憶體單元的情況下，在兩記憶體單元間會發生程式操作的速度差。

為了改善速度差，在完成抹除操作後執行軟程式操作。

第1圖為繪示一半導體記憶體裝置之一記憶體單元陣列中之一串列的電路圖的圖。

第2圖為繪示顯示根據習知之軟程式操作(亦即，No)之定限電壓(亦即，Vt)分布圖的圖。

在第1圖及第2圖中，於軟程式操作中，將接地電壓施加至位元線BL，並提供供電電壓給汲極選擇線DSL，且在源極線SL可連接至供電電壓的條件下將接地電壓施加至源極選擇線SSL。每一記憶體單元MC0至MCn均藉由同時施加軟程式電壓至字元線WL<0：n>而 同時軟程式化，以便使一或多個記憶體單元具有高於軟程式驗證電壓SEV的定限電壓。也就是說，軟程式操作係藉由使用透過類似於通用程式操作方法(亦即，FN PGM)之FN穿隧方法的程式操作來執行。不過，在每一記憶體單元同時透過FN穿隧方法程式化的情況下，每一記憶體單元的定限電壓增加，且因此減少定限電壓分布寬度的效應便不足夠。換言之，與未執行軟程式操作前之記憶體單元的定限電壓分布A(其中目標定限電壓係由HEV表示)相比，完成軟程式操作之記憶體單元的定限電壓分布B增加，但定限電壓分布的寬度並未減少。

針對一半導體記憶體裝置及其一操作方法提供各種實施例，用於改善複數個記憶體單元在執行半導體記憶體裝置之抹除操作後的定限電壓分布。

根據一實施例之一半導體記憶體裝置包括一記憶體單元陣列，其係配置為包括複數個記憶體單元；一周邊電路，其係配置為執行一抹除操作及一軟程式操作；及一控制電路，其係配置為控制該周邊電路，以便在執行該軟程式操作時，該複數個記憶體單元係透過一熱載子注入HCI方法程式化。

根據一實施例之一操作半導體記憶體裝置的方法包含以下步驟：藉由在完成一抹除操作後執行一軟程式操作來增加複數個記憶體單元相應於抹除狀態的定限電壓，該軟程式操作使用一熱載子注入HCI方法；透過一軟程式驗證操作驗證該記憶體單元之該定限電壓是 否高於一目標定限電壓；及在根據該軟程式驗證操作決定該複數個記憶體單元之該定限電壓小於該目標定限電壓的情況下，再次執行該軟程式操作及後續步驟。

根據一實施例之一操作半導體記憶體裝置的方法包含以下步驟：藉由施加一抹除電壓至一在其上形成一包括該複數個記憶體單元之記憶體單元陣列的半導體基材來抹除記憶體單元；針對該複數個記憶體單元執行一抹除驗證操作；及在根據該抹除驗證操作決定該複數個記憶體單元之該定限電壓小於一目標定限電壓的情況下，透過一熱載子注入HCI方法執行一軟程式操作。

根據一實施例之一操作半導體記憶體裝置的方法包含以下步驟：沿著一汲極選擇電晶體的方向施加一控制電壓至一記憶體單元，其係鄰接一選定作為一欲程式化之單元的記憶體單元，從而關閉該鄰接的記憶體單元；藉由提供一導通電壓給除了該鄰接記憶體單元及該選定記憶體單元外之非選定記憶體單元來使一通道升壓；及根據歸因於提供給該選定記憶體單元之該導通電壓的電場，於一在其上形成該鄰接記憶體單元的半導體基材中將熱載子注入至該選定記憶體單元之一電荷儲存層，從而程式化該選定記憶體單元。

在一實施例中，在可執行該半導體記憶體裝置之一抹除操作後，可改善複數個記憶體單元的定限電壓分布。

100‧‧‧半導體記憶體裝置

110‧‧‧記憶體單元陣列

120‧‧‧頁面緩衝器

130‧‧‧X解碼器

140‧‧‧電壓提供區

150‧‧‧控制電路

S510‧‧‧步驟

S520‧‧‧步驟

S530‧‧‧步驟

S540‧‧‧步驟

S550‧‧‧步驟

S560‧‧‧步驟

S570‧‧‧步驟

HEV‧‧‧目標定限電壓

No‧‧‧軟程式操作

Vt‧‧‧定限電壓

SEV‧‧‧軟程式驗證電壓

第1圖為繪示一半導體記憶體裝置之一記憶體單元陣列中之一串列的電路圖的圖。

第2圖為繪示顯示根據習知之軟程式操作之定限電壓分布圖的圖。

第3圖為繪示根據一實施例之一半導體記憶體裝置的方塊圖。

第4圖為繪示第3圖中之一記憶體單元陣列之電路圖的圖。

第5圖為繪示根據一實施例之一操作半導體記憶體裝置之方法的流程圖。

第6圖為繪示顯示根據各種實施例之軟程式操作之定限電壓分布變化圖的圖。

本實施例之上述及其他特徵與優點藉由參照下列的詳細敘述同時一併考慮伴隨圖式當可立即明白。

在下文中，各種實施例將參照伴隨圖式更詳細地解釋。雖然實施例已參照其數種說明實施例敘述，須了解許多其他的修改及實施例可由那些熟悉此技術者發想，且其將落在此揭示之原理之精神及範圍內。

第3圖為繪示根據一實施例之一半導體記憶體裝置的方塊圖。

在第3圖中，半導體記憶體裝置100可包括一記憶體單元陣列110、頁面緩衝器120、X解碼器130、電壓提供區140及控制電路150。

記憶體單元陣列110可包括複數個記憶體單 元。記憶體單元陣列的詳細組成將在下文敘述。

頁面緩衝器120可連接至記憶體單元陣列110的位元線BL。當執行抹除驗證操作及軟程式驗證操作時，頁面緩衝器120響應自控制電路150輸出之頁面緩衝器控制訊號PB_signals感測位元線BL的電位，從而驗證複數個記憶體單元的抹除狀態。

根據從控制電路150輸出之列位址RADD，X解碼器130可將由電壓提供區140產生的操作電壓施加至字元線WL、汲極選擇線DSL與源極選擇線SSL。

電壓提供區140可產生抹除電壓Verase，其係響應從控制電路150輸出之電壓提供區控制訊號VC_signals而施加至在其上形成記憶體單元陣列110之半導體基材的p井，並可產生用於抹除驗證操作及軟程式驗證操作的驗證電壓Vverify。此外，電壓提供區140可產生包括控制電壓Vsoc及導通電壓Vpass的操作電壓，以便使記憶體單元陣列110的複數個記憶體單元在軟程式操作中透過熱載子注入來程式化。用於軟程式操作的操作電壓將在下文敘述。

控制電路150可輸出控制訊號VC_signals，以便電壓提供區140可在抹除操作中產生抹除電壓Verase；輸出控制訊號VC_signals，以便電壓提供區140可在軟程式操作中產生控制電壓Vsoc及導通電壓Vpass；並可輸出控制訊號VC_signals，以便電壓提供區140在抹除驗證操作及軟程式驗證操作中產生驗證電壓Vverify。

此外，控制電路150可輸出頁面緩衝器控制訊號PB_signals，以便頁面緩衝器120藉由在抹除驗證操作及軟程式驗證操作中感測位元線BL的電位來偵測抹除驗證操作及軟程式驗證操作的通過/失敗。

此外，當可執行抹除驗證操作及軟程式驗證操作時，控制電路150可將記憶體單元陣列110中之選定複數個記憶體單元的目標定限電壓設定為具有相同值。

第4圖為繪示第3圖中之一記憶體單元陣列之電路圖的圖。

在第4圖中，記憶體單元陣列110可包括串列ST0至STk。由於串列ST0至STk具有類似結構，其操作將透過一串列ST0作為其代表來進行敘述。

串列ST0可包括連接在源極線SL及位元線BL0之間的源極選擇電晶體SST、第一虛擬單元DMC0、複數個記憶體單元MC0至MCn、第二虛擬單元DMC1及汲極選擇電晶體DST。串列ST0可包括一第一虛擬電晶體及一第二虛擬電晶體，以取代第一虛擬單元DMC0及第二虛擬單元DMC1，並可包括兩個第一虛擬單元DMC0及兩個第二虛擬單元DMC1。

源極選擇電晶體SST的閘極與汲極選擇電晶體DST的閘極可分別連接至源極選擇線SSL與汲極選擇線DSL。第一及第二虛擬單元DMC0及DMC1的閘極可連接至第一虛擬線DWL<0>及第二虛擬線DWL<1>，且字元線WL<n：0>可連接至複數個記憶體單元MC0至 MCn。

連接至相同字元線的複數個記憶體單元可定義為一個頁面。也就是說，記憶體單元陣列110可包括頁面。

第5圖為繪示根據一範例實施例之一操作半導體記憶體裝置之方法的流程圖。

根據第3圖至第5圖之操作半導體記憶體裝置的方法如下。

1)在步驟S510中的抹除操作

電壓提供區140可響應自控制電路150輸出之電壓提供區控制訊號產生抹除電壓Verase。所產生的抹除電壓Verase可施加至在其上形成記憶體單元陣列110之半導體基材的p井。此處，0 V可施加至記憶體單元陣列110的字元線。

結果，儲存在記憶體單元陣列110中之經程式化的複數個記憶體單元之浮動閘極中的電荷透過一穿隧介電層向半導體基材放電，且因此複數個記憶體單元的定限電壓變低。

2)在步驟S520中的抹除驗證操作

在完成步驟S510之後，可藉由使用連接至記憶體單元陣列110之位元線BL的頁面緩衝器120來驗證記憶體單元陣列110中的複數個記憶體單元是否低於目標定限電壓HEV。此處，可需要藉由使用虛擬負讀取VNR方法感測複數個記憶體單元的定限電壓來驗證抹除驗證操作。特別地，當感測複數個記憶體單元的定限電壓時， 施加至位元線及p井(p-well)的電壓增加一例如1 V的核心電壓，之後則提供增加的電壓。結果，雖然記憶體單元的定限電壓為例如-1 V的負電壓，增加核心電壓的電壓Vcore可感測作為定限電壓。

3)在步驟S530中決定抹除驗證操作

根據步驟S520，若每一記憶體單元的定限電壓低於目標定限電壓HEV，則可決定抹除驗證操作已通過(亦即，是)，而若一或多個記憶體單元的定限電壓高於目標定限電壓HEV，則可決定抹除驗證操作已失敗(亦即，否)。

4)在步驟S540中增加抹除電壓

根據步驟S530，在決定抹除驗證操作已失敗的情況下，步驟S510中所用的抹除電壓Verase可增加一步級電壓，增加的抹除電壓Verase便設定為新的抹除電壓Verase，之後可使用新的抹除電壓Verase再次執行步驟S510與後續的步驟。電壓提供區140可響應自控制電路150輸出之電壓提供區控制訊號而使步驟S510中所用的抹除電壓Verase增加步級電壓，從而產生新的抹除電壓Verase。

5)步驟S550中的軟程式操作(HCI程式)

根據步驟S530，在決定抹除驗證操作已通過的情況下，可執行軟程式操作。

可需要使用HCI程式方法來執行軟程式操作。HCI程式方法可如下所述。

響應自控制電路150輸出之電壓提供區控制訊號， 電壓提供區140產生導通電壓Vpass(例如，接近7.5 V)、施加至汲極選擇線DSL與源極選擇線SSL的操作電壓(例如，約4.5 V)以及控制電壓Vsoc(例如，0 V)或負電壓。

響應欲執行軟程式操作的列位址RADD，X解碼器130可將由電壓提供區140產生的控制電壓Vsoc沿著汲極選擇電晶體DST的方向施加至鄰接選定字元線(例如，WL<n-1>)的字元線WL<n>。響應列位址RADD，X解碼器130可將由電壓提供區140產生的導通電壓Vpass施加至其他字元線WL<0>至WL<n-1>、DWL<1：0>。結果，一通道升壓現象發生至半導體基材之一通道，在該半導體基材上係形成施加導通電壓Vpass的複數個記憶體單元MC0至MCn-1及虛擬複數個記憶體單元DMC0、DMC1。沿著汲極選擇電晶體DST的方向連接至鄰接之字元線WL<n>的記憶體單元MCn可根據控制電壓Vsoc關閉，且因此未形成通道。在其上形成記憶體單元MCn之半導體基材中的熱載子可藉由歸因於施加至鄰接記憶體單元MCn-1之導通電壓Vpass的電場來注入記憶體單元MCn-1的的浮動閘極。結果，將記憶體單元MCn-1程式化，且因此記憶體單元MCn-1的定限電壓增加。

此處，可將接地電壓施加至位元線BL及源極線SL。

上述HCI程式方法可在連接至記憶體單元陣列110中之複數個記憶體單元MC0至MCn之字元線的複數個記憶體單元的單位，亦即，頁面單位，中執行。

6)步驟S560中的軟程式驗證操作

軟程式驗證操作可在完成步驟S550後執行。軟程式驗證操作可使用頁面緩衝器感測經程式化之複數個記憶體單元的定限電壓，並偵測所具有的定限電壓高於經程式化之複數個記憶體單元之目標定限電壓HEV的記憶體單元是否存在。

軟程式驗證操作可需要使用虛擬負讀取VNR方法來感測及驗證複數個記憶體單元的定限電壓。

7)在步驟S570中決定軟程式驗證操作

根據步驟S560，若具有高於目標定限電壓HEV之定限電壓的一或多個經程式化的記憶體單元存在，則可決定軟程式驗證操作已通過(亦即，是)。之後，可改變頁面位址，並再次針對相應於已改變之頁面位址的複數個記憶體單元執行步驟S550中的軟程式操作及步驟S560中的軟程式驗證操作。此外，在針對每一頁面執行步驟S550及步驟S560的情況下，半導體記憶體裝置的操作便已完成。

若每一記憶體單元的定限電壓均低於目標定限電壓HEV，則可決定相應頁面的軟程式操作已失敗(亦即，否)。在此情況下，可再次執行步驟S550中的軟程式操作。

此處，計數重複執行之步驟S550與S560的循環數。在所計數的循環數超過預設數的情況下，遂決定記憶體單元陣列110的操作已失敗，且因此相應的區塊可視為壞區塊。

根據軟程式操作，記憶體單元陣列110中的 每一記憶體單元MC0至MCn具有低於0 V的定限電壓，亦即，相應於抹除狀態的定限電壓。也就是說，軟程式操作並非儲存資料的操作，且其係為了使複數個記憶體單元之定限電壓增加至高達接近0 V以及減少定限電壓的分布寬度而執行。

已完成軟程式操作的半導體記憶體裝置可執行用於儲存資料的程式操作，該程式操作係藉由使用FN穿隧方法來執行。

第6圖為繪示顯示根據本發明之軟程式操作(亦即，No)之定限電壓(亦即，Vt)分布變化圖的圖。

如第6圖所示，使用HCI程式方法(亦即，HCI PGM)在記憶體單元陣列110的頁面單位中執行軟程式操作的複數個記憶體單元之定限電壓分布B的寬度變得小於執行抹除操作後之複數個記憶體單元的定限電壓分布A(其中目標定限電壓係藉由HEV來指示)的寬度。各種實施例已參照其數種說明實施例敘述，須了解許多其他的修改及實施例可由那些熟悉此技術者發想，且其將落在此揭示之原理之精神及範圍內。

100‧‧‧半導體記憶體裝置

110‧‧‧記憶體單元陣列

120‧‧‧頁面緩衝器

130‧‧‧X解碼器

140‧‧‧電壓提供區

150‧‧‧控制電路

Claims (23)

1. 一種半導體記憶體裝置，包括：一記憶體單元陣列，其配置為包括複數個記憶體單元；一周邊電路，其係配置為執行一抹除操作及一軟程式操作；及一控制電路，其係配置為控制該周邊電路，以便在執行該軟程式操作時，透過一熱載子注入HCI方法使該等記憶體單元程式化，其中，該周邊電路係施加控制電壓至在該等記憶體單元當中鄰接所選定的欲程式化的記憶體單元之記憶體單元，並在該軟程式操作期間施加導通電壓至剩餘的記憶體單元。
2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該周邊電路包括：一電壓提供區，其係配置為響應自該控制電路輸出之電壓提供區控制訊號而產生一用於該抹除操作的抹除電壓，並產生用於該軟程式操作之該導通電壓及該控制電壓；及一X解碼器，其係配置為響應自該控制電路輸出之一列位址訊號而將該導通電壓及該控制電壓提供給連接至該等記憶體單元的字元線。
3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該控制電路控制該周邊電路，以便在執行該軟程式操作時，該記憶體單元陣列在該頁面單位中程式化。
4. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該鄰接記憶體單元為一沿著一汲極選擇電晶體的方向鄰接該選定的記憶體單元的記憶體單元。
5. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該鄰接記憶體單元係根據該控制電壓關閉，且該等其他記憶體單元係根據該導通電壓作通道升壓。
6. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該控制電壓為0V或負電壓。
7. 如申請專利範圍第2項所述之半導體記憶體裝置，其中該周邊電路進一步包括一頁面緩衝器，其係用於藉由感測該記憶體單元陣列之一位元線的電位來執行一抹除驗證操作及一軟程式驗證操作。
8. 如申請專利範圍第7項所述之半導體記憶體裝置，其中該控制電路控制該周邊電路，以使在該抹除驗證操作中的目標定限電壓與在該軟程式驗證操作中的一致。
9. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該軟程式操作係在完成該抹除操作後執行，且針對該記憶體單元陣列中執行一軟程式操作的每一記憶體單元具有相應於抹除狀態的定限電壓分布。
10. 一種操作半導體記憶體裝置的方法，該方法包含：藉由在完成一抹除操作後執行一軟程式操作來相應於抹除狀態增加複數個記憶體單元的定限電壓，其中該軟程式操作係使用一熱載子注入HCI方法，藉由關閉在該等記憶體單元當中鄰接所選定的記 憶體單元的記憶體單元，且將包含該選定的記憶體單元的串列之通道升壓之方式來執行；透過一軟程式驗證操作驗證該等記憶體單元之該定限電壓是否高於一目標定限電壓；及在根據該軟程式驗證操作決定該等記憶體單元的該定限電壓小於該目標定限電壓的情況下，再次執行該軟程式操作及後續步驟。
11. 如申請專利範圍第10項所述之方法，其中使用該HCI方法的該軟程式操作包含：施加一控制電壓至該記憶體單元，該記憶體單元鄰接在該等記憶體單元中所選定的該欲程式化的記憶體單元，從而關閉該鄰接該選定的記憶體單元的記憶體單元；藉由將一導通電壓提供給除了鄰接該選定的記憶體單元的記憶體單元及該選定的記憶體單元外之複數個非選定的記憶體單元來使一通道升壓；及根據歸因於提供給該選定的記憶體單元之該導通電壓所致的電場，於一半導體基材上形成有鄰接該選定的記憶體單元的記憶體單元的該半導體基材中將熱載子注入至該選定的記憶體單元之一電荷儲存層，從而程式化該選定的記憶體單元。
12. 如申請專利範圍第11項所述之方法，其中鄰接該選定的記憶體單元的記憶體單元為一沿著一汲極選擇電晶體的方向鄰接該選定的記憶體單元的記憶體單元。
13. 如申請專利範圍第10項所述之方法，其中該軟程式操 作係在該頁面單位中執行。
14. 如申請專利範圍第10項所述之方法，其中該目標定限電壓低於0V。
15. 一種操作半導體記憶體裝置的方法，該方法包含：藉由施加一抹除電壓至在一半導體基材上形成一包括該等記憶體單元之記憶體單元陣列的該半導體基材來抹除該等記憶體單元；針對該等記憶體單元執行一抹除驗證操作；及在根據該抹除驗證操作決定該等記憶體單元的定限電壓小於一目標定限電壓的情況下，透過一熱載子注入HCI方法執行一軟程式操作，其中該HCI方法包含關閉在該等記憶體單元當中鄰接所選定的記憶體單元的記憶體單元，且將包含該選定的記憶體單元的串列之通道升壓。
16. 如申請專利範圍第15項所述之方法，其進一步包含：在根據該抹除驗證操作決定一或多個具有高於該目標定限電壓之定限電壓的記憶體單元存在的情況下，使該抹除電壓增加一步級電壓，之後使用該增加的抹除電壓再次執行該抹除步驟及後續步驟。
17. 如申請專利範圍第15項所述之方法，其中該軟程式操作係在該頁面單位中執行。
18. 如申請專利範圍第16項所述之方法，其進一步包含：在執行該軟程式操作之後，針對該等記憶體單元執行一軟程式驗證操作。
19. 如申請專利範圍第18項所述之方法，其中在一或多個記憶體單元之定限電壓高於該目標定限電壓的情況 下，根據該軟程式驗證操作決定該軟程式操作已通過，並在該等記憶體單元的定限電壓均小於該目標定限電壓的情況下，決定該軟程式操作已失敗。
20. 如申請專利範圍第19項所述之方法，其中該軟程式操作及後續步驟在決定該軟程式操作已失敗的情況下會再次執行。
21. 如申請專利範圍第19項所述之方法，其中執行該軟程式操作的該等記憶體單元具有相應於抹除狀態的定限電壓分布。
22. 一種操作半導體記憶體裝置的方法，該方法包含以下步驟：施加一控制電壓至一記憶體單元，該記憶體單元鄰接一選定作為一欲沿著一汲極選擇電晶體之方向程式化之單元的記憶體單元，從而關閉該鄰接記憶體單元；藉由將一導通電壓提供給除了該鄰接記憶體單元及該選定的記憶體單元外之複數個非選定的記憶體單元來使一通道升壓；及根據歸因於提供給該選定的記憶體單元之該導通電壓的電場，在其上形成該鄰接記憶體單元的一半導體基材中，將熱載子注入至該選定的記憶體單元之一電荷儲存層，從而程式化該選定記憶體單元。
23. 如申請專利範圍第22項所述之方法，其中執行一軟程式操作之選定作為一欲程式化單元的每一記憶體單元均具有相應於抹除狀態的定限電壓分布。