TWI584600B - 連續漸近式類比數位轉換器及其控制方法 - Google Patents

Description

連續漸近式類比數位轉換器及其控制方法

本揭露是有關於一種連續漸近式類比數位轉換器及其控制方法。

現行的連續漸近式類比數位轉換器(Successive Approximation ADC)，以一二元搜尋法(Binary Search)將一類比訊號轉換為一N位元的數位訊號。連續漸近式類比數位轉換器包含一比較器。為了轉換為N位元的數位訊號，比較器會執行N次，每一次的比較結果會數位訊號的一位元。在執行N次比較之後，即可依序從最高有效位元至最低有效位元產生N位元的數位訊號。然而，有些時候，其中一位元的比較結果會很接近，造成需要花很多時間判讀比較結果，而導致不穩定狀態(Metastability)的發生。而不穩定裝置態可能會造成此位元判讀的結果不準確，或者來不及判讀之後的位元，而可能導致最後轉換出的N位元數位訊號有相當大的誤差。因此，有必要提供一種方法以判斷此N位元的數位訊號是否正確以避免不穩定狀態(Metastability)造成誤差產生。

根據本揭露的一實施例，提供一種連續漸近式類比數位轉換器包含數位類比轉換器、比較器、比較結果單元、時序單元及控制邏輯電 路。數位類比轉換器將數位訊號轉換為參考類比電壓。比較器在一時脈訊號的控制下，比較類比輸入訊號與參考類比電壓的大小而對應地產生比較訊號。比較結果單元根據比較訊號產生比較結果訊號。當比較器完成比較動作時，比較結果訊號轉為致能。時序單元產生時脈訊號，並在比較結果訊號為致能時依序致能對應N位元的N個輔助時脈訊號。控制邏輯電路在比較結果訊號為致能時，依據比較訊號更新數位訊號，使比較器對應地更新比較訊號。控制邏輯電路並重複地根據更新後的比較訊號對應地更新該比較結果訊號以使N個輔助時脈訊號依序為致能。控制邏輯電路並根據更新後的比較訊號及致能的N個輔助時脈訊號依序從最高有效位元至最低有效位元產生N位元的數位數值，並根據最低有效位元對應之第N個輔助時脈訊號是否被致能，來判斷數位數值是否為有效。

根據本揭露的另一實施例，提供一種連續漸近式類比數位轉換器之控制方法。連續漸近式類比數位轉換器將一類比輸入訊號轉換為N位元的一數位數值，N為大於1的正整數。此控制方法可包含以下步驟。將一數位訊號轉換為一參考類比電壓。在一時脈訊號的控制下，比較類比輸入訊號與該考類比電壓的大小而對應地產生一比較訊號。根據比較訊號產生一比較結果訊號。當比較器完成比較動作時，比較結果訊號轉為致能。產生時脈訊號，並在比較結果訊號為致能時依序致能對應N位元的N個輔助時脈訊號。在比較結果訊號為致能時，依據比較訊號更新數位訊號，使比較器對應地更新該比較訊號，並重複地根據更新後的比較訊號對應地更新比較結果訊號以使N個輔助時脈訊號依序為致能，並根據更新後的比較訊號及致能的N個輔助時脈訊號依序從一最高有效位元至一最低有效位元 產生N位元的數位數值。根據最低有效位元所對應之第N個輔助時脈訊號是否被致能，來判斷數位數值是否為有效。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧連續漸近式類比數位轉換器

110‧‧‧數位類比轉換器

120‧‧‧比較器

130‧‧‧比較結果單元

140‧‧‧時序單元

150‧‧‧控制邏輯電路

Vin‧‧‧類比輸入訊號

Vref‧‧‧參考類比電壓

Comp‧‧‧比較訊號

Cout‧‧‧比較結果訊號

Clkc‧‧‧時脈訊號

Clk1~Clkn、Clk2、Clk3、Clk4、Clk5、Clk6、Clk7、Clk8、Clk9、Clk10‧‧‧輔助時脈訊號

D1‧‧‧數位訊號

Dout‧‧‧數位數值

1510‧‧‧判斷電路

1520‧‧‧數位輸出電路

Clks‧‧‧取樣時脈

M1、M2‧‧‧不穩定狀態

410‧‧‧除法器

420‧‧‧取樣電路

430‧‧‧延遲取樣電路

440‧‧‧互斥或閘

S1‧‧‧第一訊號

S2‧‧‧第一取樣訊號

S3‧‧‧第二取樣訊號

DV‧‧‧資料有效性訊號

t0、t1、t2、t3、t4、t5、t6‧‧‧時間點

C1、C2‧‧‧時脈訊號的周期

S710~S770‧‧‧流程步驟

第1圖繪示依據本揭露第一實施例的連續漸近式類比數位轉換器的方塊圖。

第2圖繪示本揭露第1圖的控制邏輯電路的方塊圖。

第3A圖繪示本揭露第一實施例的連續漸近式類比數位轉換器的時序圖。

第3B圖繪示繪示連續漸近式類比數位轉換器於不穩定狀態的時序圖。

第4圖繪示本揭露第2圖的判斷電路的方塊圖的一例。

第5圖繪示本揭露第4圖的判斷電路的時序圖。

第6A圖及第6B圖分別繪示本揭露的連續漸近式類比數位轉換器操作在一較長周期及一較短周期的時脈訊號的時序圖。

第7圖繪示本揭露的連續漸近式類比數位轉換器之控制方法的流程圖。

第1圖繪示依據本揭露第一實施例的連續漸近式類比數位轉換器的方塊圖。連續漸近式類比數位轉換器100包含數位類比轉換器110、比較器120、比較結果單元130、時序單元140及控制邏輯電路150。數位類比轉換器110將數位訊號D1轉換為參考類比電壓Vref。比較器120 在一時脈訊號Clkc的控制下，比較類比輸入訊號Vin與參考類比電壓Vref的大小而對應地產生比較訊號Comp。比較結果單元130根據比較訊號Comp產生比較結果訊號Cout。當比較器120完成比較動作時，比較結果訊號Cout轉為致能。時序單元140產生時脈訊號Clkc，並在比較結果訊號Cout為致能時依序致能對應N位元的N個輔助時脈訊號Clk1~Clkn。其中N及n為大於1的正整數。控制邏輯電路150在比較結果訊號Cout為致能時，依據比較訊號Comp更新數位訊號D1，使比較器120對應地更新比較訊號Comp。控制邏輯電路150並重複地根據更新後的比較訊號Comp對應地更新比較結果訊號Cout以使N個輔助時脈訊號Clk1~Clkn依序為致能。控制邏輯電路150並根據更新後的比較訊號Comp及致能的N個輔助時脈訊號Clk1~Clkn依序從最高有效位元至最低有效位元產生N位元的數位數值Dout，並根據最低有效位元對應之第N個輔助時脈訊號Clkn是否被致能，來判斷數位數值Dout是否為有效。在此實施例中，本揭露提供一種可判斷此數位數值是否有效的方法及裝置。請參照第2圖，第2圖繪示本揭露第1圖的控制邏輯電路150的方塊圖。控制邏輯電路150包含判斷電路1510及數位輸出電路1520。判斷電路1510根據最低有效位元對應之第N個輔助時脈訊號Clkn是否被致能，來判斷數位數值Dout是否為有效。數位輸出電路1520根據更新後的比較訊號Comp及致能的N個輔助時脈訊號依序從最高有效位元至最低有效位元產生N位元的數位數值Dout。數位輸出電路1520例如以N個D型正反器實現，這N個D型正反器分別接收N個比較訊號Comp，並以致能的N個輔助時脈訊號觸發而分別產生數位數值Dout的N個位元。

詳細的說，以連續漸近式類比數位轉換器將類比輸入訊號Vin轉換為10位元的數位數值做說明。請參照第3A圖，第3A圖繪示本揭露第一實施例的連續漸近式類比數位轉換器的時序圖。在一取樣期間，取樣時脈Clks為致能狀態以使連續漸近式類比數位轉換器100取樣類比輸入訊號Vin。在一轉換期間，比較器120在時脈訊號Clkc的控制之下比較類比輸入訊號Vin與10位元的數位數值轉換而成的參考類比電壓Vref的大小而對應地產生比較訊號Comp。比較訊號Comp指示類比輸入訊號Vin與參考類比電壓Vref的大小關係，例如比較訊號Comp為1時指示類比輸入訊號Vin大於參考類比電壓Vref，而比較訊號Comp為0時指示類比輸入訊號Vin小於參考類比電壓Vref，然而本揭露不以此為限，比較訊號Comp也可以其他形式表現，例如2位元以上的數值來指示類比輸入訊號Vin與參考類比電壓Vref的大小關係。在此實施例中，連續漸近式類比數位轉換器會以一二元搜尋法更新數位數值D1，之後比較器120再對更新後的數位數值D1進行比較而更新比較訊號Comp。為了轉換為10位元的數位數值，比較步驟會執行10次，每一次的比較訊號Comp會輸出到控制邏輯電路150以決定數位數值Dout中的一位元。在執行10次比較之後，即可依序從最高有效位元至最低有效位元產生10位元的數位數值Dout。

當比較器120完成比較動作時，比較結果單元130根據比較訊號Comp將比較結果訊號Cout轉為致能。比較結果訊號Cout指示比較器120是否完成比較，並在比較結果訊號Cout為致能時，即比較器120完成比較時，更新欲進行下一次比較的數位數值Dout。並且，如第3A圖所示，在比較結果訊號Cout為致能時，時序單元140依序致能對應10位元的10 個輔助時脈訊號Clk1~Clk10。這10個輔助時脈訊號Clk1~Clk10使控制邏輯電路150分別產生10位元的數位數值Dout。

然而，在一些實施例中，比較器120進行比較時，可能會花一段時間決定類比輸入訊號Vin與參考類比電壓Vref的大小關係，或者遲遲無法決定，造成不穩定狀態(Metastability)。第3B圖繪示繪示連續漸近式類比數位轉換器於不穩定狀態的時序圖。如第3B圖所示，在第3次比較時(以M1表示)，花了較長的時間才產生比較結果訊號Cout。因此在第3B圖中的例子中，由於第3次比較拖延了時間，造成來不及進行第9次比較及第10次比較(以M2表示)，在第9位元及第10元的數值就無法決定，或者由一預設值決定(例如可設定為00或11)。並且，由於第3次比較花了較長的時間才產生比較訊號，這可能意味著第3位元的比較結果很接近。當連續漸近式類比數位轉換器於不穩定狀態時，則可能會產生以上這兩種情況M1及M2，而導致最後產生的10位元的數位數值Dout不準確，例如，1011111111與1001111111的結果就有很大的誤差。因此，本揭露可藉由最低有效位元對應之第N個輔助時脈訊號Clkn是否被致能，來判斷數位數值Dout是否為有效。

以下茲舉一例以說明判斷第N個輔助時脈訊號Clkn是否被致能的裝置。請參照第4圖，第4圖繪示本揭露第2圖的判斷電路1510的方塊圖的一例。在此實施例中，判斷電路1510包含一除法器410、一取樣電路420、一延遲取樣電路430及一互斥或閘440。在此實施例中，除法器410、取樣電路420、延遲取樣電路430使用D型正反器來達成。然而，本揭露不以此為限。除法器410接收對應第10位元的輔助時脈訊號Clk10而 產生第一訊號S1。取樣電路420接收第一訊號S1，並於取樣時脈訊號Clks的控制之下產生第一取樣訊號S2。延遲取樣電路430接收第一取樣訊號S2，並於取樣時脈訊號Clks的控制之下延遲第一取樣訊號S2而產生第二取樣訊號S3。互斥或閘440接收第一取樣訊號S2及第二取樣訊號S3而產生資料有效性訊號DV，以決定對應第10位元(最低有效位元)的輔助時脈訊號Clk10是否被致能。然而，本揭露不以此為限，可視實際應用而偵測對應任一位元的輔助時脈訊號而可得知對應位元的數位數值是否有效。

請再參照第5圖說明第4圖的判斷電路1510的操作。第5圖繪示本揭露第4圖的判斷電路1510的時序圖。首先，於時間點t0，取樣時脈Clks先致能以進入連續漸近式類比數位轉換器100的取樣期間，之後進入轉換期間，根據比較訊號Comp及致能的10個輔助時脈訊號依序從最高有效位元至最低有效位元產生10位元的數位數值Dout。因此，於時間點t1，對應第10位元(最低有效位元)的輔助時脈訊號Clk10被致能，此時會觸發除法器410輸出一致能的第一訊號S1。於時間點t2，取樣時脈Clks又被致能以執行連續漸近式類比數位轉換器100的下一週期的操作，此時會觸發取樣電路420，以使取樣電路420輸出與第一訊號S1位準相同的第一取樣訊號S2，即第一取樣訊號S2也被致能。於時間點t3，對應第10位元(最低有效位元)的輔助時脈訊號Clk10又被致能，此時又會觸發除法器410。由於除法器410的D型正反器的輸入端是由第一訊號S1經由一反相器回授而為一非致能的位準，因此於時間點t3第一訊號S1為非致能。於時間點t4，取樣時脈Clks又被致能以執行連續漸近式類比數位轉換器100的下一週期的操作，此時又會觸發取樣電路420，以使取樣電路420輸出與 第一訊號位準相同的第一取樣訊號S2，即第一取樣訊號S2改變為非致能。並且，於時間點t4，延遲取樣電路430被觸發且此時第一取樣訊號S2為致能，故第二取樣訊號S3於此時轉換為致能狀態。而互斥或閘440依據第一取樣訊號S2及第二取樣訊號S3而決定資料有效性訊號DV的位準，例如於時間點t2，第一取樣訊號S2為致能而第二取樣訊號S3為非致能，故資料有效性訊號DV為致能。而於時間點t4，第一取樣訊號S2訊號為非致能而第二取樣訊號S3為致能，故資料有效性訊號DV也為致能。此時資料有效性訊號DV為致能即指示對應第10位元(最低有效位元)的輔助時脈訊號Clk10被致能，亦即此10位元的數位數值是有效的。

然而，於時間點t5，輔助時脈訊號Clk10未被致能，而未觸發除法器410，因此於時間點t6，取樣電路420及延遲取樣電路430在觸發之後隨著非致能的第一訊號S1仍保持非致能的第一取樣訊號S2及第二取樣訊號S3。因此於時間點t6，資料有效性訊號DV也為非致能，即指示對應第10位元(最低有效位元)的輔助時脈訊號Clk10未被致能，亦即此10位元的數位數值是無效的。

在一實施例中，更可依據最低有效位元的輔助時脈訊號是否被致能而調整時脈訊號Clkc的一周期。第6A圖及第6B圖分別繪示本揭露的連續漸近式類比數位轉換器操作在一較長周期及一較短周期的時脈訊號Clkc的時序圖。舉例來說，可在資料有效性訊號DV指示對應第10位元(最低有效位元)的輔助時脈訊號Clk10被致能時，選擇性地增加時脈訊號Clkc的周期。或在資料有效性訊號DV指示對應第10位元(最低有效位元)的輔助時脈訊號Clk10未被致能時，選擇性地減少時脈訊號Clkc的周期。因 此，可藉山調整時脈訊號Clkc的周期而具有足夠的比較時間以產生每一位元的數值，並且仍可產生有效的數位數值。例如，在第6A圖中，時脈訊號Clkc的周期為C1，而此時對應第10位元(最低有效位元)的輔助時脈訊號Clk10未被致能，則表示10位元的數位數值是無效的。因此，選擇性地可減少時脈訊號Clkc的周期直到輔助時脈訊號Clk10被致能，例如第6B圖中，對應第10位元(最低有效位元)的輔助時脈訊號Clk10為致能，此時時脈訊號Clkc的周期為C2，相較於C1具有較短的周期。

在另外一實施例中，更可調整時脈訊號Clkc的周期而降低連續漸近式類比數位轉換器的解析度。舉例來說，雖然連續漸近式類比數位轉換器100可轉換為10位元的數位數值，然而，在此實施例中，我們只需要7位元的數位數值，所以將最低有效位元設為第7位元而只偵測對應第7位元的輔助時脈訊號Clk7是否被致能，而能判斷7位元的數位數值是否有效。因此，可將第6B圖的時脈訊號Clkc的周期為C2增長而調整為第6A圖的時脈訊號Clkc的周期C1，且對應第7位元的輔助時脈訊號Clk7為致能。在此實施例中，藉由降低解析度而可使時脈訊號Clkc具有較長的周期，可降低連續漸近式類比數位轉換器的操作頻率，可具有節省能源消耗的效果。

依據上述描述，本揭露提供一種連續漸近式類比數位轉換器之控制方法。第7圖繪示本揭露的連續漸近式類比數位轉換器之控制方法的流程圖。連續漸近式類比數位轉換器例如為第1圖之連續漸近式類比數位轉換器100，用以將一類比輸入訊號轉換為N位元的一數位數值，N為大於1的正整數。此控制方法可包含以下步驟。首先，執行步驟S710，將 一數位訊號轉換為一參考類比電壓。之後，執行步驟S720，在一時脈訊號的控制下，比較類比輸入訊號與該考類比電壓的大小而對應地產生一比較訊號。接著，執行步驟S730：根據比較訊號產生一比較結果訊號。此比較結果訊號在比較器完成比較動作時轉為致能。並且執行步驟S740，產生時脈訊號，並在比較結果訊號為致能時依序致能對應N位元的N個輔助時脈訊號。連續漸近式類比數位轉換器更執行步驟S750，在比較結果訊號為致能時，依據比較訊號更新數位訊號。在步驟S750之後，數位訊號被更新之後，可執行步驟S710~S750使比較器對應地更新比較訊號，並重複地根據更新後的比較訊號對應地更新比較結果訊號以使N個輔助時脈訊號依序為致能。並在重複執行步驟S710~S750之後，執行步驟S760，根據更新後的比較訊號及致能的N個輔助時脈訊號依序從一最高有效位元至一最低有效位元產生N位元的數位數值。最後，執行步驟S770，根據最低有效位元所對應之第N個輔助時脈訊號是否被致能，來判斷數位數值是否為有效。

根據上述實施例，提供了多種連續漸近式類比數位轉換器及其控制方法，藉由判斷最低有效位元所對應之第N個輔助時脈訊號是否被致能，來判斷連續漸近式類比數位轉換器所轉換的數位數值是否為有效，可提供驗證所轉換的數位數值的正確性。並且，可藉由判斷最低有效位元所對應之第N個輔助時脈訊號是否被致能來調整時脈訊號的周期，而具有足夠的比較時間以產生每一位元的數值，並且仍可產生有效的數位數值，故能提高連續漸近式類比數位轉換器的轉換數位數值的準確度。

另一方面，也可以藉由只偵測對應其中一位元的輔助時脈訊號是否被致能調整時脈訊號的周期而降低連續漸近式類比數位轉換器的解 析度以使連續漸近式類比數位轉換器的操作頻率降低，而具有節省能源消耗之效果。

綜上所述，雖然本揭露已以多個實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧連續漸近式類比數位轉換器

110‧‧‧數位類比轉換器

120‧‧‧比較器

130‧‧‧比較結果單元

140‧‧‧時序單元

150‧‧‧控制邏輯電路

Vin‧‧‧類比輸入訊號

Vref‧‧‧參考類比電壓

Comp‧‧‧比較訊號

Cout‧‧‧比較結果訊號

Clkc‧‧‧時脈訊號

Clk1~Clkn‧‧‧輔助時脈訊號

D1‧‧‧數位訊號

Dout‧‧‧數位數值

Claims (13)

1. 一種連續漸近式類比數位轉換器，用以將一類比輸入訊號轉換為N位元的一數位數值，N為大於1的正整數，包含：一數位類比轉換器，用以將一數位訊號轉換為一參考類比電壓；一比較器，用以在一時脈訊號的控制下，比較該類比輸入訊號與該參考類比電壓的大小而對應地產生一比較訊號；一比較結果單元，用以根據該比較訊號產生一比較結果訊號，其中當該比較器完成比較動作時，該比較結果訊號轉為致能；一時序單元，用以產生該時脈訊號，並在該比較結果訊號為致能時依序致能對應N位元的N個輔助時脈訊號；以及一控制邏輯電路，用以在該比較結果訊號為致能時，依據該比較訊號更新該數位訊號，使該比較器對應地更新該比較訊號，該控制邏輯電路並重複地根據更新後的該比較訊號對應地更新該比較結果訊號以使該N個輔助時脈訊號依序為致能，該控制邏輯電路並根據更新後的比較訊號及致能的N個輔助時脈訊號依序從一最高有效位元至一最低有效位元產生N位元的該數位數值，並根據該最低有效位元所對應之第N個輔助時脈訊號是否被致能，來判斷該數位數值是否為有效。
2. 如申請專利範圍第1項所述之連續漸近式類比數位轉換器，其中該控制邏輯電路包含：一除法器，用以接收該最低有效位元所對應之該輔助時脈訊號並產生一第一訊號；一取樣電路，用以接收該第一訊號，並於一取樣時脈訊號的控制之下 產生一第一取樣訊號；一延遲取樣電路，用以接收該第一取樣訊號，並於該取樣時脈訊號的控制之下延遲該第一取樣訊號而產生一第二取樣訊號；以及一互斥或閘，用以接收該第一取樣訊號及該第二取樣訊號而產生一資料有效性訊號，以決定該最低有效位元所對應之該輔助時脈訊號是否被致能。
3. 如申請專利範圍第2項所述之連續漸近式類比數位轉換器，其中該時序單元更用以根據對應該資料有效性訊號調整該時脈訊號的一周期。
4. 如申請專利範圍第3項所述之連續漸近式類比數位轉換器，其中當該資料有效性訊號指示該最低有效位元所對應之該輔助時脈訊號被致能時，選擇性地增加該時脈訊號的該周期。
5. 如申請專利範圍第3項所述之連續漸近式類比數位轉換器，其中當該資料有效性訊號指示該最低有效位元所對應之該輔助時脈訊號未被致能時，選擇性地減少該時脈訊號的該周期。
6. 如申請專利範圍第2項所述之連續漸近式類比數位轉換器，其中該除法器、該取樣電路、及該延遲取樣電路係使用D型正反器來達成。
7. 如申請專利範圍第1項所述之連續漸近式類比數位轉換器，其中該連續漸近式類比數位轉換器可選擇性地將該類比輸入訊號轉換為M位元的該數位數值，M為大於N之正整數。
8. 一種連續漸近式類比數位轉換器之控制方法，該連續漸近式類比數位轉換器用以將一類比輸入訊號轉換為N位元的一數位數值，N為大於1的正整數，該控制方法包含： 將一數位訊號轉換為一參考類比電壓；在一時脈訊號的控制下，比較該類比輸入訊號與該參考類比電壓的大小而對應地產生一比較訊號；根據該比較訊號產生一比較結果訊號，其中當該比較器完成比較動作時，該比較結果訊號轉為致能；產生該時脈訊號，並在該比較結果訊號為致能時依序致能對應N位元的N個輔助時脈訊號；在該比較結果訊號為致能時，依據該比較訊號更新該數位訊號，使該比較器對應地更新該比較訊號，並重複地根據更新後的該比較訊號對應地更新該比較結果訊號以使該N個輔助時脈訊號依序為致能，並根據更新後的比較訊號及致能的N個輔助時脈訊號依序從一最高有效位元至一最低有效位元產生N位元的該數位數值；以及根據該最低有效位元所對應之第N個輔助時脈訊號是否被致能，來判斷該數位數值是否為有效。
9. 如申請專利範圍第8項所述之控制方法，其中根據該最低有效位元所對應之第N個輔助時脈訊號是否被致能，來判斷該數位數值是否為有效的步驟包含：接收對應第N位元的該輔助時脈訊號並產生一第一訊號；接收該第一訊號，並於一取樣時脈訊號的控制之下產生一第一取樣訊號；接收該第一取樣訊號，並於該取樣時脈訊號的控制之下延遲該第一取樣訊號而產生一第二取樣訊號；以及 接收該第一取樣訊號及該第二取樣訊號而產生一資料有效性訊號，以決定該最低有效位元所對應之該輔助時脈訊號是否被致能。
10. 如申請專利範圍第9項所述之控制方法，更包含：根據對應該資料有效性訊號調整該時脈訊號的一周期。
11. 如申請專利範圍第10項所述之控制方法，更包含：當該資料有效性訊號指示該最低有效位元所對應之該輔助時脈訊號被致能時，選擇性地增加該時脈訊號的該周期。
12. 如申請專利範圍第10項所述之控制方法，更包含：當該資料有效性訊號指示該最低有效位元所對應之該輔助時脈訊號未被致能時，選擇性地減少該時脈訊號的該周期。
13. 如申請專利範圍第8項所述之控制方法，其中該連續漸近式類比數位轉換器可選擇性地將該類比輸入訊號轉換為M位元的該數位數值，M為大於N之正整數。