TWI693799B - 類比數位轉換器裝置與時脈偏斜校正方法 - Google Patents

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Abstract

類比數位轉換器裝置包含複數個類比數位轉換器電路系統、校正電路系統以及偏斜調整電路系統。複數個類比數位轉換器電路系統根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出。校正電路系統根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路系統決定該些第二量化輸出於一預定期間內分別對應的複數個最大值訊號，並平均該些最大值訊號以產生一參考訊號，且將該參考訊號分別與該些最大值訊號比較以產生複數個調整訊號，以降低該些類比數位轉換器電路系統中的一時脈偏斜。

Description

類比數位轉換器裝置與時脈偏斜校正方法
本案是有關於一種類比數位轉換器裝置，且特別是有關於時間交錯式類比數位轉換器與其時脈偏斜校正方法。
類比數位轉換器(analog-to-digital converter,ADC)常見於各種電子裝置中，以轉換類比訊號至數位訊號以進行訊號處理。在實際應用中，ADC會因為增益誤差、電壓誤差或時序誤差影響其本身的解析度或線性度。其中，針對時序誤差，現有的技術需設置複雜的電路(例如額外的參考ADC電路、輔助用的ADC電路)或利用晶片外(off-chip)的校正來做校正，使得ADC的功耗或是校正所需週期越來越高。
為了解決上述問題，本案的一些態樣係於提供一種類比數位轉換器裝置，其包含複數個類比數位轉換器電路系統、一校正電路系統以及一偏斜調整電路系統。複數個類比數位轉換器電路系統用以根據交錯的複數個時脈訊號轉換一輸 入訊號以產生複數個第一量化輸出。校正電路系統用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路系統用以決定該些第二量化輸出於一預定期間內分別對應的複數個最大值訊號，並平均該些最大值訊號以產生一參考訊號，且將該參考訊號分別與該些最大值訊號比較以產生複數個調整訊號，以降低該些類比數位轉換器電路系統中的一時脈偏斜。
本案的一些態樣係於提供一種時脈偏斜校正方法，其包含下列操作：根據自複數個類比數位轉換器電路系統所輸出的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；決定該些第二量化輸出於一預定期間內分別對應的複數個最大值訊號；平均該些最大值訊號以產生一參考訊號；以及將該參考訊號分別與該些最大值訊號比較以產生複數個調整訊號，以降低該些類比數位轉換器電路系統中的一時脈偏斜。
於一些實施例中，該偏斜調整電路系統用以分別對複數個差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，並用以分別對該些絕對值訊號執行複數個最大值運算以產生該些最大值訊號，其中該些差值訊號為根據該些第二量化輸出產生。
於一些實施例中，該偏斜調整電路系統包含一延遲電路、複數個運算電路、複數個絕對值電路、複數個最大值電路、一平均電路以及複數個比較器電路。延遲電路用以延遲該些第二量化輸出中之一第一者，以產生一延遲量化輸出。複 數個運算電路用以依序接收該延遲量化輸出與該些第二量化輸出中的兩個訊號，以分別產生複數個差值訊號。該些絕對值電路每一者用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生複數個絕對值訊號中的一對應者。該些絕對值電路每一者用以於接收該些絕對值訊號中的一對應絕對值訊號，並執行一最大值運算，以輸出該對應絕對值訊號於該預定期間內的一最大值為該些最大值訊號中的一對應者。平均電路用以執行一平均運算平均該些最大值訊號，以產生該參考訊號。複數個比較器電路分別比較該些最大值訊號與該參考訊號，以產生複數個偵測訊號。
於一些實施例中，其中該偏斜調整電路系統輸出該些偵測訊號為該些調整訊號。
於一些實施例中，該偏斜調整電路系統更包含複數個濾波器電路與複數個積分器電路。複數個濾波器電路用以根據該些偵測訊號與至少一臨界值產生複數個觸發訊號。該些積分器電路每一者用以累積該些觸發訊號中的一對應觸發訊號，並將所累積的該對應觸發訊號輸出為該些調整訊號中的一對應調整訊號。
於一些實施例中，該些濾波器電路每一者用以累積該些偵測訊號中之一對應偵測訊號，並在所累積的該對應偵測訊號大於該至少一臨界值時將所累積的該對應偵測訊號輸出為該些觸發訊號中之一對應者。
於一些實施例中，該些類比數位轉換器電路系統操作為一時間交錯式類比數位轉換器。
綜上所述，本案實施例所提供的ADC裝置以及時脈偏斜校正方法可在不設置額外ADC電路下，藉由簡單運算取得時脈偏斜的資訊以進行校正。如此，可降低整體功耗與校正週期。
100:類比數位轉換器裝置
110:類比數位轉換器電路系統
120:校正電路系統
140:輸出電路系統
130:偏斜調整電路系統
CLK0~CLKM:時脈訊號
SIN:輸入訊號
Q0~QM:量化輸出
CQ0~CQM:量化輸出
T0~TM:調整訊號
SOUT:數位訊號
TS:週期
fs:取樣頻率
TD:預定延遲
205:延遲電路
210:運算電路
220:絕對值電路
230:最大值電路
240:平均電路
250:比較器電路
260:濾波器電路
270:積分器電路
CQ-1:量化輸出
D0~DM:差值訊號
A0~AM:絕對值訊號
ST:預定期間
M0~MM:最大值訊號
REF:參考訊號
SD0~SDM:偵測訊號
TH1:臨界值
TR0~TRM:觸發訊號
S410、S420:操作
400:時脈偏斜校正方法
S430、S440:操作
本案之圖式說明如下：第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖；第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號之波形示意圖；第2圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路系統之電路示意圖；第3圖為根據本案一些實施例所繪示校正時脈偏斜的模擬結果示意圖；以及第4圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本說明書的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本揭示內容之範圍與意涵。同樣地，本揭示內容亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
於本文中，用語『電路系統(circuitry)』泛指包含一或多個電路(circuit)所形成的單一系統。用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。
關於本文中所使用之『約』、『實質』或『等效』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『實質』或『等效』所表示的誤差或範圍。
參照第1A圖與第1B圖，第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器(analog-to-digital converter,ADC)裝置100的示意圖。第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號CLK0~CLKM之波形示意圖。於一些實施例中，ADC裝置100操作為具有多通道的一時間交錯式(time-interleaved)ADC。
於一些實施例中，ADC裝置100包含多個ADC電路系統110、校正電路系統120、偏斜(skew)調整電路系統130以及輸出電路系統140。每一個ADC電路系統110操作為單一通道。換言之，於此例中，ADC裝置100包含M+1個通道。
如第1A圖所示，多個ADC電路系統110用以根據多個時脈訊號CLK0~CLKM中一對應者對輸入訊號SIN進行 類比數位轉換，以產生多個量化輸出Q0~QM中一對應者。如第1B圖所示，多個時脈訊號CLK0~CLKM每一者之週期設置為TS，其相等於1/fs。換言之，多個ADC電路系統110之取樣頻率為fs。
於一些實施例中，多個時脈訊號CLK0~CLKM中兩個鄰近的時脈訊號彼此之間存在有一預定延遲TD。例如，如第1B圖所示，時脈訊號CLK0與時脈訊號CLK1之間具有預定延遲TD。如此一來，第1個通道與第2個通道會在不同時間執行取樣操作與類比數位轉換。依此類推，M+1個通道可根據多個交錯時序進行運作。
校正電路系統120耦接至每一個ADC電路系統110，以接收多個量化輸出Q0~QM。校正電路系統120可依據量化輸出Q0~QM執行至少一校正運算，以校正多個ADC電路系統110中的偏移(offset)與增益(gain)誤差，並產生校正後的多個量化輸出CQ0~CQM。
於一些實施例中，校正電路系統120可以是前景式校正電路或背景式校正電路。例如，校正電路系統120可包含一偽隨機數值產生器電路(未繪示)與一數位處理電路(未繪示)，其中偽隨機數值產生器電路產生一校正訊號至ADC電路系統110，且數位處理電路可根據多個量化輸出Q0~QM執行一適應性演算法(即前述的至少一校正運算)，以降低該些量化輸出Q0~QM的偏移或誤差。上述的校正電路系統120僅用於示例，本案並不以此為限。各種類型的校正運算與校正電路系統120皆為本案所涵蓋之範圍。
偏斜調整電路系統130耦接至校正電路系統120，以接收多個校正後的量化輸出CQ0~CQM。於一些實施例中，偏斜調整電路系統130可根據量化輸出CQ0~CQM分析多個ADC電路系統110之間存在的時脈偏斜(相當於相位誤差)，以產生多個調整訊號T0~TM。偏斜調整電路系統130將多個調整訊號T0~TM分別輸出至多個ADC電路系統110。於一些實施例中，多個調整訊號T0~TM分別用於指示多個ADC電路系統110因時脈偏斜所需調整的時序。
於一些實施例中，偏斜調整電路系統130用以決定量化輸出CQ0~CQM於預定期間(如為第2圖所示的ST)分別對應的多個最大值訊號(例如為第2圖中的M0~MM)，並平均多個最大值訊號以產生參考訊號(例如為第2圖中的REF)。偏斜調整電路系統130更將參考訊號與多個最大值比較，經過運算後產生前述的多個調整訊號T0~TM。關於此處之操作將於後述段落中參照第2圖詳細說明。
於一些實施例中，多個ADC電路系統110可根據多個調整訊號T0~TM調整前述的類比數位轉換操作的執行時序，以等效校正時脈偏斜。或者，於一些實施例中，多個時脈訊號CLK0~CLKM的時序可直接根據多個調整訊號T0~TM被調整，以等效降低時脈偏斜。例如，多個調整訊號T0~TM被輸入至用於產生多個時脈訊號CLK0~CLKM的時脈產生器、相位內插器或是一數位延遲控制線，以調整多個時脈訊號CLK0~CLKM的相位。上述根據調整訊號T0~TM降低時脈偏斜的設置方式用於示例，且本案並不以此為限。
輸出電路系統140耦接至校正電路系統120，以接收校正後的多個量化輸出CQ0~CQM。輸出電路系統140根據校正後的多個量化輸出CQ0~CQM執行資料組合操作，以產生數位訊號SOUT。藉由資料組合操作，可將M+1個通道所提供的多個量化輸出CQ0~CQM組合為具有M+1倍取樣頻率fs的單一數位訊號SOUT。於一些實施例中，輸出電路系統140可由多工器電路實現，但本案並不以此為限。
參照第2圖，第2圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路系統130之電路示意圖。為了易於理解，第2圖之類似元件將參照第1A圖指定為相同標號。
於一些實施例中，偏斜調整電路系統130包含延遲電路205、多個運算電路210、絕對值電路220、最大值電路230、平均電路240以及比較器電路250。
延遲電路205用以延遲第1A圖中的量化輸出CQM，以產生延遲後的量化輸出CQ-1。於一些實施例中，延遲電路205所引入的延遲時間相當於第1B圖中的週期TS。延遲電路205可由各種數位電路實現，例如可為緩衝器、反相器、濾波器等等。上述關於延遲電路205的實現方式用於示例，且本案並不以此為限。
多個運算電路210耦接至第1A圖中的校正電路系統120。多個運算電路210依序接收量化輸出CQ-1至CQM中的兩者，以分別產生多個差值訊號D0~DM。以第1個運算電路210為例，第1個運算電路210接收量化輸出CQ-1與CQ0，並將量化輸出CQ0減去量化輸出CO-1以產生差值訊號D0。其餘 運算電路210之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中，運算電路210可由減法器電路或其他具有相同功能的處理電路實現。各種實現運算電路210的電路皆為本案所涵蓋的範圍。
多個絕對值電路220分別耦接至多個運算電路210，以分別接收多個差值訊號D0~DM。每一絕對值電路220依據多個差值訊號D0~DM中一對應者執行一絕對值運算，以產生多個絕對值訊號A0~AM中一對應者。以第1個絕對值電路220為例，第1個絕對值電路220接收差值訊號D0，並執行絕對值運算以取得差值訊號D0的絕對值，以產生絕對值訊號A0。其餘絕對值電路220之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中，絕對值電路220可由處理電路或整流電路實現。各種實現絕對值電路220的電路皆為本案所涵蓋的範圍。
多個最大值電路230分別耦接至多個絕對值電路220，以分別接收多個絕對值訊號A0~AM。每一最大值電路230用以於一預定期間ST內持續接收多個絕對值訊號A0~AM中之一對應絕對值訊號，並執行一最大值運算以輸出於該預定期間ST該對應絕對值訊號的最大值為最大值訊號M0~MM中之一對應者。以第1個最大值電路230為例，第1個最大值電路230於該預定期間ST內持續接收絕對值訊號A0，並執行最大值運算以輸出該預定期間ST內所收到最大的絕對值訊號A0為最大值訊號M0。其餘最大值電路230之設置方式與操 作可以此類推，故不再重複贅述。
於一些實施例中，最大值電路230可由數位處理電路、比較器電路與/或暫存器電路實現，但本案並不以此為限。各種實現最大值電路230的電路皆為本案所涵蓋的範圍。
平均電路240耦接至多個最大值電路230，以接收多個最大值訊號M0~MM。平均電路240用以根據多個最大值訊號M0~MM執行一平均運算，以平均多個最大值訊號M0~MM來產生一參考訊號REF。於一些實施例中，平均電路240可由數位處理電路實現，但本案並不以此為限。
多個比較器電路250耦接至平均電路240，以接收參考訊號REF。多個比較器電路250每一者比較多個最大值訊號M0~MM中一對應者與參考訊號REF，以產生多個偵測訊號SD0~SDM中一對應者。以第1個比較器電路250為例，比較器電路250比較最大值訊號M0與參考訊號REF，以產生偵測訊號SD0。其餘比較器電路250之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中。比較器電路250可由比較器實現。或者，於一些實施例中。比較器電路250可由減法器電路實現，並將參考訊號REF減去最大值訊號M0~MM中一對應者，以產生多個偵測訊號SD0~SDM中一對應者。上述關於比較器電路250的實施方式用於示例，且本案並不以此為限。
於一些實施例中，多個偵測訊號SD0~SDM可直接輸出為第1A圖的多個調整訊號T0~TM。於一些實施例中，多個偵測訊號SD0~SDM關聯於時脈偏斜的時間資訊，其可反 映出對應的ADC電路系統110上所產生的時脈偏斜。以第1個運算電路210之操作為例，如第2圖所示，由於調整訊號T0是基於量化輸出CQ0與量化輸出CQ-1之間的差值產生的，調整訊號T0可用於指示時間T0(即量化輸出CQ0對應的取樣時間點)以及時間T-1(即量化輸出CQ-1對應的取樣時間點)之間的時間差值。差值訊號D0於時域中可推導為下式(1)：CQ 0-CQ -1=sin(2πf(k+1)T)-sin(2πfk(T+△t))=2cos(2πfkT+πfT+πfk△T).sin(πfT-πfk△t)…(1)
其中，(k+1)T相當於量化輸出CQ0對應的取樣時間點，k用於指示每個量化輸出CQ0或CQ-1所對應的取樣時間點，f為輸入訊號SIN的頻率，T為前述的週期TS，△t為時間差值。
若頻率f遠小於1/2T，式(1)可進一步被推導為下式(2)：sin(2πf(k+1)T)-sin(2πfk(T+△t))=2cos(2πfkT+πfT+πfk△t)．(πfT-πfk△t)…(2)
由式(2)可以得知，在滿足頻率f遠小於1/2T的條件下時，時間差值△t與差值訊號D0的振幅(即π fT-π fk△t)有關。因此，藉由絕對值電路220與最大值電路230之操作，最大值訊號M0可反映出時間差值△t的資訊。
同樣地，在滿足頻率f遠小於1/2T的條件下時，參考訊號REF可據此推導為下式(3)：AVG[Max(sin(2πf(k+1)T)-sin(2πfk(T+△t)))]-πfT…(3)
據此，藉由比較最大值訊號M0與參考訊號REF，可得知時脈偏斜所造成的時間差值△t的影響。舉例而言，若最大值訊號M0大於參考訊號REF，代表時間差值△t的影響為 正。於此條件下，時脈偏斜造成時脈訊號CLK0的相位不正確領先。或者，若最大值訊號M0低於參考訊號REF，代表時間差值△t的影響為負。於此條件下，時脈偏斜造成時脈訊號CLK0的相位不正確落後。因此，根據不同的比較結果，偵測訊號SD0將具有不同邏輯值，以反映出第1個ADC電路系統110因時脈偏斜所需調整的相位資訊。依此類推，上述各個操作可適用於各個調整訊號T0~TM以及偵測訊號SD0~SDM，故於此不再重複贅述。
於一些相關技術中，需要設置較多或較複雜的額外電路(例如為輔助ADC電路或是參考用的ADC電路等等)來獲得時脈偏斜資訊。於此些技術中，由於電路設置較為複雜，需要較多的校正週期才能得到足夠的時脈偏斜資訊。相較於上述技術，本案實施例不用需設置額外的ADC電路，且可利用簡單的運算(減法運算、絕對值運算、最大值運算、平均運算等等)即可獲得時脈偏斜的資訊。如此一來，相較於上述技術，本案實施例可達到較低的功率消耗與較少的較正週期。
於一些進一步的實施例中，偏斜調整電路系統130可更包含多個濾波器電路260與多個積分器電路270。多個濾波器電路260分別耦接至多個比較器電路250，以分別接收多個偵測訊號SD0~SDM。
多個濾波器電路260根據多個偵測訊號SD0~SDM與至少一臨界值TH1產生多個觸發訊號TR0~TRM。多個積分器電路270分別耦接至多個濾波器電路260，以分別接收多個觸發訊號TR0~TRM。多個積分器電路270根據多個觸 發訊號TR0~TRM產生多個調整訊號T0~TM。
以第1個濾波器電路260與第1個積分器電路270為例，濾波器電路260耦接至第1個比較器電路250，以接收偵測訊號SD0。於一些實施例中，濾波器電路260可持續累加偵測訊號SD0，並比較所累加的偵測訊號SD0與至少一臨界值TH1，以輸出一或多個觸發訊號TR0。例如，當所累加的偵測訊號SD0大於至少一臨界值TH1時，濾波器電路260將所累加的偵測訊號SD0輸出為對應的觸發訊號TR0。第1個積分器電路270耦接至第1個濾波器電路260，以接收觸發訊號TR0。積分器電路270用以累積該觸發訊號TR0，並將所累積的觸發訊號TR0輸出為調整訊號T0，以配合不同的控制時序方法。其餘濾波器電路260與積分器電路270之設置方式與操作可以此類推，故不再重複贅述。
藉由設置濾波器電路260，可降低校正時脈偏斜的執行次數，以降低ADC裝置100的動態功耗。同時，藉由設置濾波器電路260亦可降低校正時脈偏斜所引起的抖動(jitter)。藉由設置積分器電路270，可配合時序調整方法為一個對應值調整的方式。於實際應用中，濾波器電路260與積分器電路270可以根據實際需求選擇性地設置。此外，前述的臨界值TH1亦可根據實際需求調整。
於不同實施例中，前述的濾波器電路260與積分器電路270可由至少一比較器(例如可用於比較觸發訊號與臨界值TH1或比較累積的觸發訊號)、至少一暫存器(例如可用於儲存前述的累加訊號或累積的觸發訊號等等)、至少一清除電 路(例如可用於清除前述暫存器的資料)與/或至少一運算電路(例如可用於產生累加訊號或用於累積觸發訊號)實現。上述關於濾波器電路260與積分器電路270的設置方式用於示例，且本案並不以此為限。
參照第3圖，第3圖為根據本案一些實施例所繪示校正時脈偏斜的模擬結果示意圖。
如第3圖所示，於一實驗例中，第1A圖的ADC裝置100設置為具有32個通道(即具有32個ADC電路系統110)，且取樣頻率fs設置為3.6GHZ。藉由前述實施例的校正操作，可看出32個通道之間的相位誤差能夠可逐漸且正確地收斂至0。
參照第4圖，第4圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法400的流程圖。為易於理解，校正方法400將參照前述各圖式進行描述。
於操作S410，根據自多個類比數位轉換器電路系統110所輸出的多個量化輸出Q0~QM執行至少一校正運算，以產生多個量化輸出CQ0~CQM。
於操作S420，決定多個量化輸出CQ0~CQM於一預定期間ST內分別對應的多個最大值訊號M0~MM。
於操作S430，平均多個最大值訊號M0~MM以產生一參考訊號REF。
於操作S440，將參考訊號REF分別與多個最大值訊號M0~MM比較以產生多個調整訊號T0~TM，以降低多個類比數位轉換器電路系統110中的一時脈偏斜。
上述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。
上述時脈偏斜校正方法400的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本揭示內容的各實施例的操作方式與範圍下，在時脈偏斜校正方法400下的各種操作當可適當地增加、替換、省略或以不同順序執行。
綜上所述，本案實施例所提供的ADC裝置以及時脈偏斜校正方法可在不設置額外ADC電路下，藉由簡單運算取得時脈偏斜的資訊以進行校正。如此，可降低整體功耗與校正週期。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧類比數位轉換器裝置
110‧‧‧類比數位轉換器電路系統
120‧‧‧校正電路系統
140‧‧‧輸出電路系統
130‧‧‧偏斜調整電路系統
CLK0~CLKM‧‧‧時脈訊號
SIN‧‧‧輸入訊號
Q0~QM‧‧‧量化輸出
CQ0~CQM‧‧‧量化輸出
T0~TM‧‧‧調整訊號
SOUT‧‧‧數位訊號

Claims (14)

  1. 一種類比數位轉換器裝置，包含：複數個類比數位轉換器電路系統，用以根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出；一校正電路系統，用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；以及一偏斜調整電路系統，用以決定該些第二量化輸出於一預定期間內分別對應的複數個最大值訊號，並平均該些最大值訊號以產生一參考訊號，且將該參考訊號分別與該些最大值訊號比較以產生複數個調整訊號，以降低該些類比數位轉換器電路系統中的一時脈偏斜。
  2. 如請求項1所述的類比數位轉換器裝置，其中該偏斜調整電路系統用以分別對複數個差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，並用以分別對該些絕對值訊號執行複數個最大值運算以產生該些最大值訊號，其中該些差值訊號為根據該些第二量化輸出產生。
  3. 如請求項1所述的類比數位轉換器裝置，其中該偏斜調整電路系統包含：一延遲電路，用以延遲該些第二量化輸出中之一第一者，以產生一延遲量化輸出；複數個運算電路，用以依序接收該延遲量化輸出與該些第二量化輸出中的兩個訊號，以分別產生複數個差值訊號； 複數個絕對值電路，其中該些絕對值電路每一者用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生複數個絕對值訊號中的一對應者；複數個最大值電路，其中該些最大值電路每一者用以於接收該些絕對值訊號中的一對應絕對值訊號，並執行一最大值運算，以輸出該對應絕對值訊號於該預定期間內的一最大值為該些最大值訊號中的一對應者；一平均電路，用以執行一平均運算平均該些最大值訊號，以產生該參考訊號；以及複數個比較器電路，分別比較該些最大值訊號與該參考訊號，以產生複數個偵測訊號。
  4. 如請求項3所述的類比數位轉換器裝置，其中該偏斜調整電路系統輸出該些偵測訊號為該些調整訊號。
  5. 如請求項3所述的類比數位轉換器裝置，其中該偏斜調整電路系統更包含：複數個濾波器電路，用以根據該些偵測訊號與至少一臨界值產生複數個觸發訊號；以及複數個積分器電路，其中該些積分器電路每一者用以累積該些觸發訊號中的一對應觸發訊號，並以將所累積的該對應觸發訊號輸出為該些調整訊號中的一對應調整訊號。
  6. 如請求項5所述的類比數位轉換器裝置，其中該些濾波器電路每一者用以累積該些偵測訊號中之一對應 偵測訊號，並在所累積的該對應偵測訊號大於該至少一臨界值時將所累積的該對應偵測訊號輸出為該些觸發訊號中之一對應者。
  7. 如請求項1至6任一項所述的類比數位轉換器裝置，其中該些類比數位轉換器電路系統操作為一時間交錯式類比數位轉換器。
  8. 一種時脈偏斜校正方法，包含：根據自複數個類比數位轉換器電路系統所輸出的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；決定該些第二量化輸出於一預定期間內分別對應的複數個最大值訊號；平均該些最大值訊號以產生一參考訊號；以及將該參考訊號分別與該些最大值訊號比較以產生複數個調整訊號，以降低該些類比數位轉換器電路系統中的一時脈偏斜。
  9. 如請求項8所述的時脈偏斜校正方法，其中決定該些最大值訊號包含：分別對複數個差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，其中該些差值訊號為根據該些第二量化輸出產生；以及分別對該些絕對值訊號執行複數個最大值運算以產生該 些最大值訊號。
  10. 如請求項8所述的時脈偏斜校正方法，其中決定該些最大值訊號包含：延遲該些第二量化輸出中之一第一者，以產生一延遲量化輸出；依序根據該延遲量化輸出與該些第二量化輸出中的兩個訊號產生複數個差值訊號；根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生複數個絕對值訊號中的一對應者；接收該些絕對值訊號中的一對應絕對值訊號，並執行一最大值運算，以輸出該對應絕對值訊號於該預定期間內的一最大值為該些最大值訊號中的一對應者；執行一平均運算平均該些最大值訊號，以產生該參考訊號；以及分別比較該些最大值訊號與該參考訊號，以產生複數個偵測訊號。
  11. 如請求項10所述的時脈偏斜校正方法，其中該些偵測訊號被輸出為該些調整訊號。
  12. 如請求項10所述的時脈偏斜校正方法，更包含：根據該些偵測訊號與至少一臨界值產生複數個觸發訊號；以及 累積該些觸發訊號中一對應觸發訊號，以輸出為該些調整訊號中的一對應調整訊號。
  13. 如請求項12所述的時脈偏斜校正方法，其中產生該些觸發訊號包含：累積該些偵測訊號中之一對應偵測訊號，並在所累積的該對應偵測訊號大於該至少一臨界值時將所累積的該對應偵測訊號輸出為該些觸發訊號中之一對應者。
  14. 如請求項8至13任一項所述的時脈偏斜校正方法，其中該些類比數位轉換器電路系統操作為一時間交錯式類比數位轉換器。
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