TWI584482B - 互補式金氧半場效電晶體結構、金氧半場效電晶體結構及其製作方法 - Google Patents

Description

互補式金氧半場效電晶體結構、金氧半場效電晶體結構及其 製作方法

本發明係關於一種互補式金氧半場效電晶體結構，特是關於一種多閘極金氧半場效電晶體(multi-gate metal oxide semiconductor field effect transistor,multi-gate MOSFET)的結構及其製作方法。

目前，係以金氧半場效電晶體元件(MOSFET)作為建構超大型積體電路的主要元件。在過去的數十年間，隨著MOSFET的尺寸持續微縮，無論是元件速度、效能、電路密度或是單位尺寸價格均有顯著的改進。對於一般的平面電晶體元件，由於閘極長度持續減縮，使得兩側之源/汲極會對載子通道產生不良的影響，並可能改變通道電位。在這樣的情況下，閘極將無法有效地控制載子通道之開/關，進而影響了元件的效能。而此現象，亦被稱作是「短通道效應」(short-channel effects,SCE)。

為了抑制短通道效應之產生，業界已提出多種相對應地的解決方式，諸如摻雜濃度的提昇、閘極氧化層厚度的降低、以及超淺源/汲極接面(ultra-shallow source/drain junctions)等等。然而，對於降低至次30奈米(nanometer,nm)的半導體元件而言，目前業界傾向採用具有多閘極結構(multi-gate)之場效電晶體作為解決短通道效應之主要方式。一 般而言，多閘極場效電晶體包含有一突起的鰭狀結構，其內設置有源/汲極區域以及通道區域，而一閘極介電層以及一閘極電極可以相對應地包覆鰭狀結構之通道區域。對於現行之多閘極場效電晶體，其大體上可以滿足元件微小化之需求，並具有有效控制短通道之能力。

然而，現行之技術仍無法有效克服三維結構摻雜不均之問題。舉例來說，儘管目前已有技術方案利用具有不同傾角之兩次離子佈植製程以形成輕汲極摻雜區(lightly doped drain,LDD)及/或大傾角佈植區(halo implant region)，但其摻雜均勻度依舊無法符合高端產品之需求。且隨著元件尺寸的持續微縮，鰭狀結構的外部電阻也需進一步降低。因此，業界仍需一種具有較高輕汲極摻雜區均勻度以及較低外部電阻之多閘極場效電晶體以及其製作方法。

有鑑於此，本發明之目的之一在於提供一種互補式金氧半場效電晶體結構、金氧半電晶體結構及其製作方法，以解決習知技術中之缺失。

根據本發明之一實施例，係提供一種互補式金氧半場效電晶體結構，包含有一基板、一第一金氧半場效電晶體以及一第二金氧半場效電晶體。第一金氧半場效電晶體係設置於基板上之第一電晶體區域內，而第二金氧半場效電晶體係設置於基板上之第二電晶體區域內。第一金氧半場效電晶體包含一第一鰭狀結構、二第一輕摻雜區域、二第一摻雜區域以及一第一閘極結構。第一鰭狀結構包含有一第一本體部以及二第一磊晶部，其中第一磊晶部各自設置於第一本體部之各側，且第一本體部與各個第一磊晶部間具有一第一垂直界面，因此第一輕摻雜區域會各自均勻分佈於各第一垂直界面之整面上。

根據本發明之另一實施例，係提供一種金氧半場效電晶體結構，包含有一基板、一鰭狀結構、二輕摻雜區域、二摻雜區域以及一閘極結構。鰭狀結構係設置於基板上，且鰭狀結構包含一本體部、二磊晶部，其中本體部與各磊晶部間具有一垂直界面，使得各輕摻雜區域係均勻分佈於各垂直界面之整面上。

根據本發明之又一實施例，係提供一種金氧半場效電晶體結構之製作方法，其包含下列步驟。首先，形成一鰭狀半導體層於一基板上，並形成一閘極電極，覆蓋於部份鰭狀半導體層之上。接著，於閘極電極之側壁上形成一閘極側壁子，使得部份之鰭狀半導體層被暴露出於閘極側壁子。移除暴露出於閘極側壁子之鰭狀半導體層，而於鰭狀半導體層之至少一側形成一垂直界面。接著，於垂直界面上形成至少一磊晶層，並同時形成一輕摻雜區於各垂直界面之整面上。最後，於磊晶層內形成一摻雜區。

10‧‧‧第一電晶體區域

20‧‧‧第二電晶體區域

100‧‧‧半導體結構

102‧‧‧基板

110‧‧‧半導體基板

112‧‧‧鰭狀半導體層

114‧‧‧絕緣層

116‧‧‧閘極介電層(第一閘極介電層)

118‧‧‧閘極電極(第一閘極電極)

119‧‧‧閘極結構(第一閘極結構)

120‧‧‧第一遮罩

122‧‧‧第一側壁子

124‧‧‧第二側壁子

140a‧‧‧垂直界面

140b‧‧‧半導體界面

142‧‧‧本體部

146a‧‧‧輕摻雜區(第一輕摻雜區域)

146b‧‧‧輕摻雜區(第一輕摻雜區域)

150a‧‧‧表面

150b‧‧‧表面

216‧‧‧第二閘極介電層

218‧‧‧第二閘極電極

219‧‧‧第二閘極結構

246a‧‧‧第二輕摻雜區域

300a‧‧‧垂直部

300b‧‧‧水平部

310‧‧‧磊晶層(磊晶部、第一磊晶部)

312‧‧‧摻雜區(第一摻雜區域)

410‧‧‧第二磊晶部

412‧‧‧第二摻雜區域

500‧‧‧金氧半場效電晶體

600‧‧‧第二金氧半場效電晶體 (第一金氧半場效電晶體)

700‧‧‧互補式金氧半場效電晶體

L‧‧‧載子通道長度

第1圖至第10圖是根據本發明不同實施例所繪示之製作場效電晶體之示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

第1圖是根據本發明之第一實施例所繪示製作場效電晶體元 件之示意圖。如第1圖所示，首先提供一半導體結構100，其可以作為本實施例製作多閘極場效電晶體結構之起始或中間結構。於此製程階段，半導體結構100可包含有一半導體基板110、一鰭狀半導體層112、一絕緣層114、一閘極介電層116、一閘極電極118、一第一遮罩120、一第一側壁子122以及一第二側壁子124。在此需注意的是，第1圖所示之結構係作為示意之用途，其並非依照等比例繪製，且端視產品需求可以包含其他元件。根據本發明之第一實施例，半導體基板110以及絕緣層114係構成一基板102，且鰭狀半導體層112係可以視為是半導體基板110之一突出部份。更詳細來說，半導體基板110係突出於絕緣層114之外，而形成如本實施例所示之條狀結構，因此半導體基板110與鰭狀半導體層112可包含相同之主體成份，例如矽，但不限於此。然而，根據其他實施例，鰭狀半導體層112亦可以不是半導體基板110之一突出部份。舉例來說，基板102可以是一絕緣層上覆矽基板(silicon on insulator,SOI)或其他合適之基板，並經由適當之光微影、蝕刻等製程，而形成一具有條狀圖案之鰭狀半導體層112。因此，鰭狀半導體層112與半導體基板110間便會間隔有一絕緣層114，使得彼此不會直接接觸。其中，上述之半導體基板110也可以包含特定導電性之摻質以及摻雜濃度，且其上可以覆蓋其他合適之半導體層，例如矽鍺層或是矽磷層。

較佳而言，鰭狀半導體層112係具有一條狀圖案，使其部份區域之三面會被閘極電極118所覆蓋。閘極電極118係被一第一遮罩120所覆蓋，且第一遮罩120之圖案可以透過蝕刻之方式而被轉移至閘極電極118。較佳而言，閘極電極118和鰭狀半導體層112間另會具有至少一閘極介電層116，其可以藉由氧化方式而形成，例如熱氧化製程，或是藉由沉積方式形成，例如化學器相沉積製程，但不限於此。閘極電極118和閘極介電層116可以構成一閘極結構119，以作為在電晶體元件中 控制載子通道開/關之構件。進一步來說，半導體結構100可以整合於具有多晶矽閘極或金屬閘極等之MOS製程。舉例來說，可以是整合於一閘極優先(gate first)製程或整合於一金屬閘極之閘極後置(gate last)製程。上述之閘極電極118可包含由半導體成份及/或金屬成份所構成之導電材料，例如半導體材料，例如多晶矽，或是金屬材料，例如鎢、銅、鎳或鋁等，但不限於此。閘極介電層116材料可以包含一般介電常數材料，例如氧化矽，或高介電常數材料。其中高介電常數之材料可選自例如氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組，但不限於此。

第一側壁子122以及第二側壁子124可以分別被視為是閘極側壁子以及鰭狀半導體層側壁子。換句話說，第一側壁子122主要係覆蓋於閘極結構119之側壁，而第二側壁子124係覆蓋於鰭狀半導體層112之側壁。第一側壁子122以及第二側壁子124可以同時形成或非同時形成。舉例來說，若第一側壁子122以及第二側壁子124是同時形成，則其製程會包含一共同之介電材料沉積製程和一共同之蝕刻製程，使得介電材料可以分別形成於閘極結構119以及鰭狀半導體層112之側壁，而構成第一側壁子122以及第二側壁子124，但不限於此。在此需注意的是，第一側壁子122以及第二側壁子124不限於是單層結構，其也可以 包含多層結構，端視製程需求。

於提供第1圖之結構後，接著請參考第2圖。第2圖是根據本發明第一實施例所繪示之製作電晶體元件之示意圖。於第2圖中，第二側壁子124(或稱鰭狀半導體層側壁子)會被完全移除，使得部份之鰭狀半導體層112被完全暴露出於第一側壁子122(或稱閘極側壁子)。在此需注意的是，移除第二側壁子124方式是可以透過一乾蝕刻製程或是濕蝕刻製程。且根據本第一實施例，由於第一側壁子122和第二側壁子124具有相同之組成成份，因此部份之第一側壁子122也可能會被移除，而使得部份第一遮罩120之側壁被暴露出。換句話說，本實施例係控制適當的蝕刻參數與各沉積薄膜的厚度，使得在完成移除第二側壁子124的蝕刻製程之後，即使部份之第一側壁子122會被部份移除，但仍僅會暴露出部份第一遮罩120之側壁，而不暴露出閘極電極118。然而，根據其他實施例，若第一側壁子122和第二側壁子124具有不相同之組成成份，或是一蝕刻阻擋層(圖未示)會在移除第二側壁子124的過程中覆蓋住第一側壁子122，則在此情況下，只有第二側壁子124會被移除，使得第一側壁子122可以保留原本之完整形貌。

在去除第二側壁子124之後，接著如第3圖所示。利用第一遮罩120與第一側壁子122作為蝕刻遮罩，進行至少一蝕刻製程，例如一非等向性乾蝕刻製程，以完全移除暴露出於第一側壁子122之鰭狀半導體層112。經過此蝕刻製程，一垂直界面140a會形成於鰭狀半導體層112之至少一側。較佳來說，垂直界面140a係為一平行於閘極電極118延伸方向的垂直平面，此垂直平面會與第一側壁子122之部分邊緣切齊或略往第一側壁子122之方向內縮。此外，由於蝕刻製程會完全移除位於第一側壁子122之外之鰭狀半導體層112，因此半導體基板110之一 半導體界面140b也可能會被暴露出並與絕緣層114之表面齊平。較佳來說，垂直界面140a與半導體界面140b間會具有一垂直之夾角，但不限於此。上述蝕刻製程可能是電漿蝕刻製程，其蝕刻氣體成份包含溴化氫/氧氣、六氟化硫/氯氣等蝕刻氣體，但不限於此。

根據上述之實施例，在蝕刻製程之後，半導體界面140b係大體齊平於絕緣層114之上表面。然而，根據第4圖所示之實施例，半導體界面140b也可以略低於絕緣層114之表面，以符合製程之需求。舉例來說，於移除暴露出於第一側壁子122之鰭狀半導體層112之同時或之後，可以另提供相同或不同之蝕刻氣體，以進一步移除部份暴露出於絕緣層114之半導體基板110，使得半導體界面140b略低於絕緣層114之表面。除此之外，根據又一實施例，上述之蝕刻製程亦可以選擇性地不完全移除位於第一側壁子122之外之鰭狀半導體層，而使得鰭狀半導體層仍會存在於半導體界面140b之上。

接著，如第5圖所示，進行至少一磊晶成長製程，而於鰭狀半導體層112之各側各自形成一磊晶層310。更詳細來說，如第5圖所示之金氧半場效電晶體500結構，至少一磊晶層310會形成於垂直界面140a及半導體界面140b上，以作為後續容納電晶體元件源/汲極之主體區域。在此需注意的是，根據此第一實施例，磊晶成長製程較佳係為一原位(in-situ)成長製程。舉例來說，對於一PMOS元件製程，磊晶成長製程可以是在形成矽化鍺單晶之同時，同時摻雜特定導電電性之摻質，例如硼，使得磊晶層310達到所需之電性而直接構成PMOS元件之輕摻雜源/汲極(圖未示)；相對而言，若對於一NMOS元件製程，磊晶成長製程可以是在形成矽單晶或碳化矽之同時，同時摻雜特定導電電性之摻質，例如磷或砷等，使得磊晶層310達到所需之電性而直接構成NMOS元件 之輕摻雜源/汲極。此外，在形成磊晶層310之後，可以進一步再進行摻雜製程，以於各磊晶層310內形成摻雜區312，或稱為源/汲極摻雜區。較佳而言，摻雜區312之摻質濃度會高於輕摻雜源/汲極之摻質濃度。至此，便完成本發明第一實施例之電晶體元件500，或稱為多閘極場效電晶體元件。本發明之一主要特徵即在於，在形成磊晶層310時，會同時原位形成一輕摻雜區於磊晶層310內及垂直界面140a上，而分佈於垂直界面140a上之輕摻雜區可作為半導體元件之輕源/汲極摻雜區146a(lightly doped drain,LDD)。也由於輕摻雜區係透過熱擴散之方式由磊晶層310往鰭狀半導體層112及半導體基板110擴散，因此其可以均勻分佈於垂直界面140a之整面上。利用這樣的結構特性，在後續的半導體元件中，位於鰭狀半導體層112表面上(兩面或三面)之載子通道可以具有實質上相等之載子通道長度(channel length,L_eff)。且此輕摻雜區的濃度可以藉由磊晶參數的改變而相對應地提昇，而有利於電晶體元件之電性表現。此特徵係具體繪示於第7圖及第8圖中，並於下文中詳細闡述。此外，根據另一實施例，磊晶成長製程另可以包含有至少兩次磊晶成長製程，使得輕摻雜區僅位於各磊晶層之下部，而呈現L型。舉例來說，如第6圖所示並搭配參照第3圖，可以先利用一原位次磊晶成長製程，於垂直界面140a和半導體界面140b上形成一L型磊晶層，其分別具有一垂直部300a和一水平部300b。因此，在形成L型磊晶層時，便會同時原位形成一輕摻雜區於垂直界面140a和半導體界面140b上，以做為半導體元件之輕源/汲極摻雜區。接著，可以續行另一次磊晶成長製程，而於L型磊晶層上形成一磊晶層(圖未示)。換句話說，原位摻雜步驟可僅實施於磊晶製程的初始階段，不一定於整個磊晶製程中都進行此原位摻雜步驟。

請參照第7圖，第7圖是沿著第5圖中AA’剖線所繪製之示 意圖。首先，如第7圖所示並搭配參照第5圖，包含有摻雜區312的兩磊晶部310係各自位於一本體部142之兩側，其中本體部142即為第4圖中被第一側壁子122及閘極電極118所覆蓋之鰭狀半導體層112；而磊晶部310係實質上相同於上述各實施例所稱之磊晶層310。根據第7圖所示，各磊晶部310與本體部142間係存有一垂直界面140a，且一輕摻雜區146a會分佈於各個垂直界面140a上，垂直界面140a較佳是儘量接近閘極結構119之側壁，最佳是切齊閘極結構119之側壁。此外，各磊晶部310與半導體基板110間另也存有一半導體界面140b，且另一輕摻雜區146b也會分佈於各個半導體界面140b上。如上文所述，由於輕摻雜區146a、146b係在進行磊晶製程中同時形成，因此其可以均勻分佈於垂直界面140a及半導體界面140b上。此外，磊晶層310內至少有一成份會與輕摻雜區146a、146b內之至少一成份相同。進一步來說，由於載子通道係位於兩垂直界面140a間之本體部142表面，藉由輕摻雜區146a作為輕源/汲極摻雜區並均勻分佈於垂直界面140a之整面上，可以使得本體部142表面上(兩面或三面)之載子通道可以具有實質上相等之載子通道長度L(channel length,L_eff)，因此有利於降低通道長度之變異，進而可改善電晶體元件之電性表現。

請參照第8圖，第8圖是沿著第5圖中BB’剖線所繪製之示意圖。如第8圖所示，並搭配參照第5圖。各磊晶部310與半導體基板110間存有一半導體界面140b，輕摻雜區146b會分佈於各個半導體界面140b上。在此需注意的是，於此所稱之磊晶部310係實質上相同於上述各實施例所稱之磊晶層310。此外，部份之磊晶部310會與第一側壁子122直接接觸。更精確來說，第一側壁子122二相對設置之表面150a、150b會直接接觸各磊晶部310之部份區域，而形成一類似鑲嵌之結構。根據上述各個實施例，磊晶部與半導體基板之間的輕摻雜區係分佈於各 個半導體界面上，而大致與絕緣層齊平。然而，根據其他實施例，若在形成磊晶層前，第一側壁子外仍有殘留之鰭狀半導體層突出於絕緣層之外，或鰭狀半導體層下方之半導體基板被過度蝕刻，則輕摻雜區之位置則可能略高或略低於絕緣層。

以上是本發明第一實施例之製作電晶體元件之製作示意圖，然而本發明不限於此。根據本發明之第二實施例，其也可以在不同時點移除暴露出於第一側壁子之鰭狀半導體層。如第9圖所示，並搭配參照第1圖，其結構係類似接續第1圖之製程結構。根據本第二實施例，在提供如第1圖所示之半導體結構100之後，可以暫不移除第二側壁子124，而是先利用第一遮罩120、第一側壁子122與第二側壁子124作為蝕刻遮罩來進行一蝕刻製程，例如乾蝕刻製程，移除暴露出於第一側壁子122之鰭狀半導體層112，使得鰭狀半導體層112之至少一側形成一垂直界面140a。且較佳來說，垂直界面140a係為一平行閘極電極118延伸方向的垂直平面，且此垂直平面會與部分第一側壁子122之邊緣切齊。此外，由於蝕刻製程會完全移除暴露出於第一側壁子122之鰭狀半導體層112，因此半導體基板110之一半導體界面140b也會被暴露出，且此半導體界面140b較佳與絕緣層114之表面齊平。較佳來說，垂直界面140a與半導體界面140b會具有一垂直之夾角，但不限於此。接著，可選擇性去除第二側壁子124，而形成如第3圖所示之結構，然後形成磊晶層並同時原位形成輕摻雜區。由於本實施例之後續其他製程大體類似於第一實施例所示之製程，在此便不加以贅述。

至此，實已完成一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)。在此需注意的是，在上述之各實施例中，鰭狀結構之本體部142與閘極介電層116之間係具有三直接接觸面，例如兩接 觸側面(圖未示)及一接觸頂面(圖未示)，因而可被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，此三閘極場效電晶體係藉由上述之三直接接觸面作為載子流通之通道，因此在同樣的閘極長度下具有較寬的載子通道寬度，使得在相同之驅動電壓下可獲得加倍的汲極驅動電流。然而，上述之多閘極場效電晶體並不侷限於三閘極場效電晶體，根據製程上之需求，鰭狀結構之本體部142之頂面與閘極介電層116之間亦可存有一圖案化硬遮罩層(圖未示)，亦即，鰭狀結構本體部142與閘極介電層116之間將僅有兩直接接觸面，例如兩接觸側面(圖未示)。因此，此具有兩直接接觸面之多閘極場效電晶體係構成一鰭式場效電晶體(fin field effect transistor,Fin FET)。

根據上述各實施例，僅提供單一極性之電晶體元件作為本發明之標的，例NMOS元件或PMOS元件。然而，本發明亦可以適用於其他的電晶體元件，例如互補式金氧半場效電晶體元件(complementary MOSFET)，其結構如下文所述。在此需注意的是下文僅針對本實施例與上述實施例之主要差異處加以描述，相同或相似之元件或結構會以相同之元件符號表示。

如第10圖所示並搭配參照第5圖，係提供一互補式金氧半場效電晶體700。基板102上分別具有一第一電晶體區域10，例如NMOS區域以及一第二電晶體區域20，例如PMOS區域。一第一金氧半場效電晶體500，例如NMOS，係被設置於第一電晶體區域10內，其結構類似於第5圖所示之結構。其中第一金氧半場效電晶體500包含一第一鰭狀結構、二第一輕摻雜區域146a、二第一摻雜區域312以及一第一閘極結構119。第一鰭狀結構包含有一第一本體部142以及二第一磊晶部310，其中第一磊晶部310各自設置於第一本體部142之兩側，且第一本體部 142與各第一磊晶部310間具有一第一垂直界面140a。第一輕摻雜區域146a各自均勻分佈於各第一垂直界面140a之整面，以作為半導體元件之輕源/汲極摻雜區。第一摻雜區域312各自設置於各第一磊晶部310內，而第一閘極結構119覆蓋第一本體部142。此外，第二金氧半場效電晶體600則是設置於第二電晶體區域20內。第二金氧半場效電晶體600之結構大致上類似於第一金氧半場效電晶體500之結構，然而，其磊晶部之成份以及輕摻雜區域之極性會有所差異。舉例來說，若第二金氧半場效電晶體600為PMOS，則其磊晶部410係包含可以對載子通道施加壓縮應力之材料，例如矽化鍺，且其第二輕摻雜區域較佳包含P型摻質，例如硼。更精確來說，第二金氧半場效電晶體600包含一第二鰭狀結構、二第二輕摻雜區域246a、二第二摻雜區域412以及一第二閘極結構219。第二鰭狀結構包含一第二本體部(圖未示)以及二第二磊晶部410。第二磊晶部410會各自設置於第二本體部之各側，其中第二本體部與各第二磊晶部間410具有一第二垂直界面。各第二輕摻雜區域會各自分佈於各第二垂直界面240a之整面，以作為半導體元件之輕源/汲極摻雜區。各第二摻雜區域412設置於各第二磊晶部410內。第二閘極結構219係包含第二閘極介電層216及第二閘極電極218，且其會覆蓋第二本體部。

綜上所述，本發明係提供互補式MOSFET結構、MOSFET結構及其製作方法。由於在進行磊晶製程時，會同時形成一輕摻雜區均勻地分布於一磊晶層和鰭狀結構主體部間的垂直界面上，以作為半導體元件之輕源/汲極摻雜區。因此，位於鰭狀半導體層表面上(兩面或三面)之載子通道實質上會具有相等之載子通道長度(charnel length,L_eff)。此外，此輕源/汲摻雜區的濃度可以藉由磊晶參數的改變而相對應地提昇，有利於電晶體元件之電性表現。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

110‧‧‧半導體基板

116‧‧‧閘極介電層

118‧‧‧閘極電極

119‧‧‧閘極結構

120‧‧‧第一遮罩

122‧‧‧第一側壁子

140a‧‧‧垂直界面

140b‧‧‧半導體界面

142‧‧‧本體部

146a‧‧‧輕摻雜區

146b‧‧‧輕摻雜區

310‧‧‧磊晶層(磊晶部)

312‧‧‧摻雜區

L‧‧‧載子通道長度

Claims (21)

1. 一種互補式金氧半場效電晶體(MOSFET)結構，包含有：一基板，包含有一第一電晶體區域以及一第二電晶體區域；一第一金氧半場效電晶體，設置於該第一電晶體區域內，其中該第一金氧半場效電晶體包含：一第一鰭狀結構，包含有一第一本體部以及二第一磊晶部，其中該些第一磊晶部各自設置於該第一本體部之各側，且該第一本體部與各該第一磊晶部間具有一第一垂直界面；二第一輕摻雜區域，各自均勻分佈於各該第一垂直界面之整面以及該些第一磊晶部與該基板之間；二第一摻雜區域，各自設置於各該第一磊晶部內；以及一第一閘極結構，覆蓋該第一本體部；以及一第二金氧半場效電晶體，設置於該第二電晶體區域內。
2. 如申請專利範圍第1項所述之互補式MOSFET結構，其中該第一本體部包含一第一材料，且至少一該些第一磊晶部包含一不同於該第一材料之一第二材料。
3. 如申請專利範圍第1項所述之互補式MOSFET結構，其中各該第一垂直界面係為一垂直平面。
4. 如申請專利範圍第1項所述之互補式MOSFET結構，更包含一閘極側壁子，設置於該第一閘極結構之側壁。
5. 如申請專利範圍第4項所述之互補式MOSFET結構，其中該第一閘極側壁子包含二相對設置之表面，且該些表面會直接接觸至少一該些第一磊晶部 之部份區域。
6. 如申請專利範圍第1項所述之互補式MOSFET結構，其中該基板包含一半導體基板以及一設置於該半導體基板上之絕緣層。
7. 如申請專利範圍第6項所述之互補式MOSFET結構，其中部份該半導體基板突出於該絕緣層。
8. 如申請專利範圍第1項所述之互補式MOSFET結構，其中該些第一磊晶部包含磊晶矽、磊晶矽化鍺、摻雜硼之磊晶矽化鍺、磊晶矽化磷或磊晶矽化碳。
9. 如申請專利範圍第1項所述之互補式MOSFET結構，其中該第二金氧半場效電晶體另包含有：一第二鰭狀結構，包含：一第二本體部；以及二第二磊晶部，各自設置於該第二本體部之兩側，其中該第二本體部與各該第二磊晶部間具有一第二垂直界面；二第二輕摻雜區域，各自分佈於各該第二垂直界面之整面以及該些第二磊晶部與該基板之間；二第二摻雜區域，各自設置於各該第二磊晶部內；以及一第二閘極結構，覆蓋該第二本體部。
10. 一種金氧半場效電晶體(MOSFET)結構，包含有：一基板；一鰭狀結構，設置於該基板上，其中該鰭狀結構包含一本體部、二磊晶 部，且該本體部與各該磊晶部間具有一垂直界面；二輕摻雜區域，各自均勻分佈於各該垂直界面之整面上以及該些磊晶部與該基板之間；二摻雜區域，各自設置於各該磊晶部內；以及一閘極結構，覆蓋該鰭狀結構之該本體部。
11. 如申請專利範圍第10項所述之MOSFET結構，其中各該垂直界面係為一垂直平面。
12. 如申請專利範圍第10項所述之MOSFET結構，更包含一閘極側壁子，設置於該閘極結構之側壁。
13. 如申請專利範圍第12項所述之MOSFET結構，其中該閘極側壁子包含二相對設置之表面，且該些表面會直接接觸至少一該些磊晶部之部份區域。
14. 如申請專利範圍第10項所述之MOSFET結構，其中該基板包含一半導體基板以及一設置於該半導體基板上之絕緣層。
15. 一種金氧半場效電晶體(MOSFET)結構之製作方法，包含有：提供一基板；形成一鰭狀半導體層於該基板上；形成一閘極電極，覆蓋於部份該鰭狀半導體層之上；形成一閘極側壁子，設置於該閘極電極之側壁上，其中部份之該鰭狀半導體層會被暴露出於該閘極側壁子；移除暴露出於該閘極側壁子之該鰭狀半導體層，而於該鰭狀半導體層之至少一側形成一垂直界面； 於該垂直界面上形成至少一磊晶層，其中在形成該磊晶層之同時，一輕摻雜區會被形成於該垂直界面之整面上；以及於該磊晶層內形成一摻雜區。
16. 如申請專利範圍第15項所述之MOSFET結構之製作方法，其中在移除暴露出於該閘極側壁子之該鰭狀半導體層時，該閘極側壁子係用以作為一蝕刻遮罩。
17. 如申請專利範圍第15項所述之MOSFET結構之製作方法，其中各該垂直界面係為一垂直平面。
18. 如申請專利範圍第15項所述之MOSFET結構之製作方法，其中在形成該磊晶層之後，該閘極側壁子會包含二相對設置之表面，且該些表面會直接接觸至少一該些磊晶部之部份區域。
19. 如申請專利範圍第15項所述之MOSFET結構之製作方法，其中該基板包含一半導體基板以及一設置於該半導體基板上之絕緣層。
20. 如申請專利範圍第19項所述之MOSFET結構之製作方法，其中該磊晶層之底面低於該絕緣層之頂面。
21. 如申請專利範圍第15項所述之MOSFET結構之製作方法，另包含另一輕摻雜區，設置於至少一該些磊晶部與該半導體基板之間。