TWI593111B - 半導體裝置 - Google Patents

Description

半導體裝置

本發明係關於一種非平面半導體裝置，特別是關於一種具有磊晶結構的非平面半導體裝置。

隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)場效電晶體元件，例如多閘極場效電晶體(multi-gate MOSFET)元件及鰭式場效電晶體(fin field effect transistor,Fin FET)元件取代平面電晶體元件已成為目前之主流發展趨趨勢。由於非平面電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。此外，相較於平面式場效電晶體元件，非平面電晶體元件在同樣的閘極長度下具有較寬的通道寬度，因而亦可提供加倍的汲極驅動電流。

另一方面，目前業界亦發展出所謂的「應變矽(strained-silicon)技術」，以進一步增加電晶體元件的載子遷移率。舉例來說，其中一種主流的應變矽技術係將矽鍺(SiGe)或矽碳(SiC)等晶格常數(lattice constant)不同於單晶矽(single crystal Si)的磊晶 結構設置於半導體元件的源/汲極區域。由於矽鍺磊晶結構及矽碳磊晶結構的晶格常數分別比單晶矽大及小，使得鄰近於磊晶結構之載子通道會感受到外加應力，而相應地產生了晶格以及帶結構(band structure)的改變。在此情況之下，載子遷移率以及相對應場效電晶體的速度均可有效提昇。

然而，隨著半導體元件的尺度不斷減縮，即便同時採用非平面場效電晶體元件以及應變矽技術，仍無法解決所有的技術缺失。舉例來說，兩相鄰的磊晶結構一般會因為磊晶過度成長之故而產生不必要的晶格缺陷，降低了磊晶結構所能產生之應力。因此如何排除磊晶結構之晶格缺陷即成為一重要課題。

有鑑於此，本發明之一目的在於提供一種具有磊晶層之半導體裝置，以降低晶格缺陷並改善施加至通道區域之應力數值。

為了達到上述目的，根據本發明之一較佳實施例，係提供一種半導體裝置，包括至少二鰭狀結構、閘極結構、至少二磊晶結構以及矽蓋層。鰭狀結構係設置於基底上，且閘極結構覆蓋鰭狀結構。磊晶結構均設置於閘極結構之一側，且各自直接接觸各鰭狀結構，其中磊晶結構間係互相分離。矽蓋層係同時包覆磊晶結構。

根據本發明之另一較佳實施例，係提供一種半導體裝置，包括至少二鰭狀結構、閘極結構、至少二磊晶結構以及矽蓋層。鰭狀結構係設置於基底上，且閘極結構覆蓋鰭狀結構。磊晶結構均設置於閘極結構之一側，且各自直接接觸各鰭狀結構，其中磊晶結構間具有一重疊部，且各磊晶結構具有一寬度，重疊部以及寬度之比 值實質上介於0.001至0.25之間。矽蓋層會同時包覆磊晶結構。

10‧‧‧基底

10a‧‧‧表面

12‧‧‧鰭狀突起結構

14‧‧‧頂面

16‧‧‧側面

20‧‧‧絕緣結構

30‧‧‧閘極結構

32‧‧‧犧牲電極層

34‧‧‧底層

36‧‧‧頂層

38‧‧‧蓋層

40‧‧‧側壁子

46‧‧‧蝕刻製程

60‧‧‧凹槽

66‧‧‧磊晶結構

68‧‧‧矽蓋層

68a‧‧‧頂部

70‧‧‧層間介電層

72‧‧‧接觸洞

74‧‧‧接觸插塞

H1‧‧‧高度

H2‧‧‧高度

O‧‧‧重疊部

P‧‧‧平面

S‧‧‧距離

T1‧‧‧厚度

W‧‧‧寬度

X‧‧‧第一方向

Y‧‧‧第二方向

Z‧‧‧第三方向

第1圖至第8圖是根據本發明之一較佳實施例所繪示之鰭式場效電晶體元件的製作方法示意圖。

第9圖至第10圖是根據本發明之另一較佳實施例所繪示之鰭式場效電晶體元件的製作方法示意圖。

第11圖是根據本發明之另一較佳實施例所繪示之鰭式場效電晶體元件的製作方法示意圖。

於下文中，係加以陳述本發明之半導體裝置之具體實施方式，以使本技術領域中具有通常技術者可據以實施本發明。該些具體實施方式可參考相對應的圖式，使該些圖式構成實施方式之一部分。雖然本發明之實施例揭露如下，然而其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範疇內，當可作些許之更動與潤飾。

第1圖至第8圖繪示了本發明之第一較佳實施例之半導體裝置之製作方法示意圖。請參照第1圖，第1圖繪示了半導體裝置於初始階段之透視圖。如第1圖所示，在製程初始階段，半導體裝置係具有一基底10以及複數個被設置於此基底10上的鰭狀突起結構12。基底10之主表面10a可具有一預定晶面，且鰭狀突起結構12的長軸軸向係平行於一晶向。舉例來說，對於一塊矽基底而言，上述預定晶面可以是(100)晶面，且鰭狀突起結構12可沿著〈110〉晶向延伸，但晶面與晶向不限於此。除了塊矽基底之外，上述基底10亦可例如 是一含矽基底、一三五族半導體覆矽基底(例如GaAs-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或矽覆絕緣(silicon-on-insulator,SOI)基底等半導體基底。

詳細來說，鰭狀突起結構12的製備方法可包括下列步驟，但不以此為限。舉例來說，首先提供一塊狀基底(未繪示)，並在其上形成硬遮罩層(未繪示)。接著利用光微影以及蝕刻製程，將硬遮罩層圖案化，以定義出後續欲對應形成之鰭狀突起結構12的位置。接著，進行一蝕刻製程，將定義於硬遮罩層內的圖案轉移至塊狀基底中，而形成所需之鰭狀突起結構12。最後選擇性地去除硬遮罩層，便可獲得如第1圖所示之結構。在此情況下，鰭狀突起結構12可視為自基底10之一主表面10a延伸出，且彼此間具有相同之成份組成，例如單晶矽。另一方面，當基底並非選自上述塊狀基底，而是選自於三五族半導體覆矽基底時，則鰭狀突起結構的主要組成會與此基底的三五族半導體組成相同。

在本實施例中，由於在形成鰭狀突起結構12後可選擇性地移除硬遮罩層(未繪示)，致使鰭狀突起結構12與後續形成之閘極介電層之間可具有三直接接觸面(包含二接觸側面16及一接觸頂面14)。一般而言，具有此三直接接處面之場效電晶體亦被稱作是三閘極場效電晶體(tri-gate MOSFET)。由於此三閘極場效電晶體內的三直接接觸面均可作為提供載子流通之通道，相較於平面場效電晶體，三閘極場效電晶體在同樣的閘極長度下便會具有較寬的載子通道寬度，致使在相同之驅動電壓下可獲得加倍的汲極驅動電流。除此之外，本實施例亦可選擇性保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)，亦被稱為鰭式場效電晶體(fin field effect transistor,Fin FET)。對於鰭式場效電晶體而言，由於其保留了硬遮罩層(未繪示)，因此鰭狀突起結構12與後續形成之閘極介電層之間僅有兩接觸側面。

請參照第2圖，第2圖繪示了形成閘極結構後半導體裝置之透視圖。如第2圖所示，絕緣結構20會被形成於基底10上並包覆各鰭狀突起結構12的下部，以電性絕緣後續形成之各電晶體。其中，絕緣結構20可例如為一淺溝渠絕緣(shallow trench isolation,STI)結構，其可藉由一淺溝渠絕緣製程而製得。由於其詳細形成方法為本領域技術人員所熟知，故不再贅述，但本發明不以此為限。

接續，仍如第2圖所示，由下而上依序形成一閘極介電層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)，以覆蓋基底10以及鰭狀突起結構12。隨之，將蓋層(未繪示)、犧牲電極層(未繪示)以及閘極介電層(未繪示)圖案化，以形成一閘極介電層(未繪示)、一犧牲電極層32以及一蓋層38於基底10以及鰭狀突起結構12上。圖案化後的閘極介電層、犧牲電極層32以及蓋層38可構成一閘極結構30，以橫跨各鰭狀突起結構12並覆蓋各鰭狀突起結構12間的絕緣結構20。根據本實施例，閘極結構30會橫跨二鰭狀突起結構12而形成如第2圖所示之結構。具體來說，閘極結構30會覆蓋各鰭狀突起結構12的部份頂面14以及兩側面16，並覆蓋住部份絕緣結構20的頂面。此外，閘極結構30較佳係沿著一第一方向X延伸，而鰭狀突起結構12較佳係沿著一第二方向Y延伸並沿著一第三方向Z突出基板10。第一方向X、第二方向Y與第三方向Z互相正交，但不限於此。

為了便於清楚揭露本發明，在第2圖至第8圖中僅繪示單一閘極結構30，然而其個數亦可根據不同產品需求而有所增加。舉例來說，基板上可設有一個以上且互相平行之閘極結構，使得同一條鰭狀突起結構可被一個以上的閘極結構所覆蓋。此外，同一條閘極結構30較佳係用以作為同一導電型電晶體之閘極，例如作為PMOS電晶體的閘極或NMOS電晶體的閘極。

本實施例係以一後置高介電常數後閘極(gate-last for high-K last)製程為例，故閘極結構30亦可被視為是一虛置閘極結構(dummy gate structure)。換言之，閘極介電層將於後續製程中被替換成高介電常數閘極介電層，而犧牲電極層32將會被替換成導電金屬層。在此實施態樣下，閘極介電層可僅為一般方便於後續製程中移除之犧牲材料，例如為一氧化層。犧牲電極層32之組成可以是多晶半導體材料，例如多晶矽，但不以此為限。蓋層可包括由氮化層或氧化層等所組成之單層或多層結構，作為一圖案化的硬遮罩。在本實施例中，蓋層38係為一雙層結構，其由下而上可包含一底層34以及一頂層36，且底層34例如為一氮化層，而頂層36可例如為一氧化層，不以此為限。

上述係介紹後置高介電常數後閘極製程的實施態樣，然而本實施例不限於此，其亦可採用一前置高介電常數後閘極(gate-last for high-K first)製程。在此態樣下，閘極介電層可為一高介電常數閘極介電層，其可選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicate,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭 (lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate,SrTiO₃)、矽酸鋯氧化合物(zirconium silicate,ZrSiO₄)、鋯酸鉿(hafnium zirconate,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr_1-xTiO₃,BST)所組成之群組，但本發明不以此為限。另外，可形成一阻障層(未繪示)於閘極介電層上，用以於移除犧牲電極層時當作蝕刻停止層來保護閘極介電層，並可防止後續位於其上之金屬成分向下擴散污染閘極介電層。上述阻障層可例如為氮化鉭(tantalum nitride,TaN)、氮化鈦(titanium nitride,TiN)等之單層結構或複合層結構。

請參照第3圖。在形成上述之閘極結構後，繼以如第3圖所示，可形成一側壁子40於閘極結構30之一側壁上，以定義後續所形成之磊晶結構的位置。本實施例之側壁子40較佳係形成於閘極結構30之各側，且其會覆蓋各鰭狀突起結構12的部份區段。詳細而言，形成側壁子40的方法可例如為：先順向性地沈積一材料層(未繪示)於閘極結構30以及基底10上，接著再進行一蝕刻製程，以形成所需之側壁子40輪廓。上述側壁子40之結構可包括單層結構或多層結構，例如由氮化矽、氮氧化矽等所組成之單層結構，或者由氧化矽/氮化矽等所組成之雙層結構，但不以此為限。本實施例所指之側壁子40係為用以定義及形成磊晶結構之側壁子，因此在形成側壁子40之前或之後，可能會再另外形成其他較薄的側壁子以形成輕摻雜源/汲極區(未繪示)或另外形成其他較厚的側壁子以形成源/汲極區(未繪示)等。

請參照第4圖，第4圖繪示了蝕刻鰭狀突起結構後半導體裝置之透視圖。如第4圖所示，可以選擇性地在閘極結構30以及側壁子40之覆蓋下進行一蝕刻製程46，以蝕刻鰭狀突起結構12，並於閘極結構30至少一側的鰭狀突起結構12內形成一凹槽60。詳細而言，上述蝕刻可包含至少一乾蝕刻步驟或/以及至少一濕蝕刻步驟，例如先以一乾蝕刻步驟蝕刻鰭狀突起結構12直至一預定深度，然後再以一濕蝕刻步驟側向蝕刻以形成所需凹槽60的輪廓，但不以此為限。在本實施例中，凹槽60之一剖面具有一上凹的剖面結構，但不以此為限，凹槽可視實際需要具有不同之剖面結構。

請參照第5圖以及第6圖，其中第5圖繪示了形成磊晶結構後半導體裝置之透視圖，第6圖則是沿著第5圖切線AA’所繪示之剖面圖。如第5圖所示，在選擇性形成凹槽60之後，接著可進行一磊晶成長製程，以於相應之凹槽60內形成一磊晶結構66。根據本實施例，各磊晶結構66較佳係彼此獨立設置，亦即不會有合併(merge)之情形產生。舉例來說，對於各鰭狀突起結構12間具有一介於10奈米至14奈米節距(pitch)之情況，當磊晶結構66之高度H1介於300埃至600埃時，各磊晶結構66間會具有一大約介於30埃至150埃區間之距離S，或稱空隙，因此各磊晶結構66不會產生合併，但不限於此。其中，上述磊晶成長製程可例如是一分子束磊晶製程(molecular beam epitaxy,MBE)、一共流磊晶成長製程(co-flow epitaxial growth process)、一循環選擇性磊晶成長製程(cyclic selective epitaxial growth process)或其他類似之磊晶製程。

此外，根據不同導電型的半導體裝置，亦可以相對應地調 變上述磊晶結構66的組成，以施加適當之應力至半導體裝置內之特定區域。舉例來說，對於一P型半導體裝置而言，由於磊晶結構66較佳係用以提供壓縮應力至相鄰之通道區域，因此其組成可例如是具有或不具有摻質，例如硼摻質，之矽鍺層。且磊晶結構66亦可以具有一由內至外或/且由下至上具有多層濃度不同的包覆結構。舉例來說，磊晶結構由下至上可包括鍺濃度相對低之至少一磊晶矽鍺層、鍺濃度相對高之至少一磊晶矽鍺層以及一黏著層等等。另一方面，對於一N型半導體裝置而言，由於磊晶結構66較佳係用以提供伸張應力至相鄰之通道區域，因此其組成可例如是矽磷成份(SiP)、矽碳成分(SiC)、或磷摻雜矽碳成分等等，但不限於此。

繼以參照第7圖。如第7圖所示，進行另一磊晶製程，以於各磊晶結構66之表面上形成另一磊晶層，舉例來說，組成為單晶矽或多晶矽之矽蓋層68。在施行此磊晶製程的過程中，矽蓋層68會於各磊晶結構66的表面上不斷成長，並逐漸填滿各磊晶結構66間的空間，直至相鄰之矽蓋層68產生合併，而形成如第7圖所示之結構。換言之，為了使矽蓋層68產生合併，其各別厚度T1必須至少大於距離S的1/2。舉例而言，當距離S落在10奈米至20奈米之區間時，矽蓋層68之厚度T1會落於6奈米至11奈米之間，但其厚度亦可大於11奈米，此端視產品需求。仍如第7圖所示，合併後的矽蓋層68會覆蓋住各磊晶結構66之表面且大致具有一週期性連續凹凸(concavo-convex)之表面型態。各矽蓋層68的頂部68a會大致位於同一高度H2，或大致位於同一平面P上，且平面P實質上會平行於基底10或絕緣結構20的主表面10a，但不限於此。

請參照第8圖，在形成上述磊晶結構之後，可選擇性地再 進行後續之半導體製程，例如金屬閘極取代製程以及接觸結構製程。對於金屬閘極取代製程而言，由多晶矽所構成的閘極結構會被置換成金屬閘極結構，且其製程一般包括高介電常數前置以及高介電常數後置之兩種情況。舉例來說，對於一採用高介電常數後置之金屬閘極取代製程而言，其製程可包括：(1)沉積一層間介電層70，以圍繞閘極結構(圖未示)；(2)移除閘極結構，以留下一溝渠(圖未示)；(3)形成一閘極介電層(圖未示)，以覆順向性地覆蓋溝渠之側壁及底部；以及(4)形成一金屬閘極(圖未示)，以填滿溝渠，其中金屬閘極可包括阻障層(barrier layer)(圖未示)、功函數金屬層(work function metal layer)以及一低電阻金屬層(圖未示)，但不限於此。

接著，仍參照第8圖。在施行金屬閘極取代製程之後，可續行後續的接觸結構製程，以形成電連接磊晶結構66之接觸結構，例如接觸插塞74，而將磊晶結構66電連接至後續形成的外部線路(圖未示)。如第8圖所示，舉例來說，接觸插塞製程製程可包括在層間介電層70內形成至少一開口呈現圓型或長條型之接觸洞72，以暴露出相對應的矽蓋層68區域。接著，依序在接觸洞72內形成一阻障/黏著層(圖未示)、一晶種層(圖未示)以及一導電層(圖未示)以覆蓋矽蓋層68，而完成所需之接觸插塞74。其中，上述阻障/黏著層係共形地(conformally)填入接觸洞72中，且導電層係完全填滿接觸洞72。

在此需注意的是，在上述接觸插塞製程中，另可施行一矽化金屬製程，以於矽蓋層68中形成導電性較佳之金屬矽化物(圖未示)。舉例來說，在形成接觸洞72後及填入導電層之前，可先行填入一金屬來源層(圖未示)至接觸洞72中，然後搭配進行一快速升溫退火(RTA)製程，致使金屬來源層與矽蓋層68部份或完全反應而形成 一金屬矽化物層，繼以再去除未反應完全之金屬來源層，而完成例示之矽化金屬製程。之後可續行上述之接觸插塞製程，而完成所需之結構。上述之金屬來源層可包括鈷(Co)、鈦(Ti)、鎳(Ni)或鉑(Pt)等金屬材料或其合金，但不限於此。

根據上述，係完成本發明之第一較佳實施例之半導體裝置。下文將進一步介紹上述實施例之其他變化型實施例，且為簡化說明，以下說明主要針對不同之處進行詳述，而不再對相同之處作重覆贅述。此外，各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。

根據本發明之第一變化型實施例，其亦提供一種具有磊晶結構之半導體裝置。然而，此變化型實施例與上述第一較佳實施例之主要差異在於，各磊晶結構在形成矽蓋層之前已彼此合併，而非彼此獨立。詳細來說，如第9圖所示，在進行類似如第一較佳實施例所述之磊晶製程之後，位於各凹槽60內的磊晶結構66會彼此間些許合併，而形成一連續的磊晶結構。進一步來說，各磊晶結構66間可視為有一重疊部O，或稱連接部，以物理性連接兩相鄰之磊晶結構66。此外，重疊部O與各磊晶結構66之寬度W會具有一比例關係，舉例來說，兩者之比值會介於0.001至0.25之間，較佳介於0.001至0.05之間。在此比值下，即便兩相鄰之磊晶結構60產生些許地合併，各磊晶結構66仍可保持其單晶結構，且不至於在重疊部O產生過多的缺陷結構。

繼以參照10圖。在完成如第9圖所述之結構之後，接著可續行如第一較佳實施例所述之另一磊晶製程，以形成另一磊晶 層，例如組成為單晶矽或多晶矽之矽蓋層68。在此需注意的是，本變化型實施例之矽蓋層68係為一位於各磊晶結構66上之連續層，因此其厚度T1不限於特定數值，只需足以構成一連續層之型態即可。類似地，矽蓋層68會大致具有一週期性連續凹凸之表面型態，且矽蓋層68的頂部68a會大致位於同一高度H2，或大致位於同一平面P上，且平面P實質上會平行於基底10或絕緣結構20的主表面10a，但不限於此。

此外，根據本發明之第二變化型實施例，亦提供一種具有磊晶結構之半導體裝置。然而，此變化型實施例與上述第一較佳實施例之主要差異在於，各磊晶結構係直接成長於各鰭狀突起結構之表面上，亦即各鰭狀突起結構內不會具有凹槽。詳細來說，請參照第11圖，由於本變化型實施例不會施行蝕刻鰭狀突起結構之製程，因此在施行類似如第一較佳實施例所述之磊晶製程之後，各磊晶結構66會直接接觸並覆蓋各鰭狀突起結構12，且各磊晶結構66係彼此獨立具有一距離S。之後可繼續於各磊晶結構66上形成一另一磊晶層，例如組成為單晶矽或多晶矽之矽蓋層68，致使相鄰之矽蓋層68產生合併，而形成如第11圖所示之結構。在此需注意的是，本變化型實施例之各磊晶結構亦可以在形成矽蓋層前便產生些許地合併，致使後續的矽蓋層成為一厚度約略均勻之連續薄膜。由於此態樣之結構大致類似於上述之第一較佳實施例，在此便不加贅述。

在此需注意的是，上述之各實施例中的磊晶結構以及形成於其上之矽蓋層較佳係設置於同一導電型電晶體的源/汲極區域。舉例來說，矽鍺的磊晶結構以及其上的矽蓋層會被設置於P型電晶體結構中，且其至少位於閘節結構一側的源/汲極區域內。

綜上所述，本發明之各實施例係提供一種半導體裝置。在各半導體裝置中，兩相鄰之磊晶結構係彼此分離或些許地合併，且位於各磊晶結構上之另一磊晶層會填滿兩相鄰磊晶結構間的間距或連續分佈於各磊晶結構之表面上。藉由此結構，可以避免缺陷結構存在於各磊晶結構內或是存在於兩相鄰磊晶結構之重疊部，因而提昇了各磊晶結構所能提供的應力數值，進而提昇了半導體裝置的效能。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基底

10a‧‧‧表面

20‧‧‧絕緣結構

66‧‧‧磊晶結構

68‧‧‧矽蓋層

68a‧‧‧頂部

H1‧‧‧高度

H2‧‧‧高度

P‧‧‧平面

S‧‧‧距離

T1‧‧‧厚度

Claims (20)

1. 一種半導體裝置，包括：至少二鰭狀結構，設置於一基底上；一閘極結構，覆蓋該些鰭狀結構；至少二磊晶結構，均設置於該閘極結構之一側，且各自直接接觸各該鰭狀結構，其中該些磊晶結構係互相分離；一矽蓋層，同時包覆該些磊晶結構；一介電層，覆蓋該閘極結構以及該矽蓋層；以及至少一接觸結構，設置於該介電層內且直接接觸該矽蓋層。
2. 如請求項第1項所述之半導體裝置，另包括至少二凹槽，各自設置各該鰭狀結構之一末端，其中各該磊晶結構係填滿相對應之各該凹槽。
3. 如請求項第1項所述之半導體裝置，其中該些磊晶結構係各自包覆住各該鰭狀結構之一末端。
4. 如請求項第1項所述之半導體裝置，另包括至少一絕緣層，設置於該些磊晶結構之間。
5. 如請求項第4項所述之半導體裝置，其中該矽蓋層會直接接觸各該磊晶結構間之該絕緣層。
6. 如請求項第1項所述之半導體裝置，其中各該磊晶結構由下至上包括一低摻雜磊晶層、一高摻雜磊晶層以及一黏著層。
7. 如請求項第1項所述之半導體裝置，其中該些磊晶結構之材質包括矽鍺、矽磷或矽碳。
8. 如請求項第1項所述之半導體裝置，其中各該磊晶結構包括一頂面，且該些頂面係實質上位於同一平面上。
9. 如請求項第1項所述之半導體裝置，其中該矽蓋層具有一連續凹凸(concavo-convex)之輪廓。
10. 如請求項第1項所述之半導體裝置，其中該矽蓋層之材質係為單晶矽。
11. 一種半導體裝置，包括：至少二鰭狀結構，設置於一基底上；一閘極結構，覆蓋該些鰭狀結構；至少二磊晶結構，均設置於該閘極結構之一側，且各自直接接觸各該鰭狀結構，其中該些磊晶結構間具有一重疊部，且各該磊晶結構具有一寬度，其中該重疊部以及該寬度之比值實質上介於0.001至0.25之間；以及一矽蓋層，同時包覆該磊晶結構。
12. 如請求項第11項所述之半導體裝置，另包括二凹槽，各自設置於各該鰭狀結構之一末端，其中各該磊晶結構係填滿相對應之各該凹槽。
13. 如請求項第11項所述之半導體裝置，其中該些磊晶結構係各自包覆住各該鰭狀結構之一末端。
14. 如請求項第11項所述之半導體裝置，另包括一空間，位於該基底以及相對應該些磊晶結構之間。
15. 如請求項第14項所述之半導體裝置，其中該空間內會被填有該矽蓋層。
16. 如請求項第11項所述之半導體裝置，其中各該磊晶結構由下至上包括一低摻雜磊晶層、一高摻雜磊晶層以及一黏著層。
17. 如請求項第11項所述之半導體裝置，其中各該磊晶結構之材質包括矽鍺、矽磷或矽碳。
18. 如請求項第11項所述之半導體裝置，其中該矽蓋層具有一連續凹凸(concavo-convex)之輪廓。
19. 如請求項第11項所述之半導體裝置，其中矽蓋層之材質係為單晶矽。
20. 如請求項第11項所述之半導體裝置，另包括：一介電層，覆蓋該閘極結構以及該矽蓋層；以及至少一接觸結構，設置於該介電層內且直接接觸該矽蓋層。