TWI583978B - 具有包含雙向保護二極體之測試結構的積體電路 - Google Patents

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Description

具有包含雙向保護二極體之測試結構的積體電路
本揭露大致上係關於積體電路。更具體地說，本揭露係關於具有含雙向保護二極體之測試結構的積體電路。
現今大多數積體電路都是藉由使用稱為金屬氧化物半導體場效電晶體(MOSFET)或簡稱MOS電晶體之複數個互連場效電晶體(FET)來實施。MOS電晶體包括作為控制電極之閘極電極、以及電流可流動於其間之隔開的源極與汲極。施加至閘極電極之控制電壓控制流經介於源極與汲極區間之通道的電流。
在積體電路製造設施中，通常同時製造複數種不同產品類型，例如不同設計與儲存容量之記憶體晶片、不同設計與操作速率之類的CPU，其中不同產品類型之數目在用於製造ASIC(特定應用IC)的生產線中甚至可達到一百及更多個。由於不同產品類型之各者皆可能需要特定的製程流程，所以可能需要用於微影之不同遮罩組、各種製程工具(諸如沉澱工具、蝕刻工具、佈植工具、 化學機械研磨(CMP)工具、度量衡工具之類)中的特定設定。所以，在製造環境中可能同時遭遇複數種不同的工具參數設定及產品類型，從而亦產生巨量的測量資料，原因在於測量資料典型為根據產品類型、製程流程特定細節及類似者而加以分類者。
用於控制諸如微影製程之類的生產製程之測量資料可藉由專用結構獲得，如果這些結構的對應區域消耗可與所考慮的電路布局之總體設計準則相容，便可置於半導體晶圓之晶粒區內。在其它例子中，測試結構通常可設置在實際晶粒區外側之區域中，該區域亦可稱為晶圓之框體，該框體可在隔開個別晶粒區時用於切割晶圓。如本揭露中所使用者，積體電路之用語「主動部分」係指晶粒中包括在積體電路之標準操作期間所用到之功能電路的那些部分，而「測試部分」係指包括前述測試結構並可包括例如框體的那些部分。在用於完成諸如CPU之類的半導體裝置之複雜製造序列期間，由於大量的複雜製造程序，其相互相依性可能難以評定。因此可例如藉由檢驗工具及類似者來產生巨量的測量資料，其通常可建立用於特定製程或序列之工廠目標，一般假設該等工廠目標可提供製程窗(process window)，用以獲得所完成之裝置的最終電性行為的所欲程度。亦即，複雜的個別製程或有關序列可基於各別線內測量資料而被監測並控制，使得可在指定的製程裕度內維持對應之製程結果，該製程結果又可基於所考慮之產品的最終電性效能來測定。
所以，鑑於增強之總體製程控制以及基於最終電性效能而適當標定之各種製程，可基於專用測試結構產生電性測量資料，可在非常後期的製造階段時結合金屬化系統中形成之適當探針墊而於框體區中設置該專用測試結構。這些電性測試結構可包含諸如電晶體、導線、電容器之類適當的電路元件，該電性測試結構可適當地連接至探針墊，以便能以專用的測量策略評定測試結構中之各種電路元件的電性效能，該電性效能又可與實際晶粒區中之電路元件的效能有關。這些電性測量資料可包括導電結構之電阻值、電晶體之臨限電壓、電晶體之驅動電流能力、漏電流等等，其中這些電性特性可因涉及大量製造程序而受到影響。
為了確保專用測試結構準確地反映積體電路在主動部分中之裝置之效能，用於製造主動部分中之裝置及專用測試結構之設計規則通常都相同。一種此類所屬領域眾所周知之設計規則係為用於防止「天線效應」之「天線規則」。舉例而言，在新近的半導體製程配線步驟中，已使用各種電漿技術。代表性電漿技術包括配線層圖案化時之乾蝕刻、多層配線步驟中配線層絕緣薄膜之電漿TEOS薄膜沉積等等，舉例而言，其將在下文中稱為電漿步驟。在執行電漿蝕刻時，若擴散層未連接至金屬配線，則金屬配線中會累積電漿電荷，並且電流流入金屬配線所連接之電晶體之閘極氧化物薄膜。由於閘極氧化物薄膜之薄膜品質改變、或熱載子壽命衰減，故該電流可能會造成閘極氧 化物薄膜損壞、電晶體特性改變。此類現象稱為「天線效應」，並且天線效應所造成的損壞在下文中將稱為「天線損壞」。
為了避免天線損壞，可根據各項設計規則採行防範措施，該等設計規則包括加入保護二極體結構。如所屬領域已知，二極體僅允許電流流經一個方向。若設置保護二極體，則電漿電荷會經由保護二極體之擴散層脫逸，從而得以消除天線損壞的發生。
然而，在利用測試結構之特定測試程序期間，電性測試結構需要非標準性電性偏壓條件。這在必須對NFET施加負閘極偏壓或必須對PFET施加正閘極偏壓的情況下特別會發生。再者，空乏裝置或零Vt裝置正常需要相反之閘極偏壓。當需要相反之偏壓條件時，在測試結構中包括保護二極體會導致測試問題。亦即，目前使用之保護二極體不能夠在非標準閘極偏壓條件下操作。
因此，希望提供具有測試結構之改良型積體電路，其可在廣泛的測試條件範圍下操作，包括同時施加正及負偏壓。另外，希望提供包括附有保護二極體之測試結構的積體電路，其在正及負偏壓條件下都能夠操作。再者，搭配附圖及前述技術領域與先前技術，經由下文的實施方式及隨附申請專利範圍，本揭露之其它理想特徵及特性將變得顯而易見。
揭示包括雙向保護二極體結構之積體電 路。在一項例示性具體實施例中，積體電路包括用於在製造積體電路期間或之後測試積體電路功能之測試電路部分。測試電路部分包括第一、第二、和第三二極體結構以及電阻器結構。第一及第三二極體結構互相並聯並與電阻器串聯，並且電阻器及第一和第三二極體結構與第二二極體結構串聯。第一及第三二極體結構係組構成供電流依第一方向流動，並且第二二極體結構係組構成供電流依與第一方向相反之第二方向流動。
在另一例示性具體實施例中，積體電路包括主動電路部分以及測試電路部分，該主動電路部分係含複數個主動半導體裝置，該測試電路部分係與該主動電路部分隔開且含測試電路結構，該測試電路結構包括電晶體及雙向保護二極體結構。雙向保護二極體結構包括半導體基材、以及位於該半導體基材內具有第一導電類型之第一井區、及相鄰於該第一井區並具有第二導電類型之第二井區。雙向保護二極體結構更包括第一***結構、第二***結構、以及第三***結構，該第一***結構係布置於該第一井區上方並相鄰於該第一井區且包括第一p-n接面二極體，該第二***結構係布置於該第二井區上方並相鄰於該第二井區且具有該第二導電類型，該第三***結構係布置於該第二井區上方並相鄰於該第二井區且包括第二p-n接面二極體。又再者，雙向保護二極體結構包括第一導電連接線以及第二導電連接線，該第一導電連接線係電性連接該第一***結構至該第二***結構，該第二導電連接線係 電性連接該第三***結構至該電晶體之閘極。
在又另一例示性具體實施例中，積體電路包括主動電路部分以及測試電路部分，該主動電路部分係含複數個主動半導體裝置，該測試電路部分係與該主動電路部分隔開並置於該積體電路之框體部分內，該測試電路部分包括測試電路結構，該測試電路結構包括p型或n型電晶體及雙向保護二極體結構。雙向保護二極體結構包括含p型半導體材料之半導體基材，其中電晶體係為n型電晶體或n型半導體材料，其中電晶體係為p型電晶體，並且半導體基材內包括p型井區及相鄰於p型井區之n型井區。雙向保護二極體結構更包括布置於p型井區上方並相鄰於p型井區且包括第一p-n接面二極體之第一***結構(其中第一p-n接面二極體之p型部分相鄰於p型井，並且第一p-n接面二極體之n型部分藉由p型部分與p型井實體隔開)、布置於n型井上方並相鄰於n型井之第二***結構(第二***結構係為完全n型並包括第一與第二部分，其中第二***結構之第一部分相鄰於n型井並具有小於第一***結構第二部分摻雜濃度之摻雜濃度，第二部分藉由第二***結構之第一部分與n型井實體隔開)、以及布置於n型井區上方並相鄰於n型井區且包括第二p-n接面二極體之第三***結構(其中第二p-n接面二極體之n型部分相鄰於n型井，並且第二p-n接面二極體之p型部分藉由n型部分與n型井實體隔開)。雙向保護二極體更包括電性連接該第一p-n接面二極體之該n型部分至該積 體電路之第一金屬化層的第一接觸結構、電性連接該第二***結構之該第二部分至該第一金屬化層的第二接觸結構、以及電性連接該第二p-n接面二極體之該p型部分至該第一金屬化層的第三接觸結構。又再者，雙向保護二極體包括該第一金屬化層中電性連接該第一接觸結構至該第二接觸結構的第一導電連接線、以及該第一金屬化層中電性連接該第三接觸結構至該電晶體之閘極的第二導電連接線。
100‧‧‧雙向保護二極體
101‧‧‧半導體基材
102‧‧‧p型井區
103‧‧‧n型井區
104‧‧‧第一***結構
105‧‧‧第二***結構
106‧‧‧第三***結構
110‧‧‧p型部分
111‧‧‧n型部分
112‧‧‧第一部分
113‧‧‧第二部分
114‧‧‧n型部分
115‧‧‧p型部分
121‧‧‧接觸結構
122‧‧‧第一導電連接線
123‧‧‧接觸結構
124‧‧‧接觸結構
125‧‧‧第二導電連接線
130‧‧‧ILD層
140‧‧‧第二井
141‧‧‧第一井
142‧‧‧部分
143‧‧‧部分
144‧‧‧部分
145‧‧‧部分
146‧‧‧導線
150‧‧‧三重井結構
200‧‧‧雙向保護二極體
300‧‧‧雙向保護二極體
D1,D2,D3‧‧‧二極體結構
G‧‧‧接地
R‧‧‧電阻器結構
在下文中，將搭配下列圖式描述本揭露，其中相同之元件符號表示相似之元件，並且其中：第1圖根據本揭露之各項具體實施例，提供雙向保護二極體疊加電路圖之截面圖；第2A及2B圖分別提供例示性n型場效電晶體功能背景中所應用之第1圖雙向保護二極體之截面圖及俯視圖；以及第3圖提供例示性三重井半導體基材背景中所應用之第1圖雙向保護二極體疊加電路圖之截面圖。
以下詳細描述本質僅屬於說明性且未意味著限制專利標的之具體實施例或此類具體實施例之應用及用途。再者，用意不在於受到前述技術領域、先前技術、發明內容或以下實施方式中所示任何明顯或隱喻理論所約束。
本揭露之具體實施例大致上係針對包括雙向保護二極體結構之積體電路。為了簡潔起見，與積體電路裝置製造有關的習知技術可能不會在本文詳述。此外，本文所述之各項工作及製程步驟都可併入更全面性的程序或製程，這些程序或製程具有本文中未詳述之附加步驟或功能。特別的是，製造以半導體為基礎之電晶體的各項步驟係為眾所周知，所以，為了簡潔起見，許多習知步驟在本文中將僅簡述或將全部省略而不提供眾所周知之製程細節。
如本文所使用，將了解的是，元件或層若稱為在另一元件或層「上」、「連接至」或「耦接至」另一元件或層時，則可直接位於該另一元件或層上、連接至或耦接至該另一元件或層，或可存在中介元件或層件。再者，諸如「下方」、「下面」、「下」、「上面」、「上」及類似者等空間相對用語在本文中為了便於描述，可用於描述一元件或特徵對於如圖中所示另一(多)個元件或特徵之關係。將了解的是，空間相對用語意味著含括圖中所示定向以外，裝置在使用或操作時另外的不同定向。舉例而言，圖中的裝置若翻轉，描述為在其它元件或特徵「下面」或「下方」之元件接著會定向在該其它元件或特徵「上面」。因此，例示性用語「下面」可含括上面及下面兩者之定向。裝置可按另一種方式定向(旋轉90度或採其它定向)，並且本文中使用之空間相對描述符從而可照樣加以詮釋。
第1圖根據本揭露之各項具體實施例，提供雙向保護二極體100之疊加電路圖之截面圖。如上面一開始所述，現代積體電路可製造成在晶粒上具有所謂之「主動部分」以及在框體上與該主動部分隔開之「測試部分」，該主動部份包括積體電路操作所需的所有半導體電路裝置，該測試部分包括在製造積體電路期間或之後為了測試此類裝置的良率及功能之主動部分之特定裝置後被模型化之電路功能。第1圖中所示的雙向保護二極體100應該理解為被設置成與積體電路之測試部分有關聯，並且可用於抵擋上述製造積體電路期間之「天線效應」。
在一具體實施例中，雙向保護二極體100被設置成與同樣在測試部分內(未圖示)之電晶體結構電性連接。有利的是，本揭露目前揭示之雙向保護二極體能夠利用n型或p型電晶體操作，因此，測試電路可為任何MOS裝置，例如：NMOS裝置、PMOS裝置、或CMOS裝置。雖然用語「MOS裝置」適當地係指具有金屬閘極電極及氧化物閘極絕緣體之裝置，但該用語在全文中將用於意指包括導電閘極電極(金屬或其它導電材料都可以)之任何半導體裝置，該導電閘極電極係置於閘極絕緣體(氧化物或其它絕緣體都可以)上方，進而置於半導體基材上方。為了例示性說明之目的，第2圖中說明n型電晶體背景中雙向保護二極體之實施，下面有更詳細的描述。
在一具體實施例中，雙向保護二極體結構100包括由半導體材料製成之半導體基材101。對於n型電 晶體而言，半導體基材101包括p型摻雜，而對於p型電晶體而言，半導體基材101包括n型摻雜。半導體材料較佳為如半導體產業中常用之矽材料，例如較純矽以及與諸如鍺、碳之類的其它元素攙和之矽。或者，半導體材料可為鍺、砷化鎵、或類似者。半導體材料可作為主體半導體基材或在矽絕緣體(SOI)基材上提供，該矽絕緣體(SOI)基材包括支撐基材、該支撐基材上之絕緣體層、以及該絕緣體層上之一層矽材料。
p型井區102及相鄰於p型井區102之n型井區103都布置於半導體基材101內。在一具體實施例中，為了要形成井區102、103，在基材上方形成阻隔遮罩以保護其它區域免於接收用於井形成之各種植入物。阻隔遮罩可包括禁止離子在後續佈植程序期間穿進阻隔區之習知的遮罩材料。井區102、103是用高能量佈植製程形成，其中佈植能量通常為約200keV或更大能量(例如：自約200keV至約1000keV)，並且摻質之劑量係為約1013cm-2或更大劑量(例如：自約1013cm2至約1011cm-2)。
在一具體實施例中，請繼續參考第1圖，雙向保護二極體100更包括三個***結構，包括布置於p型井區102並相鄰於p型井區102之第一***結構104、布置於n型井區103上方並相鄰於n型井區103之第二***結構105、以及布置於n型井區103上方並相鄰於n型井區103之第三***結構106。第一***結構104包括第一p-n接面二極體D1、其包括相鄰於p型井102之p型部 分110、以及藉由p型部分110與p型井102實體隔開之n型部分111。第1圖以符號N+表示之n型部分111可用相較於井體102、103更大之摻質離子濃度而相對重濃度摻雜。
第二***結構105完全為n型並包括第一與第二部分112、113。第二***結構105之第一部分112相鄰於n型井103，並且具有與第一***結構103之第二部分113之摻雜濃度相比較小之摻雜濃度。如同第一***部分104，第二***結構105之第二部分113係以符號N+表示。第二部分113藉由第一部分112與n型井103實體隔開。
第三***結構106包括第二p-n接面二極體D2，其包括相鄰於n型井103之n型部分114、以及藉由n型部分114與n型井103實體隔開之p型部分115。第1圖中以符號P+表示之p型部分115可用相較井體102、103更大之摻質離子濃度而相對重濃度摻雜。
可基於遮罩及蝕刻製程結合磊晶矽成長製程而形成第一、第二、以及第三***部分104、105、106。 起先，可使用光微影圖案化及蝕刻程序而在部分110、112、以及114之間形成空間。亦即，光阻層係經沉積然後曝露至影像圖案並且以顯影溶液處理以在光阻層內形成圖案開口。在開口因此而形成之後，基材101可例如藉由使用合適的蝕刻化學之反應性離子蝕刻而在部分110、112、以及114之間形成空間。在部分110、112、以及114的頂部上， 可使用矽磊晶成長製程形成相對重濃度摻雜部分111、113、以及115。在一具體實施例中，舉例而言，可使用四氯化矽連同諸如砷化氫、膦、或乙硼烷等合適的摻質提供氣體，以氣相進行磊晶。第一、第二、以及第三***結構104、105、106各可在基材101之上形成為實質相等高度，但在其它具體實施例中高度亦可能不同。再者，第一、第二、以及第三***結構104、105、106各可在其之間形成有實質相等之間隔，但在其它具體實施例中亦可能有不規則的間隔。
部分111、113、以及115一經形成完畢之後，便可沉積層間介電質(ILD)材料以形成布置於基材101上方之ILD層130、以及三個***結構104、105、及106之各者。ILD層可由一或多種低k介電材料、無摻雜矽酸鹽玻璃(USG)、氮化矽、氮氧化矽、或其它常用材料所構成。低k介電材料之介電常數(k值)可小於約3.9，舉例而言，小於約2.8。
雙向保護二極體100更包括各用於與各別***結構104、105、以及106電性連接之至少三個接觸結構121、123、以及124。接觸部係形成於ILD層130內，並且係設置成與相對重濃度摻雜部分111、113、以及115直接實體連接。舉例而言，接觸部121、123、124可藉由圖案化並蝕刻ILD層130中之接觸孔洞至***結構104、105、以及106，然後沉積諸如鎢、鋁、或銅等導電材料來形成。隨後可進行合適的平坦化或蝕刻製程以從ILD層130 上方移除任何過量的導電材料，並且提供具有實質均勻高度之接觸結構121、123、以及124。
請繼續參照第1圖，可在ILD層130上方形成第一金屬化層(M1)。M1層可包括電性連接積體電路之各個部分(且尤其是測試結構之各個部分)之複數條導線。M1層可包括電性連接第一接觸結構121至第二接觸結構123(從而電性連接第一***結構104至第二***結構105)之第一導電連接線122。M1層亦可包括電性連接第三接觸結構124至MOS電晶體閘極(未單獨圖示)之第二導電連接線125。舉例而言，可使用鋁或銅(如導電材料)，基於合適的導電材料沉積及圖案化製程而形成第一與第二導電連接線122、125。
為了說明前述雙向二極體結構之功能，現請參照第1圖之覆加的(overlaid)電路圖部分。如第1圖所示，電路可於一端接地(「G」)至基材101，並可於另一端與MOS電晶體閘極(未圖示)電性連通。電路包括第一、第二、及第三二極體結構(分別是D1、D2、D3)以及電阻器結構(R)。D1位於第一***結構104之p-n接面並允許電流從p型部分110流動至n型部分111。D2位於第三***結構106之p-n接面並允許電流從p型部分115流動至n型部分114，如圖所示，電流的流向與D1相反。D3位於p型井102與n型井103之p-n接面處。再者，電阻器R係示於n型摻雜區中，起自第二***結構105，穿過介於第二與第三***結構105、106間的n型井區。第一與 第三二極體結構(D1、D3)互相並聯且與電阻器(R)串聯。電阻器(R)以及第一及第三二極體結構(D1、D3)與第二二極體結構(D2)串聯。關於由兩個井體所形成之D3，此二極體結構具有比D1之接面崩潰電壓明顯更高之崩潰電壓。因此，當電位差施加至電路時，全部電流都將流經D1而未流經D3。如此，D3未促成雙向保護二極體100之功能。再者，關於電阻器R，串聯電阻應被維持成低到足以允許有充分電流通過電路用於以所需測試電壓進行測試，這是一種可藉由n型井103及第二***結構105之摻雜濃度及相對尺寸與位置而加以適當控制的特性。
第2A及2B圖分別提供例示性n型場效電晶體功能背景中所應用的第1圖雙向保護二極體200之截面圖及俯視圖。二極體200與第1圖所示之二極體100在所有材料方面全都相同，前提是基材100需指定為p型基材。第2B圖也提供雙向保護二極體200之俯視圖。如圖所示，雙向保護二極體200可於***結構104、105、以及106之各者包括複數個接觸部121、123、以及124。如此，***結構可側向延展(亦即與此類結構間的間隔之方向垂直)一段足以容納所欲接觸部數目之距離。亦可提供具備足以容納接觸部(儘管提供有許多個)各者並對接觸部各者提供連接之側向寬度的導電連接線122、125。
如上述，使用本揭露之雙向保護二極體亦可與p型場效電晶體功能有關聯。在此類例子中，會提供n型基材，並且二極體會置於基材的p型「切口」區域內， 以允許形成具有上述摻雜輪廓之井體及***部分。會提供尺寸足以允許在保護二極體與n型基材間保有側向間隔裕度(亦即面積稍大於保護二極體所佔面積)之切口部分。
第3圖提供例示性三重井半導體基材背景中所應用的雙向保護二極體300疊加電路圖之截面圖。二極體300與第1圖所示之二極體100在材料方面全都相同，前提是基材100係指明為包括三重井結構，如下面所述。如所屬領域一般所熟知者，並且如第3圖所示，三重井結構一般係定義為包括摻有第一類型摻質材料(例如：如所示的p型)、以及在基材中形成之第一井(具有側向延展部分150與垂直延展部分150)，第一(141、150)井摻有類型與第一類型摻質材料相反(例如：如所示的n型)之第二類型摻質材料。三重井結構更在基材中且在第一井內(亦即部分150之上且介於部分141與部分141之間)包括第二或「內」井140，第二140井摻有與第一類型摻質材料相同類型(例如：如所示的p型)之摻質材料。又再者，三重井結構包括用於第一井之電性接觸及用於該第二井之電性接觸。可使用與部分141之其中一者接觸之相同摻雜類型(例如：n型)之附加***結構來實施用於第一井之電性接觸，該***結構具有部分142與143(部分143係經加重濃度摻雜)，該***結構與M1之導線146電性連接。可使用與第二井140接觸之相同摻雜類型(例如：p型)之附加***結構來實施用於第二井之電性接觸，該***結構具有部分144與145(部分145係經加重濃度摻 雜)。Wei等人之美國專利7,180,136 B2中揭示關於例示性三重井組構之額外細節。
可如第3圖所示相鄰於三重結構實施雙向二極體300。亦即，可在三重井結構之第一井(141、150)所定義之區域外側的p型基材101中提供p型井102及n型井103。按照這種方式，可在相同基材101中提供三重井結構之井體(141/150、140)及雙向保護二極體300之井體(102、103)兩者。應注意的是，在三重井結構之背景中，連接線125延展至三重井結構內側之受保護裝置。亦即，連接線125延展至三重井結構內側的受保護裝置之閘極(未圖示)。
因此，本文所述為包括雙向保護二極體結構之積體電路之各項具體實施例。所揭示之具體實施例可在寬範圍的測試條件下操作，包括施加正及負偏壓兩者。亦即，積體電路包括具有能夠在正及負偏壓兩條件下操作之保護二極體之測試結構。如此，所揭示之結構適用於在各項測試程序期間運用非標準偏壓條件之測試結構中使用。
儘管已在前述實施方式中介紹至少一例示性具體實施例，但仍應領會存在有大量變例。亦應領會的是，這項例示性具體實施例或多項例示性具體實施例僅為實施例，且非意味著以任何方式限制本發明之範疇、適用性、或組構。反而，前述實施方式將提供所屬領域技術人員用於實施這項例示性具體實施例或多項例示性具體實施 例之便利手段。應了解的是，可在元件之功能及配置方面進行各種改變而不脫離如隨附申請專利範圍及其法律均等內容所提之本發明之範疇。
100‧‧‧雙向保護二極體
101‧‧‧半導體基材
102‧‧‧p型井區
103‧‧‧n型井區
104‧‧‧第一***結構
105‧‧‧第二***結構
106‧‧‧第三***結構
110‧‧‧p型部分
111‧‧‧n型部分
112‧‧‧第一部分
113‧‧‧第二部分
114‧‧‧n型部分
115‧‧‧p型部分
121‧‧‧接觸結構
122‧‧‧第一導電連接線
123‧‧‧接觸結構
124‧‧‧接觸結構
125‧‧‧第二導電連接線
130‧‧‧ILD層
D1,D2,D3‧‧‧二極體結構
G‧‧‧接地
R‧‧‧電阻器結構

Claims (20)

  1. 一種積體電路，其包括含複數個主動半導體裝置之主動電路部分、以及與該主動電路部分隔開且含測試電路結構之測試電路部分，該測試電路結構包含電晶體及雙向保護二極體結構，其中該雙向保護二極體結構包含：半導體基材、第一井區、以及第二井區，該第一井區係位於該半導體基材內且具有第一導電類型之第一井區，該第二井區係相鄰於該第一井區並具有第二導電類型；第一***結構、第二***結構、以及第三***結構，該第一***結構係布置於該第一井區上方並相鄰於該第一井區且包含第一p-n接面二極體，該第二***結構係布置於該第二井區上方並相鄰於該第二井區且具有該第二導電類型，該第三***結構係布置於該第二井區上方並相鄰於該第二井區且包含第二p-n接面二極體；以及第一導電連接線、以及第二導電連接線，該第一導電連接線係電性連接該第一***結構至該第二***結構，該第二導電連接線係電性連接該第三***結構至該電晶體之閘極。
  2. 如申請專利範圍第1項所述之積體電路，其中，該半導體基材包含p型基材。
  3. 如申請專利範圍第1項所述之積體電路，其中，該半 導體基材包含n型基材。
  4. 如申請專利範圍第1項所述之積體電路，其中，該第一導電類型係為p型。
  5. 如申請專利範圍第1項所述之積體電路，其中，該第二導電類型係為n型。
  6. 如申請專利範圍第1項所述之積體電路，其中，該第一***結構包含相鄰於該第一井區之p型部分以及相鄰於該p型部分之n型部分。
  7. 如申請專利範圍第1項所述之積體電路，其中，該第二***結構包含相鄰於該第二井之第一部分及相鄰於該第一部分之第二部分，並且其中該第二部分具有該第二導電類型之摻雜濃度，該第二導電類型之摻雜濃度大於該第一部分中之摻雜濃度。
  8. 如申請專利範圍第1項所述之積體電路，其中，該第三***結構包含相鄰於該第二井區之n型部分及相鄰於該n型部分之p型部分。
  9. 如申請專利範圍第1項所述之積體電路，更包含從該第一、第二、以及第三***結構之各者延展至第一金屬化層之接觸結構。
  10. 如申請專利範圍第1項所述之積體電路，其中，該第一與第二***結構之該接觸結構與該第一導電連接線實體連接，該第一導電連接線係置於該第一金屬化層中，並且其中該第三***結構之該接觸結構與該第二導電連接線實體連接，該第二導電連接線係置於該第 一金屬化層中。
  11. 如申請專利範圍第1項所述之積體電路，更包含在該半導體基材內之三重井結構。
  12. 如申請專利範圍第1項所述之積體電路，更包含布置於該半導體基材上方以及該第一、第二、及第三***結構上方之層間介電質。
  13. 如申請專利範圍第1項所述之積體電路，其中，該測試電路部分係置於該積體電路之框體部分內。
  14. 一種積體電路，包含：主動電路部分，其包含複數個主動半導體裝置；以及測試電路部分，其係與該主動電路部分隔開並置於該積體電路之框體部分內，並且包括含p型或n型電晶體之測試電路結構及雙向保護二極體結構，其中該雙向保護二極體結構包含：半導體基材，其包含p型半導體材料，其中該電晶體係為n型電晶體或包含n型半導體材料，其中該電晶體係為p型電晶體；p型井區及n型井區，其位於該半導體基材內且該n型井區相鄰於該p型井區；第一***結構，其布置於該p型井區上方並相鄰於該p型井區且包含第一p-n接面二極體，其中該第一p-n接面二極體之p型部分係相鄰於該p型井，並且該第一p-n接面二極體之n型部分係藉由 該p型部分與該p型井實體隔開；第二***結構，其布置於該n型井上方並相鄰於該n型井，該第二***結構係為完全n型並包含第一與第二部分，其中該第二***結構之該第一部分係相鄰於該n型井並具有小於該第一***結構之該第二部分之摻雜濃度的摻雜濃度，該第二部分係藉由該第二***結構之該第一部分與該n型井實體隔開；第三***結構，其布置於該n型井區上方並相鄰於該n型井區且包含第二p-n接面二極體，其中該第二p-n接面二極體之n型部分係相鄰於該n型井，並且該第二p-n接面二極體之p型部分係藉由該n型部分與該n型井實體隔開；第一接觸結構、第二接觸結構和第三接觸結構，該第一接觸結構係電性連接該第一p-n接面二極體之該n型部分至該積體電路之第一金屬化層，該第二接觸結構係電性連接該第二***結構之該第二部分至該第一金屬化層，以及該第三接觸結構係電性連接該第二p-n接面二極體之該p型部分至該第一金屬化層；以及第一導電線和第二導電線，該第一導電連接線係在該第一金屬化層中電性連接該第一接觸結構至該第二接觸結構，以及該第二導電連接線係在該第一金屬化層中電性連接該第三接觸結構至 該電晶體之閘極。
  15. 如申請專利範圍第14項所述之積體電路，更包含布置於該半導體基材上方、以及該第一、第二、及第三***結構上方之層間介電質。
  16. 如申請專利範圍第14項所述之積體電路，更包含在該半導體基材內之三重井結構。
  17. 一種積體電路，包含：用於在製造期間或之後測試該積體電路之功能的測試電路部分，其包含第一、第二、及第三二極體結構以及電阻器結構，其中該第一及第三二極體結構互相並聯並與該電阻器串聯，其中該電阻器及該第一和第三二極體結構係與該第二二極體結構串聯，並且其中該第一及第三二極體結構係組構成供電流依第一方向流動，並且該第二二極體結構係組構成供電流依與該第一方向相反之第二方向流動。
  18. 如申請專利範圍第17項所述之積體電路，其中，該第一及第三二極體結構係接地至該積體電路之基材。
  19. 如申請專利範圍第18項所述之積體電路，其中，該第二二極體結構係與該積體電路之電晶體之閘極電性連接。
  20. 如申請專利範圍第19項所述之積體電路，其中，該第三二極體結構具有大於該第一二極體結構之崩潰電壓的崩潰電壓，使得在施加電位差之後，電流流經該第一二極體結構但未流經該第三二極體結構。
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