JP2017143164A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の信頼性を向上させる。【解決手段】位置合わせずれ検査パターンPT1を、半導体基板SUBの主面上に形成された絶縁膜IS1と、絶縁膜IS1上に、互いに平行して配置された2つのゲート電極GEと、2つのゲート電極GEを覆う絶縁膜に形成され、2つのゲート電極GEの間に配置された複数のコンタクトホールCN1と、から構成する。2つのゲート電極GEおよびコンタクトホールCN1は、低電圧動作回路のレイアウトルールを用いて配置され、ゲート電極GEとコンタクトホールCN1内のプラグPG1との間に高電圧動作回路の動作電圧を印加して、電気的破壊試験を実施することにより、ゲート電極GEとコンタクトホールCN1との位置合わせずれを検出する。【選択図】図2
Description
本発明は半導体装置に関し、例えば不揮発性メモリセルを有する半導体装置に好適に利用できるものである。
パターンが形成された複数のブロックが、少なくとも1方向に沿って所定のブロック間隔を設けて配列され、かつ、パターンが所定ピッチで同一のパターンが繰り返し形成されたものからなる露光用マスクが特開2010−113195号公報(特許文献1)に記載されている。この露光用マスクでは、第1合わせ検査マークと、第1合わせ検査マークからブロックの配列方向に沿って、ブロック間隔1つ分の距離に応じた距離ずれた位置に設けられた第2合わせ検査マークと、を具備する。
位置合わせずれによるパターン間の短絡は、半導体製品の市場不良につながる可能性がある。そこで、全ての半導体装置においてパターン間の位置合わせずれを簡易的に検出して、半導体装置の信頼性を向上させる必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、低電圧で動作する第1回路と、高電圧で動作する第2回路と、位置合わせずれ検査パターンと、を有する。位置合わせずれ検査パターンは、第1絶縁膜上に形成され、互いに離間して設けられた第1導電膜からなる第1パターンおよび第2パターンと、第1パターンおよび第2パターンを覆う第2絶縁膜と、第2絶縁膜を貫通して形成され、第1パターンと第2パターンとの間に位置する接続孔と、を備える。第1パターン、第2パターンおよび接続孔は、第1回路のレイアウトルールを用いて配置され、第1パターンおよび第2パターンと、接続孔内に埋め込まれた電極との間に高電圧を印加して、電気的破壊試験を実施することにより、第1パターンおよび第2パターンと、接続孔との位置合わせずれを検出する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
以下、実施の形態を図面に基づいて詳細に説明する。
(課題の詳細な説明)
まず、本実施の形態による半導体装置に備わる位置合わせずれ検査パターンの構成がより明確となると思われるため、これまでに本発明者が見出した位置合わせずれ検査パターンにおいて生じる不具合について、以下に説明する。
まず、本実施の形態による半導体装置に備わる位置合わせずれ検査パターンの構成がより明確となると思われるため、これまでに本発明者が見出した位置合わせずれ検査パターンにおいて生じる不具合について、以下に説明する。
位置合わせずれによるパターン間の短絡は、半導体製品の市場不良につながる可能性がある。このため、出荷前には、位置合わせずれの大きいパターンを有する半導体装置をスクリーニングすることが必要である。
第1の方法として、図21に示すように、半導体ウェハWA上の1ショットSHの四隅および中央などに位置合わせずれ検査パターンPT0を配置する方法がある。例えば下層パターンP1と上層パターンP2とを形成した後、両者の位置合わせずれを検査することによって、位置合わせずれの大きいパターンを有する半導体装置を選別することができる。
しかし、1ショットSHでは、1回の露光で複数の半導体チップSCが同時に露光される。このため、位置合わせずれ検査パターンPT0を全ての半導体チップSCに置くことができない。また、全ての1ショットSHに対する位置合わせずれの検査は、長時間を要するため、通常は実施することができない。そのため、全ての半導体装置の信頼性を保証することができない。
第2の方法としては、半導体ウェハに形成された半導体チップ毎に加速試験を行う、または半導体製品に対してバーンイン(Burn In)試験を行う方法がある。
しかし、加速試験およびバーンイン試験では、電圧が低すぎると半導体装置のスクリーニングができず、電圧が高すぎると半導体装置が劣化するという問題があり、各試験における条件設定が難しい。さらに、互いに異なる2種類以上の動作電圧を用いる半導体装置においては、低電圧領域には低電圧しかかけられないことから試験時間が長くなる。試験時間が長くなると、半導体製品の各素子が劣化するおそれもある。
そこで、全ての半導体装置においてパターン間の位置合わせずれを簡易的に検出することのできる位置合わせずれ検査パターンが望まれていた。
(実施の形態1)
本実施の形態1による半導体装置に備わる位置合わせずれ検査パターンについて図1、図2および図3を用いて説明する。図1は、本実施の形態1による半導体装置を示す平面レイアウト図である。図2は、本実施の形態1による位置合わせずれ検査パターンの平面図である。図3は、図2のA−A´線に沿った位置合わせずれ検査パターンの断面図である。
本実施の形態1による半導体装置に備わる位置合わせずれ検査パターンについて図1、図2および図3を用いて説明する。図1は、本実施の形態1による半導体装置を示す平面レイアウト図である。図2は、本実施の形態1による位置合わせずれ検査パターンの平面図である。図3は、図2のA−A´線に沿った位置合わせずれ検査パターンの断面図である。
図1に示すように、本実施の形態1による半導体装置SM1は、例えば単結晶シリコンからなる半導体基板SUBを主体に構成されている。半導体基板SUBは、厚さ方向と交差する平面形状が方形状となっている。
半導体基板SUBの主面(回路形成面、素子形成面とも言う。)には、不揮発性メモリ・モジュールFM、周辺回路モジュールCM、RAM(Random Access Memory)モジュールRM、論理演算回路モジュールLMおよび電源回路PCなどが搭載されている。これらの各モジュールなどは、配線チャネル領域で区画されている。
不揮発性メモリ・モジュールFMには、複数の不揮発性メモリセルが2次元の格子状(行列状、アレイ状とも言う。)に形成されている。周辺回路モジュールCMには、例えば入出力回路(I/O回路とも言う。)などが形成されている。RAMモジュールRMには、例えばDRAM(Dynamic Random Access Memory)またはSRAM(Static Random Access Memory)などのメモリ回路が形成されている。論理演算回路モジュールLMには、例えばCPU(Central Processing Unit)またはDSP(Digital Signal Processor)などの論理演算回路が形成されている。
また、各モジュールには、それぞれ互いに異なる動作電圧が印加される。不揮発性メモリ・モジュールFMには、動作電圧として、例えば10V〜12V(以下、高電圧と言う場合もある。)が印加される。周辺回路モジュールCMには、動作電圧として、例えば3.3V〜5V(以下、中電圧と言う場合もある。)が印加される。RAMモジュールRMおよび論理演算回路モジュールLMには、動作電圧として、例えば1.1V〜1.5V(以下、低電圧と言う場合もある。)が印加される。
各モジュールへは、半導体基板SUBの主面に形成された幾つかの電源回路からそれぞれ電圧が供給されるが、本実施の形態1に示す電源回路PCは、そのうち、不揮発性メモリ・モジュールFMまたは周辺回路モジュールCMに電圧を供給する電源回路である。なお、これらの電圧値は、製品世代などによって変わるものであり、一例として示している。
さらに、半導体基板SUBの主面には、位置合わせずれ検査パターンPT1が搭載されている。位置合わせずれ検査パターンPT1は、下層パターンと上層パターンとの位置合わせ精度を検出する検査パターンである。
本実施の形態1では、下層パターンとして、電界効果トランジスタであるMIS(Metal Insulator Semiconductor)トランジスタのゲート電極を例示し、上層パターンとして、互いに隣り合う2つのゲート電極の間に設けられたコンタクトホールを例示する。
図2および図3に示すように、位置合わせずれ検査パターンPT1は、半導体基板SUBの主面上に形成された絶縁膜IS1と、絶縁膜IS1上に、互いに平行して配置された2つのゲート電極GEと、2つのゲート電極GEを覆う絶縁膜IS2と、2つのゲート電極GEの間に配置された複数のコンタクトホール(接続孔とも言う。)CN1と、を有する。
2つのゲート電極GEはそれぞれ、X方向(第1方向)に延在する第1部分と、第1部分の一方側の端部に接続し、Y方向(第1方向と直交する第2方向)に延在する第2部分とから構成され、X方向およびY方向にそれぞれ所定の間隔を有して配置されている。言い換えると、2つのゲート電極GEはそれぞれ、L字形状の平面パターンを有し、所定の間隔を有し、互いに離間して配置されている。特に限定されるものではないが、Y方向に互いに離間して配置される2つのゲート電極GEの第1部分の間隔と、X方向に互いに離間して配置される2つのゲート電極GEの第2部分の間隔とは同じである。
このように、位置合わせずれ検査パターンPT1をL字形状の平面パターンとすることにより、X方向およびY方向の位置合わせ精度を検出することができる。
複数のコンタクトホールCN1の内部には、導電性膜からなるプラグ(電極とも言う。)PG1がそれぞれ埋め込まれている。複数のプラグPG1は、絶縁膜IS2上に形成される第1配線ME1と電気的に接続する。
また、絶縁膜IS2には、2つのゲート電極GEのそれぞれに接続する2つのコンタクトホール(接続孔とも言う。)CN2が形成されており、2つのコンタクトホールCN2の内部には、導電性膜からなるプラグ(電極とも言う。)PG2がそれぞれ埋め込まれている。2つのプラグPG2は、絶縁膜IS2上に形成される第2配線ME2と電気的に接続する。
2つのゲート電極GEおよび複数のコンタクトホールCN1の形成には、例えばRAMモジュールRMに形成されるSRAMなどまたは論理演算回路モジュールLMに形成されるCPUなどを構成する低電圧MISトランジスタのレイアウトが採用される。従って、2つのゲート電極GEの間隔は、相対的に狭く設けられる。そして、その間に複数のコンタクトホールCN1が設けられる。すなわち、半導体装置SM1に形成される種々のMISトランジスタにおいて、互いに隣り合う2つのゲート電極GE間の距離が相対的に短いレイアウト、好ましくは互いに隣り合う2つのゲート電極GE間の距離が最も短いレイアウトが、位置合わせずれ検査パターンPT1に採用される。
そして、プラグPG2を介して2つのゲート電極GEと電気的に接続する第2配線ME2と、複数のコンタクトホールCN1内のプラグPG1と電気的に接続する第1配線ME1との間に電源回路PCから電圧を供給して、2つのゲート電極GEと複数のコンタクトホールCN1との間の電気的破壊試験を行う。2つのゲート電極GEに接続する第2配線ME2に0V(接地電位)を印加し、複数のコンタクトホールCN1内のプラグPG1に接続する第1配線ME1に高電圧または中電圧を印加する。第1配線ME1に印加する高電圧は、例えば電源回路PCから不揮発性メモリ・モジュールFMに供給される電圧(例えば10V〜12V程度)であり、第1配線ME1に印加する中電圧は、例えば電源回路PCから周辺回路モジュールCMに供給される電圧(例えば3.3V〜5V程度)である。
位置合わせずれが許容範囲の場合は、高電圧または中電圧を印加しても2つのゲート電極GEと複数のコンタクトホールCN1内のプラグPG1との間にリーク電流が流れず、2つのゲート電極GEと複数のコンタクトホールCN1との間の絶縁膜IS2が破壊することはない。しかし、位置合わせずれが許容範囲を超えた場合は、高電圧または中電圧を印加すると2つのゲート電極GEと複数のコンタクトホールCN1内のプラグPG1との間にリーク電流が流れる、または2つのゲート電極GEと複数のコンタクトホールCN1との間の絶縁膜IS2が破壊する。これにより、2つのゲート電極GEと複数のコンタクトホールCN1との位置合わせずれを検出することが可能となる。
通常、1.1V〜1.5V程度の低電圧で動作する低電圧MISトランジスタには、3V以上の電圧を印加することができない。これは、低電圧MISトランジスタに、例えば5V以上の電圧を印加すると、低電圧MISトランジスタのゲート絶縁膜が破壊する、または低電圧MISトランジスタのソース、ドレイン領域を構成する半導体領域と半導体基板とのpn接合部が破壊するからである。特に、低電圧MISトランジスタのゲート絶縁膜の厚さは2nm〜3nm程度であることから、低電圧MISトランジスタのゲート電極と半導体基板との間に3V以上の電圧を印加することはできない。
しかし、位置合わせずれ検査パターンPT1は、絶縁膜IS1上に形成されている。絶縁膜IS1の厚さは、例えば200nm〜400nm程度である。従って、位置合わせずれ検査パターンPT1の2つのゲート電極GEと複数のコンタクトホールCN1内のプラグPG1との間に3V以上の電圧を印加しても、絶縁膜IS1は破壊せず、むしろ、2つのゲート電極GEと複数のコンタクトホールCN1との間で位置合わせずれがある場合には、それらの間に在る絶縁膜IS2が破壊する。
このように、低電圧MISトランジスタのレイアウトを採用した位置合わせずれ検査パターンPT1に、高電圧または中電圧を印加することができるので、試験時間を短くすることができる。
また、半導体ウェハ上の半導体チップ毎の位置合わせずれ検査(電気的破壊試験)は、半導体ウェハ上の半導体チップ毎の動作試験を実施するときに、同時に実施することができる。すなわち、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、全ての半導体装置の信頼性を保証することができる。
図4は、本実施の形態1による位置合わせずれ検査パターンの接続例を示す概略図である。
図4に示すように、電源回路PCからスイッチSTを介して、位置合わせずれ検査パターンPT1のコンタクトホール内のプラグに電圧を供給する。一方、位置合わせずれ検査パターンPT1のゲート電極は接地電位(GND)に接続する。ここで、電源回路PCから供給される電圧とは、例えば不揮発性メモリ・モジュールを構成する不揮発性メモリセルを動作させるための電圧であり、10V〜12V程度の高電圧である。または、電源回路PCから供給される電圧とは、例えば周辺回路モジュールCMに形成される入出力回路を動作させるための電圧であり、3.3V〜5V程度の中電圧である。
次に、本実施の形態1による半導体装置について図5を用いて説明する。図5は、本実施の形態1による半導体装置の断面図である。
ここでは、一例として、論理演算回路モジュールLMに形成されるCPUを構成するnチャネル型低電圧MISトランジスタLT、不揮発性メモリ・モジュールFMに高電圧を供給する電源回路PCを構成するnチャネル型高耐圧MISトランジスタHT、不揮発性メモリ・モジュールFMを構成する不揮発性メモリセルMCを示す。さらに、MISトランジスタを構成するゲート電極と、MISトランジスタのソース、ドレイン領域に接続するコンタクトホールとの位置合わせ精度を検査する位置合わせずれ検査パターンPT1を例示する。不揮発性メモリセルMCには、種々の構成があるが、例えばMONOS(Metal Oxide Nitride Oxide Semiconductor)膜を用いた、メモリトランジスタと制御トランジスタから構成されるスプリットゲート型セルを例示する。
低電圧MISトランジスタLTは、高耐圧MISトランジスタHTよりゲート長が短いMISトランジスタである。例えば低電圧MISトランジスタLTのゲート長は、40nm程度である。このような、比較的ゲート長の短い低電圧MISトランジスタは、例えば論理演算回路モジュールLMに形成されるCPUなどに用いられる。また、低電圧MISトランジスタLTは、一般に高耐圧MISトランジスタHTより駆動電圧が低く、低電圧MISトランジスタLTのゲート絶縁膜の厚さは、例えば2nm〜3nm程度と薄い。
一方、高耐圧MISトランジスタHTは、低電圧MISトランジスタLTよりゲート長が長いMISトランジスタである。例えば高耐圧MISトランジスタHTのゲート長は、1,000nm程度である。このような、比較的ゲート長の長い高耐圧MISトランジスタHTは、例えば高電圧を出力する電源回路PCなどに用いられる。また、高耐圧MISトランジスタHTは、一般に低電圧MISトランジスタLTより駆動電圧が高く、高耐圧MISトランジスタHTのゲート絶縁膜の厚さは、例えば10nm〜15nm程度と厚い。
低電圧MISトランジスタLTは、半導体基板SUB(p型ウェルPW1)上に絶縁膜GI1を介して配置されたゲート電極GEと、このゲート電極GEの両側の半導体基板SUB(p型ウェルPW1)中に配置されたソース、ドレイン領域と、を有する。ゲート電極GEの側壁部には、絶縁膜からなる側壁絶縁膜SWが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜SWが形成されている。また、ソース、ドレイン領域は、LDD構造を有し、n−型半導体領域NLとn+型半導体領域NHよりなる。n−型半導体領域NLは、ゲート電極GEの側壁に対して自己整合的に形成されている。また、n+型半導体領域NHは、側壁絶縁膜SWの側面に対して自己整合的に形成され、n−型半導体領域NLよりも接合深さが深くかつ不純物濃度が高い。
n+型半導体領域NHの上部およびゲート電極GEの上部には、拡散抵抗やコンタクト抵抗などを低抵抗化するため、金属シリサイド層SILが形成されている。
さらに、低電圧MISトランジスタLTを覆うように層間絶縁膜ILが形成されている。この層間絶縁膜ILには、n+型半導体領域NHまたはゲート電極GEなどに達するコンタクトホール(接続孔とも言う。)CNTが形成され、コンタクトホールCNTに埋め込まれた導電性膜からなるプラグ(電極とも言う。)PGを介して、配線MEがn+型半導体領域NHまたはゲート電極GEなどと電気的に接続する。
論理演算回路モジュールLMに形成されるCPUなどでは、高速動作および高集積配置が要求されることから、低電圧MISトランジスタLTのゲート電極GEとプラグPGが埋め込まれたコンタクトホールCNTとの間隔L1は、高耐圧MISトランジスタHTの間隔L2と比較すると狭く設けられる。
一方、高耐圧MISトランジスタHTは、半導体基板SUB(p型ウェルPW2)上に絶縁膜GI2を介して配置されたゲート電極GEと、このゲート電極GEの両側の半導体基板SUB(p型ウェルPW2)中に配置されたソース、ドレイン領域と、を有する。ゲート電極GEの側壁部には、絶縁膜からなる側壁絶縁膜SWが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜SWが形成されている。また、ソース、ドレイン領域は、LDD構造を有し、n−型半導体領域NLとn+型半導体領域NHよりなる。n−型半導体領域NLは、ゲート電極GEの側壁に対して自己整合的に形成されている。また、n+型半導体領域NHは、側壁絶縁膜SWの側面に対して自己整合的に形成され、n−型半導体領域NLよりも接合深さが深くかつ不純物濃度が高い。
n+型半導体領域NHの上部およびゲート電極GEの上部には、拡散抵抗やコンタクト抵抗などを低抵抗化するため、金属シリサイド層SILが形成されている。
さらに、高耐圧MISトランジスタHTを覆うように層間絶縁膜ILが形成されている。この層間絶縁膜ILには、n+型半導体領域NHまたはゲート電極GEなどに達するコンタクトホールCNTが形成され、コンタクトホールCNTに埋め込まれた導電性膜からなるプラグPGを介して、配線MEがn+型半導体領域NHまたはゲート電極GEなどと電気的に接続する。
電源回路PCなどでは、論理演算回路モジュールLMに形成されるCPUほどの高速動作および高集積配置が要求されないことから、高耐圧MISトランジスタHTのゲート電極GEとプラグPGが埋め込まれたコンタクトホールCNTとの間隔L2は、低電圧MISトランジスタLTの間隔L1と比較すると広く設けられる。
不揮発性メモリセルMCは、半導体基板SUB(p型ウェルPW3)上に配置された制御ゲート電極(ゲート電極)CGと、半導体基板SUB(p型ウェルPW3)上に配置され、制御ゲート電極CGと隣り合うメモリゲート電極(ゲート電極)MGと、を有する。この制御ゲート電極CGの上部には、薄い酸化シリコン膜(キャップ絶縁膜)CP1および窒化シリコン膜(キャップ絶縁膜)CP2が配置されている。不揮発性メモリセルMCは、さらに、制御ゲート電極CGと半導体基板SUB(p型ウェルPW3)との間に配置された絶縁膜GI1と、メモリゲート電極MGと半導体基板SUB(p型ウェルPW3)との間に配置され、メモリゲート電極MGと制御ゲート電極CGとの間に配置された絶縁膜CSLと、を有する。
また、不揮発性メモリセルMCは、さらに、半導体基板SUBのp型ウェルPW3中に形成されたソース領域MSおよびドレイン領域MDを有する。また、制御ゲート電極CGおよびメモリゲート電極MGの合成パターンの側壁部には、側壁絶縁膜SWが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜SWが形成されている。
ソース領域MSは、n−型半導体領域NLaとn+型半導体領域NHaよりなる。n−型半導体領域NLaは、メモリゲート電極MGの側壁に対して自己整合的に形成されている。また、n+型半導体領域NHaは、メモリゲート電極MG側の側壁絶縁膜SWの側面に対して自己整合的に形成され、n−型半導体領域NLaよりも接合深さが深くかつ不純物濃度が高い。ドレイン領域MDは、n−型半導体領域NLbとn+型半導体領域NHbよりなる。n−型半導体領域NLbは、制御ゲート電極CGの側壁に対して自己整合的に形成されている。また、n+型半導体領域NHbは、制御ゲート電極CG側の側壁絶縁膜SWの側面に対して自己整合的に形成され、n−型半導体領域NLbよりも接合深さが深くかつ不純物濃度が高い。
位置合わせずれ検査パターンPT1は、例えば低電圧MISトランジスタLTのゲート長と同じゲート長を有し、ゲート長が短いMISトランジスタの構成を有する。
位置合わせずれ検査パターンPT1は、半導体基板SUB上に絶縁部TI2を介して配置された互いに隣り合う2つのゲート電極GEを有する。絶縁部TI2の厚さは、例えば200nm〜400nm程度である。2つのゲート電極GEのそれぞれの側壁部には、絶縁膜からなる側壁絶縁膜SWが形成されている。ここでは、酸化シリコン膜および窒化シリコン膜の積層体により側壁絶縁膜SWが形成されている。
2つのゲート電極GEのそれぞれの上部には、金属シリサイド層SILが形成されている。
さらに、2つのゲート電極GEを覆うように層間絶縁膜ILが形成されている。この層間絶縁膜ILには、2つのゲート電極GEの間に、絶縁部TI2に達するコンタクトホールCNTが形成され、コンタクトホールCNT内には、導電性膜からなるプラグPGが埋め込まれている。プラグPGには、配線MEが電気的に接続する。さらに、図示は省略するが、2つのゲート電極GEと電気的に接続する配線が形成されており、この配線は、層間絶縁膜ILに形成されたコンタクトホール内のプラグを介して、2つのゲート電極GEと電気的に接続する。
ここで、位置合わせずれ検査パターンPT1におけるゲート電極GEとプラグPGが埋め込まれたコンタクトホールCNTとの間隔L3は、低電圧MISトランジスタLTにおけるゲート電極GEとプラグPGが埋め込まれたコンタクトホールCNTとの間隔L1とほぼ同じである。
位置合わせずれ検査パターンPT1では、電源回路PCから、不揮発性メモリ・モジュールFMに供給される電圧とほぼ同じ電圧が、ゲート電極GEとプラグPGとの間に印加される。例えば10V〜12Vの電圧がプラグPGに印加され、接地電位がゲート電極GEに印加される。
これにより、位置合わせずれ検査パターンPT1において、ゲート電極GEとプラグPGが埋め込まれたコンタクトホールCNTとの位置合わせずれを検査する。すなわち、ゲート電極GEとコンタクトホールCNT内のプラグPGとの間の絶縁体(層間絶縁膜ILおよび側壁絶縁膜SW)の電気的破壊試験を行うことにより、ゲート電極GEとコンタクトホールCNTとの位置合わせずれを検出することが可能となる。
前述したように(前記図2および図3参照)、位置合わせずれ検査では、5V以上、例えば10V〜12Vの高電圧を印加することができ、かつ、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、半導体ウェハ上の全半導体チップに対して、短時間で位置合わせずれを検出することができる。
次に、本実施の形態1による半導体装置の製造方法について図6〜図15を用いて工程順に説明する。図6〜図15は、本実施の形態1による半導体装置の製造工程中の断面図である。
ここでは、半導体基板SUBの主面上に形成される種々の素子のうち、不揮発性メモリセルMC、nチャネル型低電圧MISトランジスタLT、nチャネル型高耐圧MISトランジスタHTおよび位置合わせずれ検査パターンPT1の形成工程について説明する。不揮発性メモリセルMCは、例えばMONOS膜を用いたスプリットゲート型セルである。低電圧MISトランジスタLTは、例えば論理演算回路モジュールLMに形成されるCPUを構成する低電圧MISトランジスタである。高耐圧MISトランジスタHTは、例えば不揮発性メモリ・モジュールFMに高電圧を供給する電源回路PCを構成する高耐圧MISトランジスタである。
なお、以下の説明では、不揮発性メモリセルMCが形成される領域をメモリセル領域、低電圧MISトランジスタLTが形成される領域を低電圧MIS領域、高耐圧MISトランジスタHTが形成される領域を高耐圧MIS領域、位置合わせずれ検査パターンPT1が形成される領域を検査パターン領域と言う。
まず、図6に示すように、半導体基板SUBとして、例えば1Ωcm〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板SUBを用いてもよい。
次に、半導体基板SUBの主面に素子分離部TI1を形成する。例えば、半導体基板SUB中に分離溝を形成し、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離部TI1を形成する。このような素子分離法は、STI(Shallow Trench Isolation)法と呼ばれる。この他、LOCOS(Local Oxidization of Silicon)法などを用いて素子分離部TI1を形成してもよい。
また、半導体基板SUBの主面に素子分離部TI1を形成すると同時に、検査パターン領域に絶縁部TI2を形成する。素子分離部TI1および絶縁部TI2の厚さは、例えば200nm〜400nm程度である。
次に、半導体基板SUBの低電圧MIS領域にp型ウェルPW1を、高耐圧MIS領域にp型ウェルPW2を、メモリセル領域にp型ウェルPW3を、それぞれ形成する。p型ウェルPW1,PW2,PW3は、p型不純物(例えばホウ素(B)など)をイオン注入することによって形成する。
次に、希釈フッ酸洗浄などによって半導体基板SUB(p型ウェルPW1,PW2,PW3)の表面を清浄化した後、低電圧MIS領域およびメモリセル領域の半導体基板SUBの主面(p型ウェルPW1,PW3の表面)に、絶縁膜GI1を形成し、高耐圧MIS領域の半導体基板SUBの主面(p型ウェルPW2の表面)に、絶縁膜GI2を形成する。絶縁膜GI1の厚さは、例えば2nm〜3nm程度であり、絶縁膜GI2の厚さは、例えば10nm〜15nm程度である。絶縁膜GI1,GI2は、例えば熱酸化法により形成された酸化シリコン膜からなるが、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜(アルミナ)または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、CVD(Chemical Vapor Deposition)法を用いて形成してもよい。また、絶縁膜GI1と絶縁膜GI2とを、それぞれ異なる膜種としてもよい。
次に、半導体基板SUBの全面上に、導電性膜としてシリコン膜SI1を形成する。シリコン膜SI1の厚さは、例えば50nm〜150nm程度である。このシリコン膜SI1として、例えばCVD法などを用いて形成される多結晶シリコン膜を用いてもよい。または、シリコン膜SI1として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい(結晶化処理)。このシリコン膜SI1は、低電圧MIS領域において低電圧MISトランジスタLTのゲート電極GEとなり、高耐圧MIS領域において高耐圧MISトランジスタHTのゲート電極GEとなり、メモリセル領域において不揮発性メモリセルMCの制御ゲート電極CGとなり、検査パターン領域において位置合わせずれ検査パターンPT1のゲート電極GEとなる。
次に、メモリセル領域のシリコン膜SI1中に、n型不純物(例えばヒ素(As)またはリン(P)など)を注入する。
次に、シリコン膜SI1の表面を熱酸化することにより、シリコン膜SI1の上部に酸化シリコン膜(キャップ絶縁膜)CP1を形成する。酸化シリコン膜CP1の厚さは、例えば3nm〜10nm程度である。なお、この酸化シリコン膜CP1を、CVD法を用いて形成してもよい。
次に、酸化シリコン膜CP1の上部に、CVD法などを用いて、窒化シリコン膜(キャップ絶縁膜)CP2を形成する。窒化シリコン膜CP2の厚さは、例えば50nm〜150nm程度である。
次に、図7に示すように、メモリセル領域の制御ゲート電極CGの形成予定領域、並びに低電圧MIS領域、高耐圧MIS領域および検査パターン領域に、フォトリソグラフィ法を用いてフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとして、窒化シリコン膜CP2、酸化シリコン膜CP1、シリコン膜SI1および絶縁膜GI1をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、シリコン膜SI1からなる制御ゲート電極CG(例えばゲート長が80nm程度)を形成する。
次に、図8に示すように、低電圧MIS領域、高耐圧MIS領域および検査パターン領域の窒化シリコン膜CP2および酸化シリコン膜CP1を除去する。
このように、制御ゲート電極CGの上部に、キャップ絶縁膜(窒化シリコン膜CP2および酸化シリコン膜CP1)を形成したので、制御ゲート電極部(制御ゲート電極CGとキャップ絶縁膜との積層膜部)が、低電圧MISトランジスタLTのゲート電極GEおよび高耐圧MISトランジスタHTのゲート電極GEより高く(厚く)なる。このように、制御ゲート電極部(制御ゲート電極CGとキャップ絶縁膜との積層膜部)を高くすることにより、後述するメモリゲート電極MGを制御性良く、良好な形状に形成することができる。
ここで、メモリセル領域において、制御ゲート電極CGの下に残存する絶縁膜GI1が、制御トランジスタのゲート絶縁膜となる。
次に、図9に示すように、窒化シリコン膜CP2および酸化シリコン膜CP1の上部を含む半導体基板SUB上に、絶縁膜CSL(C1,C2,C3)を形成する。
まず、半導体基板SUBの主面を清浄化処理した後、窒化シリコン膜CP2および酸化シリコン膜CP1の上部を含む半導体基板SUB上に、酸化シリコン膜C1を形成する。この酸化シリコン膜C1は、例えば熱酸化法(好ましくはISSG(I Situ Steam Generation)酸化)により形成され、その厚さは、例えば4nm程度である。なお、酸化シリコン膜C1をCVD法を用いて形成してもよい。
続いて、酸化シリコン膜C1上に、窒化シリコン膜C2を形成する。この窒化シリコン膜C2は、例えばCVD法により形成され、その厚さは、例えば10nm程度である。この窒化シリコン膜C2が、不揮発性メモリセルMCの電荷蓄積部となり、絶縁膜(ONO膜)CSLを構成する中間層となる。
続いて、窒化シリコン膜C2上に、酸化シリコン膜C3を形成する。この酸化シリコン膜C3は、例えばCVD法により形成され、その厚さは、例えば5nm程度である。
以上の工程により、酸化シリコン膜C1、窒化シリコン膜C2および酸化シリコン膜C3からなる絶縁膜(ONO膜)CSLを形成することができる。
また、本実施の形態1においては、絶縁膜CSLの内部の電荷蓄積部(電荷蓄積層、トラップ準位を有する絶縁膜)として、窒化シリコン膜C2を形成しているが、例えば酸窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
また、メモリセル領域に形成された絶縁膜CSLは、メモリゲート電極MGのゲート絶縁膜として機能し、電荷保持(電荷蓄積)機能を有する。従って、少なくとも3層の積層構造を有し、外側の層(酸化シリコン膜C1,C3)のポテンシャル障壁高さに比べ、内側の層(窒化シリコン膜C2)のポテンシャル障壁高さが低くなるよう構成する。また、各層の厚さはその不揮発性メモリセルMCの動作方式毎に最適な値を有する。
次に、絶縁膜CSL上に、導電性膜としてシリコン膜SI2を形成する。シリコン膜SI2の厚さは、例えば20nm〜100nm程度である。このシリコン膜SI2として、例えばCVD法などを用いて形成される多結晶シリコン膜を用いてもよい。または、シリコン膜SI2として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい(結晶化処理)。なお、このシリコン膜SI2に必要に応じて不純物を導入してもよい。また、このシリコン膜SI2は、後述するように、メモリセル領域において不揮発性メモリセルMCのメモリゲート電極MG(例えばゲート長が50nm程度)となる。
次に、図10に示すように、シリコン膜SI2をエッチバックする。このエッチバック工程では、シリコン膜SI2をその表面から所定の膜厚分だけ異方的なドライエッチングにより除去する。この工程により、制御ゲート電極CGの両側の側壁部に、絶縁膜CSLを介して、シリコン膜SI2を、サイドウォール状(側壁膜状)に残存させることができる。この際、低電圧MIS領域、高耐圧MIS領域および検査パターン領域においては、シリコン膜SI2がエッチングされ、絶縁膜CSLが露出する。なお、低電圧MIS領域、高耐圧MIS領域および検査パターン領域のそれぞれの端部においては、シリコン膜SI1の側壁に、絶縁膜CSLを介してシリコン膜SI2がサイドウォール状(側壁膜状)にシリコンスペーサSP2として残存する。
上記制御ゲート電極CGの両方の側壁部のうち、一方の側壁部に残存したシリコン膜SI2により、メモリゲート電極MGが形成される。また、他方の側壁部に残存したシリコン膜SI2により、シリコンスペーサSP1が形成される。
ここで、メモリセル領域において、メモリゲート電極MGの下の絶縁膜CSLが、メモリトランジスタのゲート絶縁膜となる。シリコン膜SI2の厚さに対応してメモリゲート電極MGのゲート長が決まる。
このように、メモリゲート電極MGは、制御ゲート電極部(制御ゲート電極CGとキャップ絶縁膜との積層膜部)の側壁に絶縁膜CSLを介してサイドウォール状(側壁膜状)に形成される。このため、制御ゲート電極部を高く形成することにより、メモリゲート電極MGを制御性良く、良好な形状に形成することができる。そして、メモリゲート電極MGの高さを確保することができるため、メモリゲート電極MGの側壁に形成される側壁絶縁膜SWを制御性良く、良好な形状に形成することができる。さらに、メモリゲート電極MGや側壁絶縁膜SWをマスクとしてn型不純物を注入することにより形成されるn−型半導体領域NLaやn+型半導体領域NHaを制御性良く、良好な形状に形成することができる。
次に、図11に示すように、制御ゲート電極CGの側壁部でメモリゲート電極MGを形成しない側のシリコンスペーサSP1、並びに低電圧MIS領域、高耐圧MIS領域および検査パターン領域のそれぞれの端部のシリコンスペーサSP2を除去する。
次に、絶縁膜CSLをエッチングによって除去する。これにより、低電圧MIS領域、高耐圧MIS領域および検査パターン領域においては、シリコン膜SI1が露出する。また、メモリセル領域において、制御ゲート電極CGの上部の窒化シリコン膜CP2が露出し、p型ウェルPW3が露出する。
次に、低電圧MIS領域、高耐圧MIS領域および検査パターン領域において、シリコン膜SI1に、例えばリン(P)などのn型不純物を注入する。
次に、図12に示すように、シリコン膜SI1の低電圧MISトランジスタLT、高耐圧MISトランジスタHTおよび位置合わせずれ検査パターンPT1の各ゲート電極GEの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜SI1および絶縁膜GI1,GI2をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、低電圧MIS領域に低電圧MISトランジスタLTのゲート電極GEを形成し、高耐圧MIS領域に高耐圧MISトランジスタHTのゲート電極GEを形成し、検査パターン領域に位置合わせずれ検査パターンPT1のゲート電極GEを形成する。
低電圧MISトランジスタLTおよび位置合わせずれ検査パターンPT1の各ゲート電極GEのゲート長は、例えば40nm程度であり、高耐圧MISトランジスタHTのゲート電極GEのゲート長は、例えば1,000nm程度である。
また、低電圧MISトランジスタLTのゲート電極GEの下に残存する絶縁膜GI1が、低電圧MISトランジスタLTのゲート絶縁膜となり、高耐圧MISトランジスタHTのゲート絶縁膜GEの下に残存する絶縁膜GI2が高耐圧MISトランジスタHTのゲート絶縁膜となる。
次に、図13に示すように、制御ゲート電極CGの一方の側(メモリゲート電極MGと逆側)に開口を有するフォトレジスト膜(図示せず)をマスクに、p型不純物を斜めに注入する(斜めインプラする)。これにより、制御ゲート電極CGの下部の半導体基板SUBにp型のハロー領域(p型不純物領域)HLを形成する。このハロー領域HLは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域MDからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。
さらに、上記フォトレジスト膜がある状態で、半導体基板SUB(p型ウェルPW3)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域NLbを形成する。n−型半導体領域NLbは、制御ゲート電極CGの側壁(絶縁膜CSLを介してメモリゲート電極MGと隣り合う側とは反対側の側壁)に自己整合して形成される。この後、上記フォトレジスト膜を除去する。
次に、メモリゲート電極MG側に開口を有するフォトレジスト膜(図示せず)をマスクに、半導体基板SUB(p型ウェルPW3)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域NLaを形成する。この際、n−型半導体領域NLaは、メモリゲート電極MGの側壁(絶縁膜CSLを介して制御ゲート電極CGと隣り合う側とは反対側の側壁)に自己整合して形成される。また、低電圧MIS領域および高耐圧MIS領域において、ゲート電極GEの両側の半導体基板SUB(p型ウェルPW1、PW2)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n−型半導体領域NLを形成する。この際、n−型半導体領域NLは、ゲート電極GEの側壁に自己整合して形成される。
n−型半導体領域NLaとn−型半導体領域NLbとn−型半導体領域NLとは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、n−型半導体領域NLa、n−型半導体領域NLbおよびn−型半導体領域NLをそれぞれ所望の不純物濃度および所望の接合の深さで形成することが可能となる。また、低電圧MIS領域のn−型半導体領域NLと高耐圧MIS領域のn−型半導体領域NLとを、異なる不純物濃度および異なる接合の深さとしてもよい。
なお、低電圧MIS領域および高耐圧MIS領域において、n−型半導体領域NLを形成する際には、検査パターン領域の絶縁部TI2にもヒ素(As)またはリン(P)などのn型不純物が注入される。しかし、このn型不純物は、絶縁部TI2に注入されることから、n−型半導体領域として機能することはない。
次に、メモリセル領域において、制御ゲート電極CGおよびメモリゲート電極MGの合成パターンの側壁部に、側壁絶縁膜SWを形成する。また、低電圧MIS領域、高耐圧MIS領域および検査パターン領域において、ゲート電極GEの側壁部に、側壁絶縁膜SWを形成する。例えば半導体基板SUBの主面全面上に酸化シリコン膜を堆積し、さらに、その上に窒化シリコン膜を堆積することにより、酸化シリコン膜および窒化シリコン膜の積層体よりなる絶縁膜を形成する。この絶縁膜をエッチバックすることによって、上記合成パターン(CG、MG)の側壁部およびゲート電極GEの側壁部に側壁絶縁膜SWを形成する。側壁絶縁膜SWとしては、酸化シリコン膜と窒化シリコン膜との積層体の他、単層の酸化シリコン膜や単層の窒化シリコン膜などの絶縁膜を用いてもよい。
次に、図14に示すように、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜SWをマスクとして、ヒ素(As)またはリン(P)などのn型不純物を、半導体基板SUB(p型ウェルPW3)に注入することで、高不純物濃度のn+型半導体領域NHaおよびn+型半導体領域NHbを形成する。この際、n+型半導体領域NHaは、メモリセル領域において、メモリゲート電極MG側の側壁絶縁膜SWに自己整合して形成される。また、n+型半導体領域NHbは、メモリセル領域において、制御ゲート電極CG側の側壁絶縁膜SWに自己整合して形成される。n+型半導体領域NHaは、n−型半導体領域NLaよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。n+型半導体領域NHbは、n−型半導体領域NLbよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。
また、低電圧MIS領域および高耐圧MIS領域において、ゲート電極GEの両側の半導体基板SUB(p型ウェルPW1,PW2)中に、ヒ素(As)またはリン(P)などのn型不純物を注入することで、n+型半導体領域NHを形成する。この際、n+型半導体領域NHは、ゲート電極GEの側壁部の側壁絶縁膜SWに自己整合して形成される。n+型半導体領域NHは、n−型半導体領域NLよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。
n+型半導体領域NHaとn+型半導体領域NHbとn+型半導体領域NHとは、異なる不純物濃度および異なる接合の深さとしてもよい。また、低電圧MIS領域のn+型半導体領域NHと高耐圧MIS領域のn+型半導体領域NHとを、異なる不純物濃度および異なる接合の深さとしてもよい。
なお、低電圧MIS領域および高耐圧MIS領域において、n+型半導体領域NHを形成する際には、検査パターン領域の絶縁部TI2にもヒ素(As)またはリン(P)などのn型不純物が注入される。しかし、このn型不純物は、絶縁部TI2に注入されることから、n+型半導体領域として機能することはない。
上記工程により、メモリセル領域において、n−型半導体領域NLbとn+型半導体領域NHbからなり、メモリトランジスタのドレイン領域として機能するn型のドレイン領域MDが構成され、n−型半導体領域NLaとn+型半導体領域NHaからなり、メモリトランジスタのソース領域として機能するn型のソース領域MSが構成される。また、低電圧MIS領域および高耐圧MIS領域において、n−型半導体領域NLとn+型半導体領域NHとからなるLDD構造のソース、ドレイン領域が形成される。
次に、ソース領域MS(n−型半導体領域NLaおよびn+型半導体領域NHa)、ドレイン領域MD(n−型半導体領域NLbおよびn+型半導体領域NHb)およびソース、ドレイン領域(NL,NH)に導入された不純物を活性化するための熱処理(活性化処理)を行う。
次に、サリサイド技術を用いて、メモリセル領域において、メモリゲート電極MG、n+型半導体領域NHaおよびn+型半導体領域NHbの上部に、それぞれ金属シリサイド層SILを形成する。また、低電圧MIS領域および高耐圧MIS領域において、ゲート電極GEおよびn+型半導体領域NHの上部に、それぞれ金属シリサイド層SILを形成する。また、検査パターン領域において、ゲート電極GEの上部に、金属シリサイド層SILを形成する。
この金属シリサイド層SILにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層SILは、次のようにして形成することができる。
例えば、半導体基板SUBの主面全面上に、金属膜(図示せず)を形成し、半導体基板SUBに対して熱処理を施すことによって、メモリゲート電極MG、ゲート電極GE、n+型半導体領域NH,NHa,NHbの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極MG、ゲート電極GE、n+型半導体領域NH,NHa,NHbの上部に、それぞれ金属シリサイド層SILが形成される。上記金属膜は、例えばコバルト(Co)膜またはニッケル(Ni)膜などからなり、スパッタリング法などを用いて形成することができる。次いで、未反応の金属膜を除去する。
次に、図15に示すように、半導体基板SUBの主面全面上に、層間絶縁膜ILを形成する。層間絶縁膜ILは、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜ILを、例えばCVD法により形成した後、層間絶縁膜ILの上面を平坦化する。
次に、層間絶縁膜ILを貫通するプラグPGを形成する。まず、フォトリソグラフィ法を用いてフォトレジスト膜(図示せず)を形成し、このフォトレジスト膜をマスクとして、層間絶縁膜ILをエッチングすることにより、層間絶縁膜ILにコンタクトホールCNTを形成する。
次に、コンタクトホールCNT内に、タングステン(W)などからなる導電性のプラグPGを形成する。
プラグPGを形成するには、例えばコンタクトホールCNTの内部を含む層間絶縁膜IL上に、例えばチタン(Ti)膜、窒化チタン(TiN)膜またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン(W)膜などからなる主導体膜を、コンタクトホールCNTを埋めるように形成し、層間絶縁膜IL上の不要な主導体膜およびバリア導体膜をCMP(Chemical Mechanical Polishing)法またはエッチバック法などによって除去する。これにより、プラグPGを形成することができる。なお、図面の簡略化のために、プラグPGを構成するバリア導体膜および主導体膜を一体化して示してある。
メモリセル領域、低電圧MIS領域および高耐圧MIS領域では、コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、n+型半導体領域NHb,NH上、メモリゲート電極MG上およびゲート電極GE上などに形成される。コンタクトホールCNTの底部では、例えばn+型半導体領域NHb,NH上の金属シリサイド層SILの一部、メモリゲート電極MG上の金属シリサイド層SILの一部およびゲート電極GE上の金属シリサイド層SILの一部などが露出される。
さらに、検査パターン領域では、コンタクトホールCNTおよびそれに埋め込まれたプラグPGは、絶縁部TI2に接するように形成されるので、コンタクトホールCNTの底部では、絶縁部TI2の一部が露出される。
その後、前記図5に示したように、層間絶縁膜IL上に導電性膜を堆積し、この導電性膜を加工することにより、プラグPGに電気的に接続する配線MEを形成する。なお、プラグPGが埋め込まれた層間絶縁膜IL上に、例えば銅(Cu)を主導電膜とする配線MEを、例えばダマシン技術を用いて形成することもできる。
以上の工程により、本実施の形態1による半導体装置が略完成する。すなわち、低電圧MIS領域に低電圧MISトランジスタLTが形成され、高耐圧MIS領域に高耐圧MISトランジスタHTが形成され、メモリセル領域に不揮発性メモリセルMCが形成され、検査パターン領域に位置合わせずれ検査パターンPT1が形成される。
なお、低電圧MISトランジスタLT、高耐圧MISトランジスタHT、不揮発性メモリセルMCおよび位置合わせずれ検査パターンPT1の形成工程については、上記工程に限定されるものではない。
このように、本実施の形態1によれば、半導体ウェハ上の全半導体チップに対して、短時間で位置合わせずれを検出することができる。これにより、半導体装置の信頼性を向上させることができる。
(実施の形態2)
本実施の形態2による半導体装置に備わる位置合わせずれ検査パターンについて図16を用いて説明する。図16は、本実施の形態2による半導体装置を示す平面レイアウト図である。
本実施の形態2による半導体装置に備わる位置合わせずれ検査パターンについて図16を用いて説明する。図16は、本実施の形態2による半導体装置を示す平面レイアウト図である。
図16に示すように、前述の実施の形態1と相違する点は、位置合わせずれ検査パターンPT1の配置である。すなわち、前述の実施の形態1による半導体装置SM1では、位置合わせずれ検査パターンPT1を半導体基板SUB(半導体チップ)のほぼ中央部に1つ設けたが、本実施の形態2による半導体装置SM2では、位置合わせずれ検査パターンPT1を半導体基板SUB(半導体チップ)の四隅にそれぞれ設けている。
このように、半導体基板SUBの四隅にそれぞれ位置合わせずれ検査パターンPT1を配置することにより、X方向の位置合わせずれおよびY方向の位置合わせずれだけでなく、回転方向の位置合わせずれも検査することができる。
なお、本実施の形態2による半導体装置SM2では、半導体基板SUBの四隅にそれぞれ位置合わせずれ検査パターンPT1を設けたが、位置合わせずれ検査パターンPT1を設ける位置および数は、これに限定されるものではない。
このように、本実施の形態2によれば、前述の実施の形態1よりも、位置合わせずれ検査の検出感度が高くなるので、さらに、半導体装置の信頼性を向上させることができる。
(実施の形態3)
本実施の形態3による半導体装置に備わる位置合わせずれ検査パターンについて図17を用いて説明する。図17は、本実施の形態3による位置合わせずれ検査パターンの平面図である。
本実施の形態3による半導体装置に備わる位置合わせずれ検査パターンについて図17を用いて説明する。図17は、本実施の形態3による位置合わせずれ検査パターンの平面図である。
本実施の形態3では、位置合わせずれ検査パターンに、SRAMの1ビットの情報を記憶する1ビット分のメモリセル(1ビットセル、単位ユニットとも言う。)と同様のレイアウトパターンを用いる。複数のメモリセルを接続した構造、または、X方向とY方向とを互いに入れ換えた構造を同時に搭載しても良い。
SRAMのメモリセルとして、1ビットセルあたりに6素子(MISトランジスタ)を要する、例えば完全CMOS(Complementary Metal Oxide Semiconductor)型のメモリセルを例示する。
位置合わせずれ検査パターンは、前述の実施の形態1において説明したように、絶縁部上に形成される。従って、本実施の形態3においても、検査パターン領域には、主として、互いの位置合わせ精度を検査する下層パターン(ゲート電極)および上層パターン(コンタクトホールおよびシェアードコンタクト)が形成される。しかし、SRAMのメモリセルを用いた位置合わせずれ検査パターンの構成を明確にするために、実際には検査パターン領域に形成されない、または形成される必要のないウェル領域および半導体領域なども含めて、位置合わせずれ検査パターンについて、以下に説明する。
図17に示すように、検査パターン領域には、1つのメモリセルを構成する一対の駆動用トランジスタDT1,DT2、一対の転送用トランジスタAT1,AT2、および一対の負荷用トランジスタLT1,LT2が形成されている。
一対の駆動用トランジスタDT1,DT2と一対の転送用トランジスタAT1,AT2との各々は、例えばnチャネル型MISトランジスタによりなっており、半導体基板の主面のp型ウェルPWS1,PWS2に形成されている。また、一対の負荷用トランジスタLT1,LT2の各々は、例えばpチャネル型MISトランジスタよりなっており、半導体基板の主面のn型ウェルNWに形成されている。
駆動用トランジスタDT1は、一対のソース、ドレイン領域となる一対のn型不純物領域と、ゲート電極GE1と、を有しており、ゲート電極GE1は、一対のn型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極GE1が、絶縁部TI2上に形成されている。
駆動用トランジスタDT2は、一対のソース、ドレイン領域となる一対のn型不純物領域と、ゲート電極GE2と、を有している。ゲート電極GE2は、一対のn型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極GE2が、絶縁部TI2上に形成されている。
転送用トランジスタAT1は、一対のソース、ドレイン領域となる一対のn型不純物領域と、ゲート電極GE3と、を有している。ゲート電極GE3は、一対のn型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極GE3が、絶縁部TI2上に形成されている。
転送用トランジスタAT2は、一対のソース、ドレイン領域となる一対のn型不純物領域と、ゲート電極GE4と、を有している。ゲート電極GE4は、一対のn型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。検査パターン領域では、ゲート電極GE4が、絶縁部TI2上に形成されている。
負荷用トランジスタLT1は、一対のソース、ドレイン領域となる一対のp型不純物領域と、ゲート電極GE1と、を有している。ゲート電極GE1は、一対のp型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。
負荷用トランジスタLT2は、一対のソース、ドレイン領域となる一対のp型不純物領域と、ゲート電極GE2と、を有している。ゲート電極GE2は、一対のp型不純物領域に挟まれるチャネル領域上にゲート絶縁膜を挟んで形成されている。
駆動用トランジスタDT1のドレイン領域と転送用トランジスタAT1の一対のソース、ドレイン領域の一方とは、同一のn型不純物領域により形成されている。また、駆動用トランジスタDT2のドレイン領域と転送用トランジスタAT2の一対のソース、ドレイン領域の一方とは、互いに同一のn型不純物領域により形成されている。
駆動用トランジスタDT1のゲート電極GE1と負荷用トランジスタLT1のゲート電極GE1とは、互いに同一の導電性膜により形成されている。また、駆動用トランジスタDT2のゲート電極GE2と負荷用トランジスタLT2のゲート電極GE2とは、互いに同一の導電性膜により形成されている。
これらのトランジスタDT1,DT2,AT1,AT2,LT1,LT2の各々のゲート電極GE1,GE2,GE3,GE4に接するように金属シリサイド層(図示せず)が形成されている。また、これらのトランジスタDT1,DT2,AT1,AT2,LT1,LT2の各々のゲート電極GE1,GE2,GE3,GE4、ソース、ドレイン領域などを覆うように半導体基板上に層間絶縁膜(図示せず)が形成されている。層間絶縁膜には、複数のコンタクトホール(接続孔とも言う。)CH1〜CH6および複数のシェアードコンタクトホール(接続孔とも言う。)SC1,SC2が形成されている。
具体的には、層間絶縁膜には、転送用トランジスタAT1,AT2の各々の一対のソース、ドレイン領域の一方(駆動用トランジスタDT1,DT2の各々のドレイン領域)に達するコンタクトホールCH1,CH2が形成されている。
また、層間絶縁膜には、各ゲート電極GE1〜GE4にそれぞれ達するコンタクトホールCH3〜CH6が形成されている。
また、層間絶縁膜には、負荷用トランジスタLT1のゲート電極GE1と負荷用トランジスタLT2のドレイン領域との双方に達するシェアードコンタクトホールSC1が形成されている。また、層間絶縁膜には、負荷用トランジスタLT2のゲート電極GE2と負荷用トランジスタLT1のドレイン領域との双方に達するシェアードコンタクトホールSC2が形成されている。
メモリセル領域では、さらに、駆動用トランジスタDT1,DT2の各々のソース領域に達するコンタクトホール、転送用トランジスタAT1,AT2の各々の一対のソース、ドレイン領域の他方に達するコンタクトホールおよび負荷用トランジスタLT1,LT2の各々のソース領域に達するコンタクトホールが、層間絶縁膜に形成されている。
検査パターン領域では、より高い位置合わせ精度が要求されるコンタクトホールCH1,CH2およびシェアードコンタクトホールSC1,SC2と、ゲート電極GE1,GE2,GE3,GE4との位置合わせずれを検査するため、メモリセル領域に形成される上記コンタクトホールは形成していないが、メモリセル領域に形成される上記コンタクトホールの形成を排除するものではない。
コンタクトホールCH1,CH2およびシェアードコンタクトホールSC1,SC2の各々の内部には、導電性膜からなるプラグ(電極とも言う。)PL1が埋め込まれている。図示は省略するが、層間絶縁膜上に導電性膜からなる第1配線が形成されており、第1配線を介してシェアードコンタクトホールSC1,SC2内のプラグPL1およびコンタクトホールCH1,CH2内のプラグPL1が電気的に接続されている。
また、コンタクトホールCH3〜CH6の各々の内部には、導電性膜からなるプラグ(電極とも言う。)PL2が埋め込まれている。図示は省略するが、層間絶縁膜上に導電性膜からなる第2配線が形成されており、第2配線およびコンタクトホールCH3〜CH6内のプラグPL2を介してゲート電極GE1〜GE4が電気的に接続されている。
シェアードコンタクトホールSC1,SC2内のプラグPL1およびコンタクトホールCH1,CH2内のプラグPL1の接続に用いる第1配線と、ゲート電極GE1〜GE4の接続に用いる第2配線とは、同層の配線または互いに異なる層の配線を用いてもよい。
このように構成された位置合わせずれ検査パターンPT2において、第1配線と、第2配線との間に電圧を印加して、コンタクトホールCH1,CH2およびシェアードコンタクトホールSC1,SC2と、ゲート電極GE1,GE2,GE3,GE4との間の電気的破壊試験を行う。ゲート電極GE1,GE2,GE3,GE4に接続する第2配線に0V(接地電位)を印加し、コンタクトホールCH1,CH2内およびシェアードコンタクトホールSC1,SC2内のプラグPG1に接続する第1配線に高電圧を印加する。第1配線に印加する高電圧は、例えば相対的に高い電圧である。
これにより、前述した実施の形態1と同様に、コンタクトホールCH1,CH2およびシェアードコンタクトホールSC1,SC2と、ゲート電極GE1,GE2,GE3,GE4との位置合わせずれを検出することが可能となる。
また、前述した実施の形態1と同様に、本実施の形態3による位置合わせずれ検査(電気的破壊試験)は、半導体ウェハ上の半導体チップ毎の動作試験を実施するときに、同時に実施することができる。すなわち、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、全ての半導体装置の信頼性を保証することができる。
このように、本実施の形態3によれば、SRAMのメモリセルと同じレイアウトからなる位置合わせずれ検査パターンPT2を形成することにより、検出感度の高い位置合わせずれ検査を半導体ウェハ上の全半導体チップに対して、短時間に行うことができる。これにより、半導体装置の信頼性をより向上させることができる。
(実施の形態4)
本実施の形態4による半導体装置に備わる位置合わせずれ検査パターンについて図18、図19および図20を用いて説明する。図18は、本実施の形態4による位置合わせずれ検査パターンの平面図である。図19は、位置合わせずれがない場合における、図18のB−B´線に沿った位置合わせずれ検査パターンの断面図である。図20は、位置合わせずれがある場合における、図18のB−B´線に沿った位置合わせずれ検査パターンの断面図である。
本実施の形態4による半導体装置に備わる位置合わせずれ検査パターンについて図18、図19および図20を用いて説明する。図18は、本実施の形態4による位置合わせずれ検査パターンの平面図である。図19は、位置合わせずれがない場合における、図18のB−B´線に沿った位置合わせずれ検査パターンの断面図である。図20は、位置合わせずれがある場合における、図18のB−B´線に沿った位置合わせずれ検査パターンの断面図である。
前述の実施の形態1では、半導体装置SM1における、MISトランジスタのゲート電極と、MISトランジスタのソース、ドレイン領域に接続するコンタクトホールとの位置合わせずれ検査に適用する位置合わせずれ検査パターンPT1について説明した。これに対して、本実施の形態4では、半導体装置SM1における、配線と、この配線に接続するプラグとの位置合わせずれ検査に適用する位置合わせずれ検査パターンPT3について説明する。
図18および図19に示すように、位置合わせずれ検査パターンPT3は、半導体基板SUBの主面上に形成された絶縁膜IS1と、絶縁膜IS1上に形成された下層配線MEDと、下層配線MEDを覆う絶縁膜IS2と、絶縁膜IS2に形成され、下層配線MEDと電気的に接続する複数のビア(接続孔とも言う。)VIと、複数のビアVI内にそれぞれ埋め込まれた複数のプラグ(電極とも言う。)PGと、絶縁膜IS2上に形成され、複数のプラグPGと電気的に接続する第1上層配線MEU1と、絶縁膜IS2上に形成され、複数のプラグPGと電気的に接続しない第2上層配線MEU2と、を有する。
第1および第2上層配線MEU1,MEU2は、例えばダマシン技術を用いて形成することもできる。
第1上層配線MEU1および第2上層配線MEU2はそれぞれ、X方向(第1方向)に延在する第1部分と、第1部分の一方側の端部に接続し、Y方向(第1方向と直交する第2方向)に延在する第2部分とから構成され、X方向およびY方向にそれぞれ所定の間隔を有して配置されている。言い換えると、第1上層配線MEU1および第2上層配線MEU2はそれぞれ、L字形状の平面パターンを有し、所定の間隔を有し、互いに離間して配置されている。特に限定されるものではないが、Y方向に互いに離間して配置される第1上層配線MEU1の第1部分と第2上層配線MEU2の第1部分との間隔と、X方向に互いに離間して配置される第1上層配線MEU1の第2部分と第2上層配線MEU2の第2部分との間隔は同じである。
下層配線MD、ビアVI、第1上層配線MEU1および第2上層配線MEU2は、例えばRAMモジュールRMに形成されるSRAMなどまたは論理演算回路モジュールLMに形成されるCPUなどを構成する多層配線と同じレイアウトルールを用いて形成される。
従って、第1上層配線MEU1と第2上層配線MEU2との間隔およびビアVIと第2上層配線MEU2との間隔は、相対的に狭く設けられ、また、ビアVIと第1上層配線MEU1との位置合わせ余裕も小さく設けられる。すなわち、多層配線において、互いに隣り合う第1上層配線MEU1と第2上層配線MEU2との距離が相対的に短いレイアウト、好ましくは互いに隣り合う第1上層配線MEU1と第2上層配線MEU2との距離が最も短いレイアウトが、位置合わせずれ検査パターンPT3に採用される。
そして、第2上層配線MEU2と第1上層配線MEU1との間、または第2上層配線MEU2と下層配線MEDとの間に電圧を印加して、第2上層配線MEU2と第1上層配線MEU1との間、または第2上層配線MEU2と下層配線MEDとの間の電気的破壊試験を行う。一方の配線に0V(接地電位)を印加し、他方の配線に高電圧または中電圧を印加する。他方の配線に印加する高電圧は、例えば電源回路PCから不揮発性メモリ・モジュールFMに供給される電圧(例えば10V〜12V程度)であり、他方の配線に印加する中電圧は、例えば電源回路PCから周辺回路モジュールCMに供給される電圧(例えば3.3.V〜5V程度)である。
図20に示すように、例えばビアVIの位置が第2上層配線MEU2側にずれた場合は、第2上層配線MEU2と第1上層配線MEU1との間、または第2上層配線MEU1と下層配線MEDとの間にリーク電流が流れる、または第2上層配線MEU2と第1上層配線MEU1との間、または第2上層配線MEU1と下層配線MEDとの間の絶縁膜IS2が破壊する。これにより、ビアVIの位置合わせずれを検出することが可能となる。
また、前述した実施の形態1と同様に、本実施の形態4による位置合わせずれ検査(電気的破壊試験)は、半導体ウェハ上の半導体チップ毎の動作試験を実施するときに、同時に実施することができる。すなわち、半導体ウェハ上の全ての半導体チップに対して、位置合わせずれ検査を行うことができるので、全ての半導体装置の信頼性を保証することができる。
なお、前述の実施の形態2と同様に、位置合わせずれ検査パターンPT3は、半導体基板の四隅にそれぞれ設けることができる。
このように、本実施の形態4によれば、配線と、この配線に接続するプラグとの位置合わせずれ検査を半導体ウェハ上の全半導体チップに対して、短時間で行うことができる。これにより、半導体装置の信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は少なくとも以下の実施の形態を含む。
〔付記1〕
以下の工程を含む半導体装置の製造方法:
(a)第1電圧で動作する第1回路と、前記第1電圧よりも高い第2電圧で動作する第2回路と、位置合わせずれ検査パターンと、を有する半導体装置を準備する工程;
(b)前記位置合わせずれ検査パターンが備える第1パターンと第2パターンとの間に前記第2電圧を印加して、電気的破壊試験を実施することにより、前記第1パターンと前記第2パターンとの位置合わせずれを検出する工程、
ここで、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第1絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第1パターンと、
前記第1パターンと第2絶縁膜を介して、前記第1パターンと同層または上層に形成された前記第2パターンと、
を備え、
前記第1パターンおよび前記第2パターンは、前記第1回路のレイアウトルールを用いて配置される。
以下の工程を含む半導体装置の製造方法:
(a)第1電圧で動作する第1回路と、前記第1電圧よりも高い第2電圧で動作する第2回路と、位置合わせずれ検査パターンと、を有する半導体装置を準備する工程;
(b)前記位置合わせずれ検査パターンが備える第1パターンと第2パターンとの間に前記第2電圧を印加して、電気的破壊試験を実施することにより、前記第1パターンと前記第2パターンとの位置合わせずれを検出する工程、
ここで、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第1絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第1パターンと、
前記第1パターンと第2絶縁膜を介して、前記第1パターンと同層または上層に形成された前記第2パターンと、
を備え、
前記第1パターンおよび前記第2パターンは、前記第1回路のレイアウトルールを用いて配置される。
〔付記2〕
付記1記載の半導体装置の製造方法において、
前記基板の主面上に、前記第1回路と前記第2回路とを分離する前記第1絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記基板の主面上に、前記第1回路と前記第2回路とを分離する前記第1絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置の製造方法。
AT1,AT2 転送用トランジスタ
C1 酸化シリコン膜
C2 窒化シリコン膜
C3 酸化シリコン膜
CG 制御ゲート電極
CH1,CH2,CH3,CH4,CH5,CH6 コンタクトホール
CM 周辺回路モジュール
CN1,CN2 コンタクトホール
CNT コンタクトホール
CP1 酸化シリコン膜
CP2 窒化シリコン膜
CSL 絶縁膜
DT1,DT2 駆動用トランジスタ
FM 不揮発性メモリ・モジュール
GE,GE1,GE2,GE3,GE4 ゲート電極
GI1,GI2 絶縁膜
HL ハロー領域
HT 高耐圧MISトランジスタ
IL 層間絶縁膜
IS1,IS2 絶縁膜
LM 論理演算回路モジュール
LT 低電圧MISトランジスタ
LT1,LT2 負荷用トランジスタ
MC 不揮発性メモリセル
MD ドレイン領域
ME 配線
ME1 第1配線
ME2 第2配線
MED 下層配線
MEU1 第1上層配線
MEU2 第2上層配線
MG メモリゲート電極
MS ソース領域
NL,NLa,NLb n−型半導体領域
NH,NHa,NHb n+型半導体領域
NW n型ウェル
P1 下層パターン
P2 上層パターン
PC 電源回路
PL1,PL2 プラグ
PG,PG1,PG2 プラグ
PT0,PT1,PT2,PT3 位置合わせずれ検査パターン
PW1,PW2,PW3,PWS1,PWS2 p型ウェル
RM RAMモジュール
SC 半導体チップ
SC1,SC2 シェアードコンタクトホール
SH 1ショット
SI1,SI2 シリコン膜
SIL 金属シリサイド層
SM1,SM2 半導体装置
SP1,SP2 シリコンスペーサ
ST スイッチ
SUB 半導体基板
SW 側壁絶縁膜
TI1 素子分離部
TI2 絶縁部
VI ビア
WA 半導体ウェハ
C1 酸化シリコン膜
C2 窒化シリコン膜
C3 酸化シリコン膜
CG 制御ゲート電極
CH1,CH2,CH3,CH4,CH5,CH6 コンタクトホール
CM 周辺回路モジュール
CN1,CN2 コンタクトホール
CNT コンタクトホール
CP1 酸化シリコン膜
CP2 窒化シリコン膜
CSL 絶縁膜
DT1,DT2 駆動用トランジスタ
FM 不揮発性メモリ・モジュール
GE,GE1,GE2,GE3,GE4 ゲート電極
GI1,GI2 絶縁膜
HL ハロー領域
HT 高耐圧MISトランジスタ
IL 層間絶縁膜
IS1,IS2 絶縁膜
LM 論理演算回路モジュール
LT 低電圧MISトランジスタ
LT1,LT2 負荷用トランジスタ
MC 不揮発性メモリセル
MD ドレイン領域
ME 配線
ME1 第1配線
ME2 第2配線
MED 下層配線
MEU1 第1上層配線
MEU2 第2上層配線
MG メモリゲート電極
MS ソース領域
NL,NLa,NLb n−型半導体領域
NH,NHa,NHb n+型半導体領域
NW n型ウェル
P1 下層パターン
P2 上層パターン
PC 電源回路
PL1,PL2 プラグ
PG,PG1,PG2 プラグ
PT0,PT1,PT2,PT3 位置合わせずれ検査パターン
PW1,PW2,PW3,PWS1,PWS2 p型ウェル
RM RAMモジュール
SC 半導体チップ
SC1,SC2 シェアードコンタクトホール
SH 1ショット
SI1,SI2 シリコン膜
SIL 金属シリサイド層
SM1,SM2 半導体装置
SP1,SP2 シリコンスペーサ
ST スイッチ
SUB 半導体基板
SW 側壁絶縁膜
TI1 素子分離部
TI2 絶縁部
VI ビア
WA 半導体ウェハ
Claims (12)
- 第1電圧で動作する第1回路と、
前記第1電圧よりも高い第2電圧で動作する第2回路と、
位置合わせずれ検査パターンと、
を有する半導体装置であって、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第1絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第1パターンと、
前記第1パターンと第2絶縁膜を介して、前記第1パターンと同層または上層に形成された第2パターンと、
を備え、
前記第1パターンおよび前記第2パターンは、前記第1回路のレイアウトルールを用いて配置され、
前記第1パターンと前記第2パターンとの間に前記第2電圧を印加して、電気的破壊試験を実施することにより、前記第1パターンと前記第2パターンとの位置合わせずれを検出する、半導体装置。 - 請求項1記載の半導体装置において、
前記基板の主面上に、前記第1回路と前記第2回路とを分離する前記第1絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置。 - 第1電圧で動作する第1回路と、
前記第1電圧よりも高い第2電圧で動作する第2回路と、
位置合わせずれ検査パターンと、
を有する半導体装置であって、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第1絶縁膜からなる絶縁部と、
前記絶縁部上に形成され、互いに離間して設けられた第1導電膜からなる第1パターンおよび第2パターンと、
前記第1パターンおよび前記第2パターンを覆う第2絶縁膜と、
前記第2絶縁膜を貫通して形成され、前記第1パターンと前記第2パターンとの間に位置する接続孔と、
前記接続孔の内部を埋める第2導電膜からなる電極と、
前記第2絶縁膜上に形成され、前記電極に接続する第3導電膜からなる第3パターンと、
を備え、
前記第1パターン、前記第2パターンおよび前記接続孔は、前記第1回路のレイアウトルールを用いて配置され、
前記第1パターンおよび前記第2パターンと、前記電極との間に前記第2電圧を印加して、電気的破壊試験を実施することにより、前記第1パターンおよび前記第2パターンと、前記接続孔との位置合わせずれを検出する、半導体装置。 - 請求項3記載の半導体装置において、
前記基板の主面上に、前記第1回路と前記第2回路とを分離する前記第1絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置。 - 請求項3記載の半導体装置において、
前記第1回路は、論理演算回路またはSRAMを含む回路であり、
前記第2回路は、不揮発性メモリセルを含む回路である、半導体装置。 - 請求項3記載の半導体装置において、
前記第1回路は、論理演算回路またはSRAMを含む回路であり、
前記第2回路は、入出力回路である、半導体装置。 - 請求項3記載の半導体装置において、
前記位置合わせずれ検査パターンは、平面視において前記基板の四隅にそれぞれ配置される、半導体装置。 - 第1電圧で動作する第1回路と、
前記第1電圧よりも高い第2電圧で動作する第2回路と、
位置合わせずれ検査パターンと、
を有する半導体装置であって、
前記位置合わせずれ検査パターンは、
基板と、
前記基板の主面上に形成された第1絶縁膜からなる絶縁部と、
前記絶縁部上に形成された第1導電膜からなる第1パターンと、
前記第1パターンを覆う第2絶縁膜と、
前記第2絶縁膜を貫通して形成され、前記第1導電膜に達する接続孔と、
前記接続孔の内部を埋める第2導電膜からなる電極と、
前記第2絶縁膜上に形成され、前記電極に接続する第3導電膜からなる第2パターンと、
前記第2絶縁膜上に前記第2パターンと互いに離間して形成され、前記電極に接続しない前記第3導電膜からなる第3パターンと、
を備え、
前記第1パターン、前記第2パターン、前記第3パターンおよび前記接続孔は、前記第1回路のレイアウトルールを用いて配置され、
前記第1パターンと前記第3パターンとの間、または前記第2パターンと前記第3パターンとの間に前記第2電圧を印加して、電気的破壊試験を実施することにより、前記接続孔の位置合わせずれを検出する、半導体装置。 - 請求項8記載の半導体装置において、
前記基板の主面上に、前記第1回路と前記第2回路とを分離する前記第1絶縁膜からなる素子分離部が設けられており、
前記絶縁部の厚さと前記素子分離部の厚さとが同じである、半導体装置。 - 請求項8記載の半導体装置において、
前記第1回路は、論理演算回路またはSRAMを含む回路であり、
前記第2回路は、不揮発性メモリセルを含む回路である、半導体装置。 - 請求項8記載の半導体装置において、
前記第1回路は、論理演算回路またはSRAMを含む回路であり、
前記第2回路は、入出力回路である、半導体装置。 - 請求項8記載の半導体装置において、
前記位置合わせずれ検査パターンは、平面視において前記基板の四隅にそれぞれ配置される、半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113496904A (zh) * | 2020-03-18 | 2021-10-12 | 芯恩(青岛)集成电路有限公司 | 功率器件套刻偏差电性测量结构及方法 |
-
2016
- 2016-02-10 JP JP2016023241A patent/JP2017143164A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113496904A (zh) * | 2020-03-18 | 2021-10-12 | 芯恩(青岛)集成电路有限公司 | 功率器件套刻偏差电性测量结构及方法 |
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