TWI581459B - 發光元件及其製造方法 - Google Patents

Description

發光元件及其製造方法

本發明係關於一種發光元件及其製造方法；特別是關於一種具複數個半導體疊層塊之發光元件及其製造方法。

發光二極體(Light-Emitting Diode，LED)具有耗能低、低發熱、操作壽命長、防震、體積小、以及反應速度快等良好特性，因此適用於各種照明及顯示用途。隨著其應用技術的發展，多元(multi-cell)發光二極體之元件，即由多個發光二極體組成之元件，例如陣列式發光二極體之元件，在市場上的應用漸為廣泛。例如，光學顯示裝置、交通號誌、以及照明裝置等，其中高壓發光二極體(High Voltage LED，HV LED)之照明元件即為一例。

習知的陣列式發光二極體元件1，如第7A圖與第7B圖所示，包含一基板10、複數個發光二極體單元12以二維方式排列於基板10上，每一個發光二極體單元12包含一發光疊層，包含一p型半導體層121、一發光層122、以及一n型半導體層123。這些發光二極體單元 12係對基板10上之發光疊層施以蝕刻製程，形成溝渠14而分割出此複數個發光二極體單元12。由於基板10不導電，因此於複數個發光二極體單元12間形成之溝渠14可使各發光二極體單元12彼此絕緣，另外再藉由部分蝕刻發光二極體單元12至n型半導體層123，分別於n型半導體層123的暴露區域以及p型半導體層121上形成一第一電極18以及一第二電極16。再藉由導電配線結構19選擇性連接複數個發光二極體單元12之第一電極18及第二電極16，使得複數個發光二極體單元12之間形成串聯或並聯之電路。例如，若形成串聯之電路，即為直流之高壓發光二極體(High Voltage LED，HV LED)。

然而，此種製程所形成之元件，常常會因各個發光二極 體單元12間彼此互相吸收所發出的光，而造成元件整體亮度降低。此外，此種製程所形成之元件，其複數個發光二極體單元12係對同一基板之一區域的發光疊層施以蝕刻製程，以形成上述溝渠14而分割出複數個發光二極體單元，故元件與元件間可能因形成自基板不同區域，而有元件間在光學特性上或電性上均勻性不佳之問題。

本發明係揭露一種發光元件之製造方法，包括：提供一第一基板；提供一半導體疊層於上述第一基板上，其中上述半導體疊層包括一第一電性半導體層、一發光層位於上述第一電性半導體層之上、以及一第二電性半導體層位於上述發光層之上，且上述半導體疊層係經圖形化而形成彼此分隔之複數個半導體疊層塊，其中上述複數個半導體疊層 塊包括一第一半導體疊層塊及一第二半導體疊層塊；實行一分離步驟將上述第一半導體疊層塊與上述第一基板分離，且上述第一基板保留有上述第二半導體疊層塊；提供一永久基板具有一第一表面、一第二表面、以及一第三半導體疊層塊於上述第一表面上；以及接合上述第一半導體疊層塊及上述第二半導體疊層塊之其中之一於上述第二表面上。

1‧‧‧習知的陣列式發光二極體元件

10‧‧‧基板

101‧‧‧基板

103‧‧‧區分界線

104v,104h‧‧‧分隔道

12‧‧‧發光二極體單元

121‧‧‧p型半導體層

122‧‧‧發光層

123‧‧‧n型半導體層

131,132,133,134及135‧‧‧半導體疊層塊

14‧‧‧溝渠

16‧‧‧第二電極

18‧‧‧第一電極

19‧‧‧導電配線結構

201‧‧‧基板

202‧‧‧半導體疊層

202a‧‧‧第一電性半導體層

202b‧‧‧發光層

202c‧‧‧第二電性半導體層

d‧‧‧分隔道寬度

211‧‧‧第一犧牲層

212‧‧‧分隔道

221‧‧‧第一暫時基板

231,232,233,234及235‧‧‧半導體疊層塊

23X‧‧‧半導體疊層塊

241‧‧‧雷射光

301‧‧‧永久基板

301P1‧‧‧第一表面

301P2‧‧‧第二表面

301P3‧‧‧第三表面

312B1,312B2及312B3‧‧‧接合層

320‧‧‧介電層

330‧‧‧金屬線

301’‧‧‧永久基板

301’P1‧‧‧第一表面

301’P2‧‧‧第二表面

301’P3‧‧‧第三表面

312’B1‧‧‧第一接合層

312’B2P2‧‧‧第二接合層

312’B3‧‧‧第三接合層

500a,500b及500c‧‧‧發光元件

501‧‧‧永久基板

501a,501b,501c及501d‧‧‧半導體疊層塊

第1圖所示為本發明發光元件之製造方法之一實施例所使用之一基板的上視圖。

第2A至2E圖所示為本發明之發光元件之製造方法所使用之分離方法之實施例。

第3A至3E圖所示為本發明之發光元件之製造方法之第一實施例。

第3F圖所示為本發明之發光元件之製造方法之第四實施例。

第4圖所示為本發明之發光元件之製造方法之第五實施例。

第5A至5C圖所示為本發明之發光元件之製造方法之第六實施例。

第6圖所示為本發明發光元件之製造方法之一實施例所使用之一基板的實際量測及分佈情形，(a)的部份例示一以發光強度區分出第一區域及第二區域，(b)的部份則例示一以主波長區分出第一區域及第二區域。

第7A至7B圖所示為習知的陣列式發光二極體元件。

圖1為本發明發光元件之製造方法之一實施例所使用之基板的上視圖，基板101上具有複數之半導體疊層塊，例如半導體疊層塊131,132,133,134及135，這些半導體疊層塊係由一半導體疊層(圖未示)經圖形化所形成，其中圖形化一般是指經覆蓋光阻並曝光顯影後加以蝕刻之製程。經圖形化後形成複數之分隔道104v,104h，而半導體疊層被分隔道104v,104h分隔成上述之複數之半導體疊層塊。但圖形化之方法並不限於此，其他方法，例如以雷射直接切割半導體疊層亦為一實施例。此外，上述半導體疊層可能係在基板101上成長，即基板101是半導體疊層之成長基板；也可能係半導體疊層形成在另一成長基板後，經移轉技術將半導體疊層移轉至此基板101上，於此情形時，半導體疊層(或半導體疊層塊)與基板101間可能更包括一黏結層(圖未示)。移轉技術為熟悉此技術領域之人士所習知，在此不予贅述。

值得注意的是，在本實施例中，上述之複數之半導體疊層塊在光學特性上或電性上不同，故可經由實行一量測步驟測得各半導體疊層塊之一光學特徵值或一電性特徵值，並且可依一光學特徵值或電性特徵值之差異預定值將這些半導體疊層塊在基板101上分成一第一區域及一第二區域。其中光學特徵值例如為發光強度或波長，且波長可以是主波長(dominant wave length)或峰波長(peak wave length)，而電性特徵值例如為正向電壓(forward voltage)。在本實施例中，於量測各半導體疊層塊之 發光強度後，依一發光強度之差異預定值，將這些半導體疊層塊在基板101上分成一第一區域及一第二區域。在此實施例中發光強度差異預定值為差異大於或等於3%，依此區分出一第一區域大致為圓形，如圖中圓形之區分界線103內所涵蓋之圓形區域，而第二區域則大致為環繞上述第一區域之一環狀，如圖中圓形之區分界線103外圍之環狀所涵蓋之區域。其中位於第一區域之半導體疊層塊的發光強度分佈彼此相近，而位於第二區域之半導體疊層塊的發光強度分佈彼此相近。於本實施例中，位於第一區域之半導體疊層塊(例如半導體疊層塊131,132，及133)的平均發光強度為4400 mcd，此區域內之半導體疊層塊的發光強度的標準差值約在0.5~1.5mcd，而位於第二區域之半導體疊層塊(例如半導體疊層塊134及135)的平均發光強度為4000 mcd，此區域內之半導體疊層塊的發光強度的標準差值約在0.5~1.5mcd；第一區域與第二區域內之半導體疊層塊的發光強度差異約為10%((4400-4000)/4000=10%)，亦即大於或等於3%。

除了發光強度外，在其他實施例中，用以區分出第一區域及第二區域之光學特性不同則可能為峰光波長或主光波長之差異大於或等於1nm，而電性不同則可能包括正向電壓(forward voltage)之差異大於或等於2%。圖6所示為一實際量測結果之分佈圖，(a)的部份例示一以發光強度(Iv)的量測結果區分，且依一發光強度之差異預定值區分出第一區域及第二區域，在此實施例發光強度差異之差異預定值為大於或等於3%。如(a)的部份所示，各半導體疊層塊所測得之發光強度以顏色(圖中為灰階)標示，各顏色(圖中為灰階)所代表之發光強度值可參照其下方 之發光強度值與顏色(圖中為灰階)對照關係之標示，如圖中虛線所圈示之區域，可看出所區分出之第一區域主要係由代表發光強度130mcd之紅色(圖中為灰階)與代表示發光強度129mcd之橘色(圖中為灰階)所構成，而僅包含少數代表發光強度124mcd之綠色(圖中為灰階)之半導體疊層塊，此第一區域大致為圓形，平均發光強度約129mcd，而第二區域則大致為環繞上述第一區域之一環狀，主要係由代表發光強度124mcd之綠色(圖中為灰階)之半導體疊層塊所構成，僅包含少數代表發光強度130mcd之紅色(圖中為灰階)與代表發光強度129mcd之橘色(圖中為灰階)，此第二區域之平均發光強度約124mcd，亦即第一區域之半導體疊層塊的發光強度平均值較位於第二區域之半導體疊層塊的發光強度平均值大，其差異約為4%((129-124)/124=4%)，大於或等於3%。(b)的部份則例示一以主波長(WLD)的量測結果區分，且依一主波長(WLD)之差異預定值，在此實施例為主波長差異預定值大於或等於1nm，而區分出第一區域及第二區域，如(b)的部份所示，所區分出第一區域及第二區域，第一區域(如圖中虛線所圈示)大致為圓形，平均主波長約685nm，而第二區域則大致為環繞上述第一區域之一環狀，平均主波長約683nm，其中第一區域之半導體疊層塊的主波長平均值較位於第二區域之半導體疊層塊的主波長平均值大，其差異為2nm，大於主波長差異預定值1nm。

圖2A至2E顯示為本發明之發光元件之製造方法所使用之分離方法之實施例。如上述圖1中所述，在圖2A中，一基板201包含一半導體疊層202於其上，此半導體疊層202包括一第一電性半導體層202a；一發光層202b位於第一電性半導體層202a之上；以及一第二電 性半導體層202c位於發光層202b之上。第一電性半導體層202a和第二電性半導體層202c電性相異，例如第一電性半導體層202a是n型半導體層，而第二電性半導體層202c是p型半導體層。第一電性半導體層202a、發光層202b、及第二電性半導體層202c為III-V族材料所形成，例如為磷化鋁鎵銦(AlGaInP)系列材料或氮化鋁鎵銦(AlGaInN)系列材料。在圖2B中，實施前述之圖形化步驟後，形成寬度為d之分隔道212將半導體疊層202分隔為複數之半導體疊層塊231,232,233,234及235，分別對應於圖1中之半導體疊層塊131,132,133,134及135，而且分別具有如圖1中所述之發光強度及分別位於上述之第一區域及第二區域；亦即半導體疊層塊231,232，及233位於上述圖1中的第一區域且發光強度為4400 mcd，而半導體疊層塊234及235位於上述圖1中的第二區域且的發光強度為4000 mcd，半導體疊層塊231,232，及233與半導體疊層塊234及235就發光強度而言差異大於3%。接著，在欲移離之半導體疊層塊上形成一第一犧牲層211以利實行分離步驟，在本實施例中，欲移離之半導體疊層塊為半導體疊層塊232及234。此第一犧牲層211之形成可以是先在整個基板201上形成一整層第一犧牲層211之材料後，再以黃光及蝕刻製程選擇性地在欲移離之半導體疊層塊232及234上形成此第一犧牲層211。值得注意的是，熟悉此技術領域之人士亦了解，在製程順序上，也可以是先在欲移離之半導體疊層塊232及234之位置上形成此第一犧牲層211後，再以另一黃光及蝕刻製程以完成前述之半導體疊層202之圖形化成複數之半導體疊層塊231,232,233,234，及235之步驟。在圖2C中，實行分離步驟，包括：提供一第一暫時基板 221，使第一犧牲層211與第一暫時基板221接合；之後，如圖2D所示，將欲移離之半導體疊層塊232及234與基板201分離。在實施上述步驟時，可在欲移離之半導體疊層塊232及234與基板201之界面施以一雷射光241照射，以輔助半導體疊層塊232及234與基板201之分離。再者，半導體疊層202亦可能係在另一成長基板形成後，再經移轉技術移轉至基板201上，於此情形時，亦可在半導體疊層202移轉至基板201時，選擇性地在欲移離之半導體疊層塊232及234之位置上，先形成與基板201間之一犧牲層(圖未示)，此犧牲層本身材料較脆弱或與基板201之接合較弱，如此可在欲移離之半導體疊層塊232及234與基板201分離時，使欲移離之半導體疊層塊232及234與基板201較易分離。

圖2E顯示實行分離步驟後，半導體疊層塊232及234與基板201分離，而基板201保留有半導體疊層塊231，233及235。值得注意的是，第一暫時基板221及其上之半導體疊層塊232及234，或基板201及其上之半導體疊層塊231，233及235，兩者均可以使用在下述之本發明之發光元件之製造方法之實施例中。

圖3A至3E顯示為本發明之發光元件之製造方法之第一實施例。首先，如圖3A所示，提供一永久基板301，此永久基板301至少具有一第一表面301P1、一第二表面301P2，在本實施例中，永久基板301更具有一第三表面301P3。其中，如圖所繪示，第一表面301P1與第二表面301P2非共平面。在一實施例中，此非共平面係經由對一原本具有一平面表面的永久基板施以黃光及蝕刻製程而形成此非共平面之第一表面301P1及第二表面301P2。永久基板301之材料例如為玻璃，藍 寶石(Al₂O₃)，或矽(Si)基板。

接著，如圖3B所示，接合圖2E中之半導體疊層塊234於永久基板301之第一表面301P1上。例如當永久基板301之材料為藍寶石基板時，經過適當之加溫加壓，例如溫度約為300℃~420℃，壓力約為11000Kgf~14000Kgf，可使半導體疊層塊234直接接合於永久基板301；此接合亦可為選擇性地透過一接合層312B1進行接合，例如當永久基板301之材料為藍寶石基板時，可選擇二氧化矽為接合層312B1。然後將半導體疊層塊234與第一暫時基板221分離；而在實施此步驟時，係在半導體疊層塊234與第一犧牲層211之界面施以一雷射光照射(圖未示)，以輔助半導體疊層塊234與第一犧牲層211之分離。

接著，如圖3C所示，接合半導體疊層塊232於永久基板301之第二表面301P2上。此接合大致與上述半導體疊層塊234之接合類似，故不再贅述。

如同在前面圖2A中所述，在一實施例中，半導體疊層塊231,232,233,234，及235對應於圖1中之半導體疊層塊131,132,133,134，及135而分別具有如圖1中所述之發光強度，亦即半導體疊層塊231,232,及233位於上述圖1中的第一區域且平均發光強度為4400 mcd，而半導體疊層塊234及235位於上述圖1中的第二區域且平均發光強度為4000 mcd，半導體疊層塊231,232及233與半導體疊層塊234及235就發光強度而言差異大於3%。經由上述實施例製造方法之所產生之發光元件，讓原本位於光學特性上或電性上有較大差異性之兩區域之複數半導體疊層塊得以重新分配組合。例如若以先前技術中所述之方法，半導體 疊層塊132與133可能因位置相近且大致位於同一區域(請參圖1及圖2B)而於後續製程中組合成為一元件A。同樣地，半導體疊層塊134與135因位置相近且大致位於同一區域(請參圖1及圖2B)而於後續製程中組合成為另一元件B。如此，元件A將包含兩個平均發光強度為4400 mcd之半導體疊層塊，而元件B將包含兩個平均發光強度為4000 mcd之半導體疊層塊，兩元件發光強度均勻性不佳。依經由上述實施例製造方法之所產生之發光元件，例如圖3C中，第一表面301P1上有原本在位於圖1中平均發光強度為4000 mcd的第二區域之半導體疊層塊234；而第二表面301P2上有原本在位於圖1中平均發光強度為4400 mcd的第一區域之半導體疊層塊232。故原本位於光學特性上(如本實施例之發光強度)或電性上有較大差異性之兩區域之複數半導體疊層塊已重新分配組合。同樣地，藉由上述實施例之製造方法，亦可以得到另一元件包含有原本在位於圖1中平均發光強度為4000 mcd的第二區域之半導體疊層塊235及原本在位於圖1中平均發光強度為4400 mcd的第一區域之半導體疊層塊233。因而上述兩元件在元件間發光強度均勻性有較佳之表現。

此外，半導體疊層塊234及232經由接合至永久基板301，而分別位於非共平面之第一表面301P1與第二表面301P2上，因此可降低各個半導體疊層塊間彼此互相吸收所發出光之情形，而使元件整體亮度有較佳表現。

經由如同前述之接合方法，可在永久基板301之第三表面301P3上接合另一半導體疊層塊23X，如圖3D所示。此處之半導體疊層 塊23X並沒有特別之限定，熟悉此技術領域之人士當了解其重點在於如何如同上述之揭示使半導體疊層塊重新分配組合而達到產出之各元件之元件間光學特性上或電性上均勻性有較佳之表現。接著，如圖3E所示，以黃光及蝕刻製程將各半導體疊層塊部分蝕刻以暴露各半導體疊層塊至其第一電性半導體層202a，並形成介電層320於各半導體疊層塊之側壁，最後實施一金屬線形成步驟以形成一金屬線330於各半導體疊層塊間，以使各半導體疊層塊電性連接，其電性連接關係可為串聯或並聯。如圖3E所示金屬線330電性連接各半導體疊層塊形成一串聯關係。

雖然本實施例例示接合至永久基板301之兩半導體疊層塊均為圖2E中與基板201分離之半導體疊層塊，但熟悉此技術領域之人士當明瞭不限於此，例如在圖2E中，在基板201上保留有半導體疊層塊231,233，及235，在一第二實施例中，亦可以這些存留在基板201上之半導體疊層塊接合至永久基板301。其情形大致如同圖3B至3E中所示，僅圖中第一暫時基板221及其上之半導體疊層塊對應改為基板201及其上之半導體疊層塊231,233，及235，故不再重覆繪示其圖示。因此在此情形下，其接合步驟為將基板201與永久基板301對位接合，以使半導體疊層塊231,233，或235接合至欲接合之表面上；以及使基板201與永久基板301遠離，並使接合之半導體疊層塊與基板201分離。又或者在第三實施例中，這些存留在基板201上之半導體疊層塊231,233，及235可以如同第一實施例先被自基板201分離後再接合至永久基板301，在此情形下，其接合步驟接合為將半導體疊層塊231,233，或235接合於 一第二暫時基板並使半導體疊層塊231,233，或235與基板201分離；再將第二暫時基板與永久基板301對位接合，以使半導體疊層塊231,233，或235接合至欲接合之表面上；以及使第二暫時基板與永久基板301遠離，並使接合之半導體疊層塊與第二暫時基板分離。

值得注意的是，雖然第一實施例例示永久基板301之第一表面301P1上之半導體疊層塊(即半導體疊層塊234)與第二表面301P2上之半導體疊層塊(即半導體疊層塊232)源自同一之半導體疊層202，但並不限於此，亦即在其他實施例，第一表面301P1上之半導體疊層塊與第二表面301P2上之半導體疊層塊可源自不同之半導體疊層，例如第一表面301P1上之半導體疊層塊為半導體疊層塊234，而第二表面301P2上之半導體疊層塊可源自另一不同之基板之半導體疊層。又或雖源自同一之半導體疊層，但可分別如同上述透過第一暫時基板221或基板201或第二暫時基板而被接合至永久基板301上。

圖3F顯示本發明之第四實施例，此實施例大致與第一實施例相同，但第一實施例中之永久基板301在本實施例改為永久基板301’。相對於永久基板301具有非共平面之第一表面301P1、第二表面301P2，及第三表面301P3，本實施例之永久基板301’之第一表面301’P1、第二表面301’P2，及第三表面301’P3則為共平面，但在各半導體疊層塊接合至永久基板301’時，則透過不同厚度之接合層達到使各半導體疊層塊不共平面之效果。亦即，例如半導體疊層塊234經由一第一接合層312’B1接合於第一表面301’P1上，半導體疊層塊232經由一第二接合層312’B2接合於第二表面301’P2上，而第一接合層 312’B1與第二接合層312’B2厚度不同，以使半導體疊層塊234與半導體疊層塊232非共平面。

值得注意的是，雖然在第一實施例說明可使用如圖1因光學特徵值或電性特徵值不同而在基板上區分出複數區域之複數半導體疊層塊進行接合，但本發明並不限於此。第4圖顯示本發明之第五實施例，此實施例顯示半導體疊層塊在光學特性或電性上並非如同圖1在基板上即可區分出不同區域，但對於位於同一基板上之複數之半導體疊層塊，仍可對其依據一光學特徵值或電性特徵值之量測結果，將此複數之半導體疊層塊區分別歸類於一一般規格區，一低規格區，及一高規格區，其中光學特徵值或電性特徵值為高規格區大於一般規格區，且一般規格區大於低規格區。以圖4為例，係對於一基板上之複數之半導體疊層塊進行發光強度量測之結果，各半導體疊層塊於基板上之位置及發光強度可於量測後存於機台中。圖中水平軸為發光強度，垂直軸則為對應各發光強度之半導體疊層塊之數量。如圖所示，a結果區為低規格區，其發光強度平均值大致為700mcd；b結果區為一般規格區，其發光強度平均值大致為900mcd；而c結果區為高規格區，其發光強度平均值大致為1200mcd。而利用如圖2之分離方法及如圖3之接合方法，可根據存於機台中之各半導體疊層塊之位置及發光強度之資料，挑選適當之半導體疊層塊接合於如圖3A之永久基板301上，而達到半導體疊層塊之重新分配。如圖4右方所示，若一元件上設計有5個半導體疊層塊，則重新分配之結果，可挑選5個屬於一般規格區(發光強度平均值大致為900mcd)之半導體疊層塊接合於如圖3A之永 久基板301上，形成元件C；而另一元件D則可挑選3個屬於低規格區(發光強度平均值大致為700mcd)之半導體疊層塊接合於如圖3A之永久基板301上，並挑選2個屬於高規格區(發光強度平均值大致為1200mcd)之半導體疊層塊接合於同一永久基板301上，以形成元件D。如此，雖然於生產基板不同位置之區域的半導體疊層塊在光學特性或電性上會有較大之差異，例如本實施例中發光強度高者，其值可高到高規格區之1200mcd，而發光強度低者，其值可低到低規格區之700mcd，但經本實施例對半導體疊層塊之重新分配，產出之各元件其元件間均勻性將獲得改善及控制，元件C與元件D之發光強度均大致為4500mcd。此外，如第一實施例所提及，半導體疊層塊經由接合至永久基板301，而分別位於非共平面之不同表面，可降低各個半導體疊層塊間彼此互相吸收所發出光之情形，而使元件整體亮度有較佳表現。

值得注意的是，在以上各實施例中，光學特徵值或電性特徵值可在分離步驟前，實際針對各基板之半導體疊層塊全部或採樣性地實行量測而取得；而在製程穩定之情況下，這些光學特徵值或電性特徵值也可經由一定數量之統計後得到一事先決定之統計值。例如針對圖1之情形，在製程穩定之情況下，一定數量之統計後即可確定第一區域與第二區域之邊界位置，即得到第一區域之半徑之一預定值，及對應兩個區域之光學特徵值或電性特徵值，而不必在製造過程中在對各產出之基板一一進行量測。

如第一實施例圖3E之敘述中所提及，永久基板301上接合 之半導體疊層塊可源自不同之半導體疊層，例如第一表面301P1上之半導體疊層塊與第二表面301P2上之半導體疊層塊可源自不同之基板之半導體疊層。而這樣的應用更可進一步應用以增進發光元件的演色性，亦即提高發光元件之CRI值，其應用如第5圖所顯示之本發明之第六實施例。如圖5A所示，永久基板501上分別接合了兩個半導體疊層塊501a及501b，其接合方法大致如同圖3第一實施例所示，但兩個半導體疊層塊501a及501b係分離自不同之基板之半導體疊層，例如半導體疊層塊501a係分離自一具有發光主波長約620nm至645nm的半導體疊層，而半導體疊層塊501b係分離自一具有發光主波長約595nm至620nm的半導體疊層；亦即兩個半導體疊層塊501a及501b係分離自不同之基板，且半導體疊層塊501a可發出紅色主波長之光，而半導體疊層塊501b可發出橘色主波長之光。如此，當此兩半導體疊層塊被接合至永久基板501時，可成為一發光元件500a，用以取代一般之暖白光源中之紅色或橘色之僅具單一半導體疊層之晶片；亦即，此發光元件500a可用於與藍色及YAG螢光粉組合，所形成之暖白光源因具有兩個半導體疊層塊501a及501b之不同主波長之光，較僅具單一半導體疊層之晶片所形成之暖白光源有較佳之演色性。

或者，可以如圖5B所示，永久基板501上除了如同上述分別接合了兩個半導體疊層塊502a及502b，更直接將用以提供藍色光源之半導體疊層塊502c亦接合於永久基板501上，發光元件500b因而直接形成一暖白光源，其中三個半導體疊層塊501a,501b及501c係分離自不同之基板之半導體疊層，例如半導體疊層塊501a係分離自一具有發光 主波長約620nm至645nm的半導體疊層，半導體疊層塊501b係分離自一具有發光主波長約595nm至620nm的半導體疊層，而半導體疊層塊501c係分離自一具有發光主波長約440nm至460nm的半導體疊層；亦即三個半導體疊層塊501a,501b及501c係分離自不同之基板，且半導體疊層塊501a可發出紅色主波長之光，半導體疊層塊501b可發出橘色主波長之光，而半導體疊層塊501c可發出藍色主波長之光。

或者更進一步地，可以如圖5C所示，永久基板501上除了如同上述分別接合了三個半導體疊層塊503a,503b及503c外，更多加接合一第四之半導體疊層塊503d。其中，四個半導體疊層塊501a,501b,501c及501d係分離自不同之基板之半導體疊層，半導體疊層塊501a,501b及501c的顏色及波長如同圖5B所述，而半導體疊層塊503d具有發光主波長約510nm至530nm，可發出綠色主波長之光。由於多加了此綠色主波長光的半導體疊層503d，發光元件500c所形成之暖白光源之CRI值較圖5B所示之發光元件500b更高，演色性更佳。

上述實施例僅為例示性說明本發明之原理及其功效，而非用於限制本發明。任何本發明所屬技術領域中具有通常知識者均可在不違背本發明之技術原理及精神的情況下，對上述實施例進行修改及變化。因此本發明之權利保護範圍如後述之申請專利範圍所列。

232,234，及23X‧‧‧半導體疊層塊

301‧‧‧永久基板

301P1‧‧‧第一表面

301P2‧‧‧第二表面

301P3‧‧‧第三表面

312B1,312B2，及312B3‧‧‧接合層

Claims (13)

1. 一種發光元件之製造方法，包括：提供一第一基板；提供一半導體疊層於該第一基板上，其中該半導體疊層包括一第一電性半導體層、一發光層位於該第一電性半導體層之上、以及一第二電性半導體層位於該發光層之上，且該半導體疊層係經圖形化而形成彼此分隔之複數個半導體疊層塊，其中該複數個半導體疊層塊包括一第一半導體疊層塊及一第二半導體疊層塊；實行一分離步驟將該第一半導體疊層塊與該第一基板分離，且該第一基板保留有該第二半導體疊層塊；提供一永久基板具有一第一表面、一第二表面、以及一第三半導體疊層塊於該第一表面上，其中該第一表面及該第二表面不在同一水平面；以及接合該第一半導體疊層塊及該第二半導體疊層塊之其中之一於該第二表面上，其中該分離步驟先於該接合該第一半導體疊層塊及該第二半導體疊層塊之其中之一於該第二表面上之步驟。
2. 如申請專利範圍第1項所述之發光元件之製造方法，其中被接合之該第一半導體疊層塊及該第二半導體疊層塊之其中之一與該第三半導體疊層塊之主波長差異大於或等於1nm、正向電壓(forward voltage)差異大於或等於2%、或發光強度差異大於或等於3%。
3. 如申請專利範圍第1項所述之發光元件之製造方法，其中該分離步驟包括：形成一第一犧牲層於在該第一半導體疊層塊上；提供一暫時基板；接合該暫時基板與該第一犧牲層；以及自該第一基板分離該第一半導體疊層塊。
4. 如申請專利範圍第1項所述之發光元件之製造方法，其中包括接合該第二半導體疊層塊於該永久基板，該接合步驟包括：對位接合該第一基板與該永久基板，以使該第二半導體疊層塊接合於該第二表面上；以及自該第一基板分離該第二半導體疊層塊。
5. 如申請專利範圍第1項所述之發光元件之製造方法，其中包括接合該第二半導體疊層塊於該永久基板，該接合步驟包括：提供一暫時基板；接合該第二半導體疊層塊於該暫時基板；自該第一基板分離該第二半導體疊層塊；對位接合該暫時基板與該永久基板，以使該第二半導體疊層塊接合於該第二表面上；以及 自該暫時基板分離該第二半導體疊層塊。
6. 如申請專利範圍第1項所述之發光元件之製造方法，其中該第三半導體疊層塊係經由一第一接合層接合於該第一表面上，被接合之該第一半導體疊層塊及該第二半導體疊層塊之其中之一係經由一第二接合層接合於該第二表面上，且該第一接合層與該第二接合層之厚度不同。
7. 如申請專利範圍第1項所述之發光元件之製造方法，其中該複數半導體疊層塊被區分成一第一區域及一第二區域，其中該第一區域大致為圓形，而該第二區域大致為環繞該第一區域之一環狀。
8. 如申請專利範圍第7項所述之發光元件之製造方法，其中被接合之該第一半導體疊層塊及該第二半導體疊層塊之其中之一係位於該第一區域，該第三半導體疊層塊係分離自該第二區域而接合於該永久基板上。
9. 如申請專利範圍第1項所述之發光元件之製造方法，更包括形成一金屬線電性連接被接合之該第一半導體疊層塊及該第二半導體疊層塊之其中之一與該第三半導體疊層塊。
10. 如申請專利範圍第1項所述之發光元件之製造方法，其中該第三半導體疊層塊係分離自一第三基板而接合於該永久基板上。
11. 如申請專利範圍第1項所述之發光元件之製造方法，更包括：依 據各該複數之半導體疊層塊之一光學特徵值或一電性特徵值將該複數之半導體疊層塊區分為一般規格區，低規格區，及高規格區，且位於該高規格區之半導體疊層塊之該光學特徵值或該電性特徵值大於位於該一般規格區之半導體疊層塊之該光學特徵值或該電性特徵值，而位於該一般規格區之半導體疊層塊之該光學特徵值或該電性特徵值大於位於該低規格區之半導體疊層塊之該光學特徵值或該電性特徵值。
12. 如申請專利範圍第11項所述之發光元件之製造方法，其中該第三半導體疊層塊係分離自該第一基板，且被接合之該第一半導體疊層塊及該第二半導體疊層塊之其中之一係選自於該低規格區與高規格區中之一，而該第三半導體疊層塊係選自於另一。
13. 如申請專利範圍第11項所述之發光元件之製造方法，其中該第三半導體疊層塊係分離自該第一基板，且被接合之該第一半導體疊層塊及該第二半導體疊層塊之其中之一與該第三半導體疊層塊均選自於該一般規格區。