TWI578451B

TWI578451B - Semiconductor device

Info

Publication number: TWI578451B
Application number: TW102118044A
Authority: TW
Inventors: Seisei Oyamada; Masamitsu Yoshizawa; Hirotaka Ogawa
Original assignee: Noda Screen Co Ltd
Priority date: 2013-05-22
Filing date: 2013-05-22
Publication date: 2017-04-11
Also published as: TW201445678A

Description

半導體裝置

本發明是有關具備半導體晶片而被封裝化的半導體裝置。

近年來，此種的半導體裝置越來越被要求小型化，其一例是將半導體晶片與中繼基板一體化而封裝化，予以安裝於主基板等的有機材料製的印刷配線基板之CSP構造被實用化。專利文獻1的半導體裝置是CSP構造的一例，將半導體晶片接合於有機材料(樹脂)製的中繼基板而封裝化。在中繼基板是形成有多數的貫通孔，在各貫通孔的上下，焊錫凸塊會被設成露出於中繼基板的上下兩面。設在半導體晶片的外部連接焊墊是被接合於中繼基板的焊錫柱的上端，該焊錫柱的下端會藉由焊錫球等來接合於主基板的焊墊。藉此，被封裝化的半導體裝置的尺寸是成為比半導體晶片的個片稍微大的程度，因此可想像為最小尺寸的封裝。

[先行技術文獻] [專利文獻]

[專利文獻1]日本特開2006-245289號公報

然而，上述的以往構造是經由垂直貫通中繼基板的導電性柱來將半導體晶片中繼連接於印刷配線基板之立體構造，所以會有其次那樣的問題。

(1)印刷配線基板的配線間距，儘管逐年高密度化進展，實際上若與對矽晶圓實施微細加工來製作半導體晶片的半導體製程作比較，則尚不夠充分，兩者差距甚大。例如，一般的半導體晶片的外部連接焊墊的形成間距是35~75μm，但印刷配線基板的焊墊的形成間距是400~800μm。

可是，就藉由具有上下貫通型的導電柱之中繼基板來連接半導體晶片及印刷配線基板的以往構造而言，是必須使半導體晶片及印刷配線基板的兩者的焊墊的形成間距相同。因此，半導體晶片的外部連接焊墊的形成間距會受到印刷配線基板側的焊墊形成間距的限制。亦即，就以往構造的半導體封裝而言，即使欲使用依據被充分微細化的配線規則來形成的泛用半導體晶片，也無法使印刷配線基板側的焊墊形成間距與半導體晶片側的外部連接焊墊的形成間距一致，因此無法使用最新的微細的半導體晶片。亦即，印刷配線基板側的焊墊形成間距成為瓶頸。這是意味必須使用符合印刷配線基板側的配線規則之寬的線寬的半導體晶片，或必須設計只將外部連接焊墊群形成寬的線寬之特別的半導體晶片，因此即使是同閘極數，晶片面積也會變廣，所以會有半導體晶片形成高價的問題。

(2)並且，半導體裝置的使用時，半導體晶片會產生多量的熱而溫度上昇。可是，就使用樹脂製的中繼基板的以往的構造而言，由於構成半導體晶片的矽基板與樹脂製的中繼基板的線熱膨脹率的差大，因此在半導體晶片與中繼基板的焊錫接合部產生大的熱應力，會有接合的可靠度低的問題。而且，相較於矽基板，樹脂製的中繼基板的熱電阻大，因此在半導體晶片產生的熱是在中繼基板側不易流動，其結果，半導體晶片形成高溫，而有更擴大上述接合部的熱應力之傾向。

(3)而且，中繼基板是在貫通孔內埋入焊錫柱的立體構造，因此必須經過貫通孔的形成、貫通孔的內部電鍍、焊錫膏的充填、回流處理等多樣的工程來製造，製造成本變高。

於是，本發明的目的是在於提供一種儘可能不受印刷配線基板側的配線規則的限制，可使用微細化的泛用半導體晶片，且電性接合部的可靠度高，且可廉價地製造之半導體裝置。

依據本說明書所揭示的半導體裝置是被安裝於印刷配線基板的半導體裝置，具備：半導體晶片，其係具備既定的半導體積體電路及用以將該半導體積體電路連接至外部電路的外部連接焊墊；矽或玻璃製的中繼基板；表面電路圖案，其係由：形成於該中繼基板的一方的表面，且與前述半導體晶片的前述外部連接焊墊連接之晶片側焊墊群、與此晶片側焊墊群相連而展開延伸至前述中繼基板的外周側之中繼配線群、及與各中繼配線之和前述晶片側焊墊相反側的端部相連之中繼焊墊群所構成；及柱陣列，其係延伸形成於複數的導電路對於前述中繼基板的表面交叉的方向，且設為前述各導電路會藉由絕緣性樹脂來彼此絕緣的狀態，前述導電路的前述中繼基板側的端部會被連接至前述中繼焊墊，前述導電路之和前述中繼基板相反側的端部會被連接至前述印刷基板側。

若根據此半導體裝置，則半導體晶片的外部連接焊墊會經由中繼基板的表面所形成的表面電路圖案及柱陣列來連接至印刷配線基板。

表面電路圖案是與和半導體晶片的外部連接焊墊連接的晶片側焊墊群相連之中繼配線群會展開延伸至中繼基板的外周側而與中繼焊墊群相連的形態，因此中繼配線群的線間間距是在外周側亦即中繼焊墊群側變寬。換言之，內周側的晶片側焊墊間的形成間距是可設定成比中繼焊墊間的形成間距更窄的間隔。藉此，不受印刷配線基板的配線間距的限制，可使用一般的細間距(fine pitch)的半導體晶片。

而且，中繼基板的表面電路圖案是不使用貫通孔了事的平面電路，中繼基板的材質是矽或玻璃等以SiO₂為主成分之具備平坦性的絕緣體，因此可藉由在半導體製造製程中所使用之一般性的薄膜形成加工法及金屬微細加工法來高精度地形成微細的表面電路圖案，製造成本低廉。

加上，作為發熱源的半導體晶片是成為以電路面為上來安裝於中繼基板的背面之形態，半導體晶片的背面總是位於印刷基板的近旁，因此在半導體晶片產生的熱是經由中繼基板或印刷基板來放熱，可抑制半導體晶片的溫度上昇。尤其是若在半導體晶片與印刷基板之間的間隙***熱電阻低的矽膠等的熱傳導性材料，則半導體晶片的熱會被傳達於面積廣的印刷基板，且亦可經由機器的框體來放熱。如此的放熱構造，對於無法使用風扇冷卻等之攜帶型資訊機器等的小型．薄型框體而言，為最有效率且廉價的構造，由利用不使用貫通孔的中繼基板之平面電路構成所形成的封裝構造為其特有的優點。

而且，因為中繼基板與半導體晶片是具有幾乎同等的線熱膨脹率，所以即使假設在半導體晶片與中繼基板之間產生大的溫度差，作用於半導體晶片與中繼基板的電性接合部之熱應力也會比將中繼基板設為樹脂製的以往構造更大幅度地減少。藉此，可提高接合的可靠度。

另一方面，在矽或玻璃製的中繼基板與一般樹脂製的印刷配線基板之間會有線熱膨脹率的差異比較大的情形。但，就本發明而言，該等之間是藉由柱陣列(Post Array)來連接，該柱陣列是在複數的導電路對於中繼基板的表面正交的方向延伸形成，且各導電路會藉由絕緣性樹脂來成為彼此絕緣的狀態，因此導電路群會與絕緣性樹脂一起彎曲而吸收熱應力，可高度維持此部分的接合的可靠度。

而且，在本發明的半導體裝置中，先在中繼基板的表面形成半導體晶片的電源系用的旁路電容器或I/O端子用的箝位二極體為理想。該等的被動元件為了半導體晶片的動作是必須，在以往的構造是中繼基板使用樹脂製的基板，因此不得不使用小型的離散零件來安裝於中繼基板或印刷配線基板，但在本發明因為中繼基板是矽或玻璃製，所以可藉由一般的微細加工製程來將旁路電容器或箝位二極體製作於表面。藉此，本發明的半導體裝置可當作與半導體晶片一起封裝必要的被動元件之高機能的半導體零件處理。

假設若將該等的被動元件與積體電路同時製入半導體晶片本身，則會因為專有面積大，所以半導體晶片的晶片尺寸變大，每1個的單價極高。但，本發明是可在半導體晶片形成高密度化之電晶體群的積體電路來降低晶片單價，再加上利用中繼基板為陶瓷製，將專有面積大的上述被動元件形成於面積充裕的中繼基板，因此成為極得當且有效率的配置。並且，在必須變更旁路電容器或箝位二極體的特性時，由於只要變更中繼基板即可，因此可彈性地對應於規格變更。

可是，在半導體記憶體等的半導體晶片的I/O端子流入．流出比較大的電流，因此在該I/O端子的兩側，I/O端子用的電源端子(VDDQ，VSSQ)會有別於內部邏輯電路用的電源端子(VDD，VSS)另外設置。為了使半導體晶片高速動作，不只是將該等全部的電源端子連接至電源線，最好將旁路電容器連接至半導體晶片之中所形成的輸出電晶體的電源線近旁來高速地供給電荷。為此，以往構造是將成為旁路電容器的離散零件安裝於印刷配線基板的表面或內部，藉由印刷配線基板的電路圖案來連接與上述的各電源端子之間。

但，若將離散零件安裝於印刷配線基板，則形成配置於與半導體晶片不平面地重疊的位置，因此與半導體晶片的電源端子(連接旁路電容器特別必要的I/O端子用的電源端子VDDQ，VSSQ)之間是形成藉由具有某程度的長度之銅箔圖案來連接。於是，此銅箔圖案不可避免地具有的電感成分會介於旁路電容器與半導體晶片的電源端子之間，對於半導體晶片的高速應答性造成不良的影響。

相對的，本發明是在中繼基板的表面形成由下部面電極、電介體及上部面電極所構成的旁路電容器，在其面電極連接半導體晶片的I/O用電源用的外部連接焊墊之構成，因此旁路電容器會位於與半導體晶片重疊的領域，電源端子與旁路電容器之間是形成以最小距離來連結。所以，可將配線的電感成分形成最小來最大限度活用旁路電容器的電容而提高半導體晶片的應答性。

另一方面，柱陣列是與半導體晶片或中繼基板不同另作為別的零件製造，予以接合於中繼基板，因此完全不影響中繼基板的處理能力，可高度維持半導體裝置全體的生產性。並且，因為有別於半導體晶片另外製造，所以可將其規格規格化而能適用於各種的半導體晶片之泛用零件化，不需要配合各種的半導體晶片之專用設計，可大幅度減少開發費用或可靠度試驗費用。又，因為是只回流連接至半導體晶片的外部連接焊墊之單純構造的零件，所以可大幅度地降低半導體晶片的封裝成本。

而且，若設為對於1片的中繼基板使用複數個的柱陣列，複數個的柱陣列彼此取間隔來接合於中繼基板之構成，則會因為對於各柱陣列的變形之自由度提高，所以由熱應力的緩和的面來看更理想。

另外，柱陣列是使用：使軸方向一致來排列複數條的金屬線，且橫貫金屬線來切斷各金屬線藉由絕緣性樹脂來保持彼此的間隔的狀態者而製造者為理想。

以能夠將金屬線切成圓片的方式來切斷在絕緣樹脂中配置複數條的金屬線者而製造者，是即使此柱陣列製造成厚(金屬線長)，也不會有像藉由電鍍法來形成導電路時那樣導電路越長製造時間越長的情形，且以樹脂來使凝固的柱陣列因為操縱容易，所以生產性高。

而且，此柱陣列是藉由調整切斷間隔來設定成所望的厚度尺寸(相當於絕緣性樹脂的厚度尺寸乃至金屬線的長度尺寸)。因此，可將其絕緣性樹脂的厚度設定成適合於緩和因中繼基板與印刷配線基板的線熱膨脹率的差所引起容易產生的熱應力之尺寸，藉此可更提高接合部的可靠度。

另外，在上述的柱陣列中，將絕緣性樹脂使用其線熱膨脹係數為中繼基板的線熱膨脹係數與印刷配線基板的線熱膨脹係數之中間的值者，由熱應力的降低的面來看為理想。

並且，柱陣列是亦可在中繼基板側的側面形成有被連接至表面電路圖案的中繼焊墊的電路側焊墊，在中繼基板側的側面的相反側的印刷配線基板側的端面形成有被連接至印刷配線基板側的基板側焊墊。導電路是中繼基板側的端部會被連接至電路側焊墊，印刷配線基板側的端部會被連接至基板側焊墊。

而且，柱陣列的導電路是其徑尺寸會被形成比電路側焊墊或基板側焊墊更小，且在絕緣性樹脂中，以對於電路側焊墊或基板側焊墊對應有複數個的密度來配置為理想。

就此柱陣列而言，在製造該柱陣列時，即使形成電路側焊墊及基板側焊墊的位置偏離預定的位置，至少1條的導電路會連接至兩焊墊。因此。即使電路側焊墊及基板側焊墊的形成精度低，還是可提高柱陣列的生產性。

若根據本發明的半導體裝置，則因為可藉由中繼基板來展開電路圖案，所以可不受印刷配線基板側的寬間距配線的限制地就那樣連接半導體晶片的窄間距電極，且從半導體晶片背面往印刷配線基板側之直接性的放熱也可期待，因此熱應力會降低，電性接合部的可靠度高，且可廉價地製造。

1‧‧‧半導體裝置

10，100‧‧‧中繼基板

11‧‧‧表面電路圖案

12‧‧‧晶片側焊墊群

13‧‧‧中繼焊墊

14‧‧‧中繼配線

15‧‧‧箝位二極體

18‧‧‧旁路電容器

18A，18E‧‧‧面電極

20‧‧‧半導體晶片

30，300‧‧‧柱陣列

32‧‧‧樹脂層

34‧‧‧金屬線

40‧‧‧焊錫接合部

50‧‧‧印刷配線基板

圖1是將實施形態的半導體裝置安裝於電路基板的狀態的剖面圖。

圖2是實施形態的半導體裝置的底面圖。

圖3是表示半導體晶片的焊墊配置例的平面圖。

圖4是等效地顯示中繼基板的電路圖案及被動元件群之簡略化的電路圖。

圖5是表示旁路電容器的構造的擴大剖面圖。

圖6A是表示旁路電容器的製造過程的平面圖。

圖6B是表示旁路電容器的製造過程的平面圖。

圖6C是表示旁路電容器的製造過程的平面圖。

圖7是柱陣列的擴大剖面圖。

圖8是表示從矽晶圓取多數個本實施形態的半導體裝置來製造的情況的平面圖。

圖9是表示柱陣列的製造工程的剖面圖。

圖10是表示柱陣列的變形例的擴大剖面圖。

圖11是表示將中繼基板多段化的構成的其他實施形態的分解剖面圖。

圖12是表示將半導體裝置多段化的構成的其他實施形態的剖面圖。

圖13是表示旁路電容器的不同的構造的擴大剖面圖。

利用圖1~圖9來說明本發明的實施形態1。

1.半導體裝置的構成

圖1是包含本實施形態1的半導體裝置1之概略性的剖面圖。此半導體裝置1是在中繼基板10的一方(下方)的面，藉由回流焊錫40來接合1個的半導體晶片20及複數個的柱陣列30而封裝化，經由柱陣列30來安裝於含玻璃環氧樹脂製等的有機材料(樹脂)之周知的印刷配線基板50。

半導體晶片20是在矽基板的一方的面(圖1的上面)藉由多數的半導體元件來形成既定的半導體積體電路(未圖示)之周知構成者，例如形成各邊5mm的矩形板狀。在半導體晶片20的上面形成有用以通過設在鈍化膜的開口來將上述半導體積體電路連接至外部電路的電源端子、輸出入端子等的外部連接焊墊21(圖3參照)。該等的外部連接焊墊21群是以圖2所示的配置，在沿著半導體晶片20的外周緣之正方形的框狀領域內，二列彼此不同例如以70μm間距來配置，總數是例如512焊墊。

將上述外部連接焊墊21群的具體的配置例顯示於圖3。在此是舉具有64位元的I/O端子之LSI為例，例如在正方形的框狀領域的對向的二邊(在圖3是位於左右，右側的一邊是省略)，以能夠夾著2個I/O端子的方式交替配置一對的I/O端子用的電源端子VDDQ，VSSQ。在其他的二邊(在圖3是位於上下)是配置有控制訊號用端子CTRL#(#是表示任意的自然數)及資料輸入用端子DIN#以及內部邏輯電路用的電源端子VDD#，VSS#及時脈訊號端子CLK等。

中繼基板10是將矽晶圓或玻璃基板分割切斷而製造者，例如形成各邊7mm的矩形板狀。在一方的面藉由周知的配線形成技術來形成表面電路圖案及各種的被動元件。首先，如其次般詳細有關其表面電路圖案。另外，在圖4是以等效電路描繪中繼基板10的表面電路圖案11及一起形成的各種的被動元件群，但實際的焊墊數極多(實際是如圖2所示般1邊128個)，予以簡略化成1邊4個的焊墊數。

在中繼基板10的中央領域，如圖4所示般在對應於半導體晶片20的外部連接焊墊21群之矩形框狀領域，以和該外部連接焊墊21群同一數量、大小及形成間距來形成晶片側焊墊12群。並且，在該晶片側焊墊12群的外側，沿著中繼基板10的外周緣之矩形框狀領域形成有與外部連接焊墊21群同一數量的中繼焊墊群13。另外，中繼焊墊13是與晶片側焊墊12同數，但晶片側焊墊12群是位於中繼基板10的內周側，另一方面，中繼焊墊13群是位於外周側的矩形框狀領域，所以可利用比內周側更廣的面積，因此各中繼焊墊13間的形成間距是比晶片側焊墊12的形成間距寬(例如直徑125μm的焊墊是以250μm間距形成)。然後，在上述的各晶片側焊墊12與對應的各中繼焊墊13之間形成有從晶片側焊墊12群展開延伸至中繼基板10的外周側之中繼配線14。

另一方面，在中繼基板10形成上述那樣的表面電路圖案11較能例如像圖4所示的概略性的等效電路那樣各種的被動元件藉由薄膜形成加工及金屬微細加工製程來形成。在半導體晶片20的I/O端子I/O 0~I/O 3所連接的晶片側焊墊12與對應的中繼焊墊13之間是設有阻抗匹配用的阻尼電阻16，在I/O端子I/O 0~I/O 3所連接的中繼配線14與在I/O端子用的電源端子VDDQ，VSSQ所連接的中繼配線14之間設有箝位二極體15。並且，在I/O端子I/O 0~I/O 3所連接的中繼配線14與在I/O端子用的電源端子VDDQ所連接的中繼配線14之間是設有提昇電阻17(或下拉電阻)。

最好阻尼電阻16是使用可藉由多晶矽的配線電阻或金屬電阻來取得之較低的電阻(10~50Ω)。箝位二極體15是過電壓箝位用的ESD保護電路，需要較高的耐壓及高速的應答，最好使用與較長的金屬配線(100~500μm)並走的PN連結，或構成由2種類的金屬及SiO₂層所形成的蕭特基二極體(Schottky Barrier Diode)來實現高速箝位。提昇電阻17(或提昇電阻)通常是使用4.7KΩ附近的電阻值或以上的高電阻。此種的電阻是使用P-Substrate作為中繼基板10來構成N-Well，藉由擴散P+而取得的擴散電阻來構成的方法及利用使用比電阻高的金屬(例如Ni、Cr等)之金屬電鍍等來以小的資源取得高電阻。

而且，在I/O端子用的電源端子VDDQ，VSSQ所連接的晶片側焊墊12對之間，以能夠重疊於半導體晶片20的搭載領域之方式，亦即位於半導體晶片20的正上方來設置複數的旁路電容器18。此旁路電容器18是在模式性地表示的圖4中只顯示4個，但實際上是按每個I/O端子用的電源端子對形成有(在64位元I/O，電源端子對為32對時是32個，或對於電源端子1對為複數時是其複數倍32×n個的)旁路電容器18。

各旁路電容器18是圖5所示的構造，如其次般製造。亦即，在中繼基板10的表面(下面)例如藉由金屬的濺射手法或電鍍手法來形成第1面電極18A。這是被連接至成對的電源端子之中一方的電源端子。並且，由工程的簡略化的面來看，最好如圖6A所示般，與此第1 面電極18A同時，藉由同一金屬在同一工程形成該第1面電極18A的拉出線部18B及I/O端子用的訊號配線18C。

其次，如圖6B所示般，以使能夠覆蓋所有第1面電極18A的上面之方式，將由ITO或STO等的金屬氧化物的膜所構成的電介體層18D形成於各旁路電容器18作為共通的一片的電介體層。另外，此亦可個別地形成於各第1面電極18A上。

該電介體層18D最好是例如本案申請人所申請的日本特開2008-141121號公報記載般，藉由超音波振動來使成為電介體層的原料之金屬氧化物溶解後的溶液煙霧化，一面與載流氣體一起加熱，一面供給至矽基板上或玻璃基板上，例如在大氣中將矽基板或玻璃基板加熱至數百度，藉此利用使作為金屬氧化物的薄膜成膜的氣膠沉積法(Aerosol deposition method，ADM)來形成。

其次，使覆蓋在電介體層18D上，與第1面電極18A同樣藉由濺射法或電鍍法來形成第2面電極18E。此各第2面電極18E是形成與前述的第1面電極18A同形．同大的矩形狀的電極，且與第1面電極18A的情況同樣，不過有關訊號配線18C是位於相反側，一體地形成拉出線部18F(參照圖6C)。藉此，如圖5所示般，在中繼基板10上依序層疊有第1面電極18A、電介體層18D、第2面電極18E的旁路電容器18會被形成於I/O端子用的各電源端子VDDQ，VSSQ對。

若在如此形成旁路電容器18之後，以能夠重疊於該等的旁路電容器18群之方式配置前述的半導體晶片20，則會分別在如前述般構成旁路電容器18的第1及第2面電極18A、18E一體形成有拉出線部18D，18F，由於該等兼任用以將半導體晶片20連接至中繼基板10的接端面，因此半導體晶片20的外部連接焊墊21群之中，I/O端子I/O#，I/O#+1及供該等用的電源端子VDDQ，VSSQ對會藉由回流錫焊來對訊號配線18C以及第1面電極18A的拉出線部18B及第2面電極18E的拉出線部18F連接。

其次，柱陣列30是之後詳述其製造方法，如圖7所示般，以能夠在絕緣性樹脂32內埋入作為導電路的複數條金屬線34之方式配置形成者，藉由絕緣性樹脂32位於各金屬線34的周圍，各金屬線34會在彼此絕緣的狀態下彼此間隔(配置間距)大致保持於一定，金屬線34的兩端面是與絕緣性樹脂32的兩端面形成面一致。選擇其線熱膨脹係數比印刷配線基板50的線熱膨脹係數(約15ppm)更小，比構成半導體晶片20的矽基板的線熱膨脹係數(約4ppm)更大之合成樹脂作為絕緣性樹脂32。並且，絕緣性樹脂32是具有容許金屬線34的彎曲變形程度的柔軟性者。

柱陣列30之中，被連接至中繼基板10的上面32A是重疊於金屬線34的端面而例如藉由金的閃鍍(flash plate)來形成多數的第1焊墊36，被連接至印刷配線基板50的焊墊51群的下面32B是同樣重疊於金屬線 34的端面來設置第2焊墊38。第1焊墊36及第2焊墊38是以能夠一對一來對應於各金屬線34的方式，在絕緣性樹脂32的表背兩面以既定的間距形成複數個。另外，在第1焊墊36及第2焊墊38的表面是分別之後藉由使焊錫球附著．溶融來形成焊錫凸塊40。

如前述般，在中繼基板10的下面是多數的中繼焊墊13會在縱橫方向以既定的間距來形成於其周緣部的矩形領域。於是，在此中繼基板10的下面是上述構造的柱陣列30會分成例如對應於矩形的各邊合計4個的柱陣列30A~30D來安裝。該等的柱陣列30A~30D是藉由後述的製造方法作為集合柱陣列來一次形成後切斷而個片化。

另外，對中繼基板10之各柱陣列30A~30D及半導體晶片20的安裝是在晶圓階段進行。亦即，在用以形成中繼基板10的矽晶圓60，分別對應於所要個數的各中繼基板10之配線圖案及被動元件群藉由薄膜形成加工及金屬微細加工製程來製造之後，該矽晶圓60藉由切割來分割切斷成個片之前，如圖8所示般，各柱陣列30A~30D會與半導體晶片20一起配置於矽晶圓60的既定位置，經由回流工程來焊錫連接。然後，在矽晶圓60的背面貼膠帶(taping)之後，沿著分割成一片一片的中繼基板10的切割線來切斷之下，分別使柱陣列30A~30D及半導體晶片20一體化的中繼基板10，亦即被完成的多數個的各半導體裝置1會被一口氣製造。另外，在圖8中，實際半導體晶片20的個數是極多，因此只予以簡略化成12個顯示。

2.柱陣列30的製造方法

其次，利用圖9來說明有關柱陣列30的製造方法的一例。

此製法例是藉由絕緣性樹脂32及金屬線34來製造柱陣列30。絕緣性樹脂32是由：在圖9的上下方向區劃金屬線34的層間間隔件(spacer)32A、及在左右方向區劃金屬線34的列間間隔件32B所構成，可使用藉由熱或紫外線來固化的周知型式者。

以此類型的樹脂所形成的層間間隔件32A是表面具有黏著性，例如厚度約400μm的平坦的一片物的薄板。列間間隔件32B是形成例如厚度400μm，寬度400μm的四角柱狀。另外，亦可取代多數個的列間間隔件32B，而為形成多數的平行縫隙之一片物的樹脂薄板。金屬線34是例如直徑400μm的圓柱形狀，由銅或銅合金、或鋁等的低電阻金屬所構成。

為了製造柱陣列30，首先，沿著層間間隔件32A的表面，交替地平行鋪滿金屬線34及列間間隔件32B，而形成單位構造薄板35。在圖8是描繪金屬線34的軸方向朝紙面垂直方向的狀態。此結果，單位構造薄板35是在層間間隔件32A的一方的面藉由金屬線34及列間間隔件32B來形成125μm的厚度的層。

其次，將複數片的單位構造薄板35複數片貼合於層間間隔件32A的厚度方向來形成層疊構造體而從厚度方向及寬度方向稍微壓縮來去除間隙，對此層疊構造體加熱或照射紫外線，而使層間間隔件41及列間間隔件42固化(並非是意思使柔軟性完全喪失)。藉此，多數條的金屬線34會藉由層間間隔件32A及列間間隔件32B。以能夠彼此保持平行的方式固定成被保持間隔的狀態，宛如成為在絕緣樹脂之中埋入多數條的金屬線34那樣的狀態。此時，直徑125μm的各金屬線34是在與其軸方向正交的面縱橫以250μm間距配置。

然後，沿著橫貫金屬線34的面以例如每200μm~500μm的所望間隔來將固化後的層疊構造體切片成多數片的薄板狀。藉此形成絕緣樹脂及金屬線34被切斷，而具有相當於該切斷間隔的厚度尺寸的絕緣性樹脂32，在該樹脂層中埋設相當於上述切斷間隔的長度尺寸的金屬線34之形態的集合柱陣列(未圖示)。然後，在該集合柱陣列的兩面，藉由金的閃鍍(flash plate)來分別將焊墊形成於金屬線34的兩端，更藉由印刷或光微影手法來形成在對應於各焊墊的位置設開口的阻劑膜之後，在該等的開口放置焊錫球來加熱處理，藉此可成為多數的焊錫凸塊附著於表面之薄板狀的集合柱陣列。

然後，予以分別切斷成具有所要數量的金屬線34之個片，藉此可形成前述的柱陣列30A~30D。另外，柱陣列30A~30D是全部例如圖2所示般小片地標準化成具有4列32段合計128條的金屬線34，且將被小片化的複數片(在圖2是4片)接合於各半導體晶片20。此時，各柱陣列30A~30D是如圖2所示般，鄰接者的配置方向會被配置成縱橫交替，且設為彼此具有空隙來排列的形態。各柱陣列30A~30D是例如載置成接觸於半導體晶片20的各電極端子14，若在該狀態下藉由回流錫焊來接合，則各柱陣列30A~30D可藉由回流時溶融的焊錫的表面張力來對半導體晶片20浮起而自然移動至最適的接合位置，所謂的自我對準。

3.本實施形態的效果

如此，本實施形態的半導體裝置1是在中繼基板10一體化半導體晶片20及柱陣列30的構造，可予以作為一個被封裝化的獨立零件來處理。在此構成，半導體晶片20會經由中繼基板10的表面所形成的表面電路圖案11及柱陣列30來連接至印刷配線基板50。

表面電路圖案11是由位於中繼基板10的中央之半導體晶片20來放射狀展開延伸至其外周側而與中繼焊墊13群相連的形態，因此位於中繼基板10的中央側之晶片側焊墊12群的形成間距是比位於外周側之中繼焊墊13群的形成間距窄。因此，即使有外周側的中繼焊墊13群的形成間距受印刷配線基板50的配線間距的限制而形成比較寬的情事，也會因為可將內周側的晶片側焊墊12間的形成間距設定成充分窄的間隔，所以可使用一般的細間距(fine pitch)的半導體晶片20。

當然，中繼基板10的表面電路圖案11是不使用貫通孔了事的平面電路，中繼基板10的材質是矽或玻璃，因此可藉由一般的半導體製程來高精度地形成微細的表面電路圖案11，可降低製造成本。

並且，中繼基板10是使用半導體晶片20的材質之矽或玻璃基板等來形成。半導體晶片是以電路面為上背面為下來安裝於該中繼基板的背面。半導體晶片的背面全體是經常面向印刷基板的近旁，可在半導體晶片的矽的平面經由印刷配線基板50及矽膠等來持有與印刷配線基板50大面積的接點，因此半導體晶片20的熱的放散性佳，具有半導體晶片20的溫度上昇少之構造上的優點。

而且，中繼基板10與半導體晶片20是具有幾乎同等的線熱膨脹率，因此即使假設在半導體晶片20與中繼基板10之間產生溫度差，作用於半導體晶片20與中繼基板10的焊錫接合部之熱應力也會比將中繼基板設為樹脂製的以往構造更大幅度地減少，因此電性接合的可靠度高。

另一方面，在矽或玻璃製的中繼基板10與一般樹脂製的印刷配線基板50之間是線熱膨脹率的差異比較大。但，就本發明而言，該等之間是藉由柱陣列30來連接，該柱陣列30是在複數條的金屬線34對於中繼基板10的表面正交的方向延伸形成，且各金屬線34會藉由絕緣性樹脂32來成為彼此絕緣的狀態，因此金屬線34群會與絕緣性樹脂32一起彎曲成沿著中繼基板10的面方向，藉此吸收熱應力。因此，可更高度維持此部分的接合的可靠度。

而且，在本實施形態是利用將中繼基板10設為可藉由薄膜形成加工及金屬微細加工製程來形成被動元件及微細配線的矽基板及玻璃基板的情形，在中繼基板10形成表面電路圖案11，且在中繼基板10形成為了半導體晶片20的安定動作所必要的箝位二極體15及電阻17等的被動元件。因此，本實施形態的半導體裝置1是可當作與半導體晶片20一起封裝其動作所必須的被動元件群的1個零件處理，其結果，可使印刷配線基板50側的電路構成簡素化。假設若將該等的被動元件15~17群與積體電路同時製入半導體晶片20本身，則會因為被動元件群的專有面積大，所以晶片尺寸變大，每1個的單價極高。但，本發明是藉由特化成由主動元件的電晶體群所構成的高積體電路來減少佔有面積，結果可使用廉價的半導體晶片20。並且，依照印刷配線基板50側的電路的情況，在必須變更上述的被動元件群的特性時，由於只要變更中繼基板10即可，因此可彈性地對應於規格變更。

並且，使用半導體記憶體或畫像處理晶片等作為半導體晶片時，由於在該半導體晶片的I/O端子流入．流出比較大的電流，因此在本實施形態所示般(參照圖3)，在I/O端子的兩側，I/O端子用的電源端子(VDDQ，VSSQ)會有別於內部邏輯電路用的電源端子 (VDD，VSS)另外設置。為了使半導體晶片20高速動作，不只是將該等全部的電源端子連接至電源線，最好將旁路電容器連接至電源線來高速地供給電荷。於是，本實施形態是利用藉由矽製的基板及玻璃製基板(可藉由薄膜形成加工及金屬微細加工製程進行處理)來形成中繼基板10的情形，在中繼基板10的表面與半導體晶片20重疊的領域，形成由下部面電極18A、電介體層18D及上部面電極18E所構成的旁路電容器18，設為在該面電極18A，18E連接半導體晶片20的I/O用電源(VDDQ，VSSQ)用的外部連接焊墊21之構成，因此該等的電源端子(VDDQ，VSSQ)與旁路電容器18之間是以最小距離連結。因此，可將配線的電感成分形成最小來最大限度活用旁路電容器18的電容而提高半導體晶片20的應答性。

另一方面，本實施形態的柱陣列30是使用：使軸方向一致來排列複數條的金屬線34，且橫貫金屬線34來切斷各金屬線34藉由絕緣性樹脂32來保持彼此的間隔的狀態者而製造者。此柱陣列30是與半導體晶片20或中繼基板10不同另作為別的零件製造，予以接合於中繼基板10使用，完全不影響中繼基板10的處理能力，可高度維持半導體裝置1全體的生產性。並且，因為有別於半導體晶片20另外製造，所以可將其規格規格化而能適用於各種的半導體晶片20之泛用零件化，不需要配合各種的半導體晶片20之專用設計，可大幅度減少開發費用或可靠度試驗費用。又，因為是只回流連接至半導體晶片 20的外部連接焊墊之單純構造的零件，所以可大幅度地降低半導體晶片20的封裝成本。

而且，以能夠將金屬線34切成圓片的方式來切斷在絕緣樹脂32中配置複數條的金屬線34者而製造者，是即使此柱陣列30製造成厚(金屬線34長)，也不會有像藉由電鍍法來形成導電路時那樣導電路越長製造時間越長的情形，且以樹脂來使凝固的柱陣列30因為操縱容易，所以生產性高。

而且，此柱陣列30可藉由調整切斷間隔來設定成所望的厚度尺寸(相當於絕緣性樹脂32的厚度尺寸乃至金屬線34的長度尺寸)。因此，在將該絕緣性樹脂32的厚度設定成適合於緩和因中繼基板10與印刷配線基板50的線熱膨脹率的差所引起容易產生的熱應力的尺寸之下，可更提高焊錫接合部的可靠度。又，由於本實施形態是對於1片的中繼基板10彼此取間隔來接合複數個(4個)的柱陣列30之構成，因此各柱陣列30的變形的自由度高，由熱應力的緩和的面來看更理想。

<其他的實施形態>

本發明並非限於依照上述記述及圖面來說明的實施形態，例如其次那樣的各種形態也為本發明的技術的範圍所包含。

(1)在上述實施形態是使用將金屬線34埋入絕緣性樹脂32內的形態者作為柱陣列30，但本發明並非限於此，只要是具有藉由絕緣性樹脂來成為彼此絕緣的狀態之複數的導電路者即可，其導電路並非限於金屬線，亦可為金屬箔。並且，在使用金屬線時，也非限於銅、銅合金，亦可為鋁等低電阻的金屬材料，或使用多芯線。

(2)在使用金屬線來製造柱陣列時，並非限於上述實施形態那樣藉由單位構造薄板35或層間間隔件32A來區分金屬線34，亦可使例如以熱融合性的樹脂來被覆金屬線的電線複數條集合而令熱融合性樹脂固化，然後，以能夠橫貫金屬線的方式切片。

(3)並且，在上述實施形態是對於柱陣列30的1條的金屬線34分別使一個的第1焊墊36及第2焊墊38對應，但並非限於此，亦可如圖10所示般，對於各1個的第1焊墊36及第2焊墊38，使比該等的直徑更細的徑尺寸的複數條金屬線34對應。如此一來，在製造柱陣列30時，即使形成第1焊墊36及第2焊墊38的位置偏離預定的位置，至少1條的金屬線34會接觸於兩焊墊36，38。因此，即使各焊墊35，36的形成精度低亦可，由此也可提高生產性。

(4)在上述實施形態是舉柱陣列30連接半導體晶片20與玻璃環氧樹脂製的印刷配線基板50之間的形態為例進行說明，但電路基板未必是玻璃環氧樹脂等的有機材料系的電路基板，亦可為矽基板及玻璃基板或其他的半導體等的無機材料系的電路基板。

(5)中繼基板10的基板材質是亦可為矽硼玻璃、石英玻璃、鈉鈣玻璃等的玻璃製，只要可實施薄膜形成加工及金屬微細加工。

(6)在上述實施形態是顯示在1片的中繼基板10搭載1個半導體晶片20的例子，但並非限於此，亦可在一片的中繼基板10搭載複數個的半導體晶片20，且亦可採用中繼基板的多段構成，其係如圖11所示般將在中繼基板10搭載半導體晶片20及柱陣列30的半導體裝置1更經由柱陣列30來連接至矽或玻璃製的輔助中繼基板200，且經由安裝於該輔助中繼基板100的柱陣列300來連接至未圖示的印刷配線基板。如此一來，可在中繼基板100藉由薄膜形成加工及金屬微細加工製程來形成周邊電路而更進一步謀求多機能化。加上，如圖12所示般，亦可經由柱陣列30，300來將複數的中繼基板10，100多段地堆積起來作為立體地構成之多晶片的半導體封裝而更進一步謀求多機能化。此情況，在最上段以外的中繼基板是必須形成上下段的電氣連接用的通孔，因此最好將該等的中繼基板設為玻璃製。

(7)在上述實施形態是將旁路電容器18設為如圖5所示般，將被連接至電源端子VDDQ，VSSQ的一方之第1面電極18A形成於中繼基板10表面，且將被連接至另一方之第2面電極18經由電介體層18D來層疊於第1面電極18A之構成，但並非限於此，亦可以圖13所示的構造來構成旁路電容器65。就此構造而言，首先在中繼基板10的表面(較理想是全面)形成中間電極 61。此中間電極61是亦可藉由濺射手法或電鍍手法來成為金屬面電極，或當中繼基板10的材質為矽時，亦可形成比電阻低(數10Ω以下)的P型或N型的擴散層而取代金屬電極。而且，在該中間電極61的表面(較理想是全面)與上述實施形態同樣形成電介體層62。若如此在全面形成中間電極61及電介體層62，則不需要遮蔽乃至蝕刻用的光微影工程。然後，只要藉由遮蔽乃至蝕刻手法來形成第1面電極63及第2面電極64，且該等藉由焊錫40來連接至各電源端子VDDQ，VSSQ即可。

1‧‧‧半導體裝置

10‧‧‧中繼基板

20‧‧‧半導體晶片

30‧‧‧柱陣列

40‧‧‧焊錫接合部

50‧‧‧印刷配線基板

51‧‧‧焊墊

Claims

一種半導體裝置，係安裝於印刷配線基板的半導體裝置，其特徵為具備：半導體晶片，其係具備既定的半導體積體電路及用以將該半導體積體電路連接至外部電路的外部連接焊墊；矽或玻璃製的中繼基板；表面電路圖案，其係由：形成於該中繼基板的一方的表面，且與前述半導體晶片的前述外部連接焊墊連接之晶片側焊墊群、與此晶片側焊墊群相連而展開延伸至前述中繼基板的外周側之中繼配線群、及與各中繼配線之和前述晶片側焊墊相反側的端部相連之中繼焊墊群所構成；及柱陣列，其係延伸形成於複數的導電路對於前述中繼基板的表面交叉的方向，且設為前述各導電路會藉由絕緣性樹脂來彼此絕緣的狀態，前述導電路的前述中繼基板側的端部會被連接至前述中繼焊墊，前述導電路之和前述中繼基板相反側的端部會被連接至前述印刷配線基板側；及為了前述半導體晶片的電源系的旁路電容器，其係於前述中繼基板之形成前述表面電路圖案的表面中，被形成於與前述半導體晶片重疊的領域，前述旁路電容器係包含：第1面電極，第2面電極，及形成於前述第1面電極與前述第2面電極間的薄膜的電介體層，前述半導體晶片中所含的前述外部連接焊墊係包含：I/O用的外部連接焊墊；及為了I/O用電源的一對的外部連接焊墊，其係被形成夾著前述I/O用的外部連接焊墊，在構成前述旁路電容器的各面電極，為了前述半導體晶片的前述I/O用電源的一對的外部連接焊墊的1個係分別經由焊錫來連接。
如申請專利範圍第1項之半導體裝置，其中，前述柱陣列，係複數條的金屬線會使軸方向一致而排列，且橫貫前述金屬線來切斷前述各金屬線藉由絕緣性樹脂來保持彼此的間隔的狀態者而製造。
如申請專利範圍第2項之半導體裝置，其中，在前述柱陣列之前述中繼基板側的端面，係形成有電路側焊墊，在前述柱陣列之前述印刷配線基板側的端面，係形成有基板側焊墊，前述導電路之前述中繼基板側的端部，係被連接至前述電路側焊墊，且經由前述電路側焊墊來連接至前述中繼焊墊，前述導電路之前述中繼基板側的端部，係被連接至前述基板側焊墊，且經由前述基板側焊墊來連接至前述印刷配線基板側，前述導電路的徑尺寸係形成比前述電路側焊墊或前述基板側焊墊更小，前述導電路係於前述絕緣性樹脂中，以對於前述電路側焊墊或前述基板側焊墊對應有複數條的密度來配置。
如申請專利範圍第1~3項中的任何一項所記載之半導體裝置，其中，複數個的前述柱陣列會彼此取間隔來接合於前述半導體晶片。