TWI578402B - Method of manufacturing wafers - Google Patents
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Description
本發明關於一種利用離子植入剝離法之貼合晶圓的製造方法，特別是關於一種利用再生晶圓且藉由離子植入剝離法來製造貼合晶圓的方法，該再生晶圓是對藉由離子植入剝離法來製造貼合晶圓時所伴隨產生的剝離晶圓施加再生加工而獲得。
作為絕緣層上覆矽晶圓(Silicon-On-Insulator Wafer，SOI晶圓)的製造方法，特別是使尖端積體電路的高性能化成為可能的薄膜SOI晶圓的製造方法，此將已植入離子晶圓貼合後加以剝離來製造SOI晶圓的方法(離子植入剝離法：也被稱為SMART-CUT法，註冊商標)廣受注目。
此離子植入剝離法，是一種如下所述的技術：在兩片矽晶圓之中，於至少其中一片上形成氧化膜，並且自一片矽晶圓(接合晶圓，bond wafer)的上表面植入氫離子或稀有氣體離子等氣體離子，於該晶圓的內部形成離子植入層(又稱為微氣泡層或封入層)。之後，將植入離子的那片矽晶圓的表面隔著氧化膜與另一片矽晶圓(基底晶圓)密接，之後施加熱處理(剝離熱處理)，將微氣泡層作為解理面(劈開面，cleavage plane)
而薄膜狀地剝離其中一片矽晶圓(接合晶圓)。進一步，施加熱處理(結合熱處理)以牢固地結合而製造SOI晶圓(參照專利文獻1)。於此階段，解理面(剝離面)變成SOI層的表面，而可以比較容易得到SOI膜厚薄且均勻性高的SOI晶圓。
此離子植入剝離法，並不限定於隔著絕緣膜來製作貼合SOI晶圓的情況，也可以應用於直接將兩片晶圓貼合而製作貼合晶圓的情況。
於此離子植入剝離法中，對於剝離後的接合晶圓(剝離晶圓)，藉由再次施行再生加工(再新加工，refresh process)，其包含研磨和蝕刻等表面處理，藉此來減少或去除於未結合部所產生的高低差、剝離後的表面粗糙、植入殘留層的影響等，而能重複使用晶圓。關於此再生加工的方法，例如提出了如專利文獻2般，組合去角取面加工(chamfering process)與研磨，以除去存在於去角部的離子植入殘留層的影響。
關於對剝離晶圓進行再生加工，於專利文獻3中，記載有一種技術，其將剝離晶圓表面的研磨裕度(grinding allowance)設為2μm以上、及重複地將剝離晶圓作為接合晶圓來加以再利用。另外，於專利文獻4中，記載有一種技術，其於剝離晶圓的重複再利用中，能最多重複10次大約5μm的研磨的技術。進一步地，於專利文獻5中，記載有一種技術，其將剝離晶圓表面的研磨裕度設為1~5μm以上且將剝離晶圓不斷進行再生加工。
專利文獻1：日本特開平5-211128號公報
專利文獻2：日本特開2001-155978號公報
專利文獻3：日本特開2008-21892號公報
專利文獻4：日本特開2006-140445號公報
專利文獻5：日本特開2007-149907號公報
若測量藉由離子植入剝離法所製作的貼合SOI晶圓的SOI層的膜厚分佈，有時會看到大理石花紋的膜厚不均。若進行接合晶圓剝離後的SOI層表面的外觀檢查，以目視也能觀察到此膜厚不均，此膜厚不均形成以毫米(mm)為單位的圖案(pattern)。
近年來，SOI層的膜厚分佈的標準變得嚴格，使在剝離時會產生的大圖案的膜厚不均消失是很重要的。特別是關於被稱為極薄SOI(Extremely Thin SOI，ETSOI)的SOI層膜厚為30nm以下的種類，這樣的膜厚不均會對生產良率造成很大的影響，因此希望能夠阻止其產生。
本發明是鑑於前述般的問題而完成，目的在於製造一種貼合晶圓，其抑制藉由離子植入剝離法來製造貼合晶圓時於薄膜產生的大理石花紋的膜厚不均，且薄膜的膜厚均勻性高。
為了達成上述目的，依據本發明，提供一種貼合晶
圓的製造方法，其對接合晶圓的表面，離子植入氫離子、稀有氣體離子中的至少一種氣體離子而形成離子植入層，將前述接合晶圓的已植入離子的表面與基底晶圓的表面直接貼合或隔著絕緣膜貼合之後，施加熱處理，並以前述離子植入層為界，使前述接合晶圓的一部分剝離，藉此來製作在前述基底晶圓上具有薄膜之貼合晶圓，該貼合晶圓的製造方法的特徵在於：在將前述接合晶圓與基底晶圓貼合之前，測量前述接合晶圓與前述基底晶圓的厚度，選擇兩片晶圓的厚度的差值是在5μm以上的前述接合晶圓與前述基底晶圓所成的組合，然後，以400℃以下的溫度來進行前述熱處理，並以前述離子植入層為界，使前述接合晶圓的一部分剝離。
若是這樣的貼合晶圓的製造方法，能抑制薄膜的膜厚不均，且能製造一種薄膜的膜厚均勻性高的貼合晶圓。
此時，較佳是以350℃以上的溫度來進行前述熱處理。
若這樣地以350℃以上的溫度來進行熱處理，能以離子植入層為界，使接合晶圓的一部分確實地剝離。
此時，作為前述接合晶圓及/或前述基底晶圓，可使用再生晶圓，該再生晶圓是對在前述貼合晶圓的製造方法中製作貼合晶圓時所伴隨產生的剝離晶圓，進行伴隨有減少厚度的再生加工而成。該再生晶圓，可以是進行過兩次以上前述伴隨有減少厚度的再生加工而成的晶圓；或者是，進行過再生加工的伴隨有5μm以上的厚度減少量的加工而成的晶圓。
如此，特別是利用容易產生膜厚不均的再生晶圓的情況，能夠很適合地應用本發明，且能降低成本，並製造一種薄膜的膜厚均勻性高的貼合晶圓。
另外，前述接合晶圓和前述基底晶圓可以是由單晶矽晶圓所構成，前述絕緣膜可以是由矽氧化膜所構成，前述薄膜可以是SOI層。
如此一來，能製造一種SOI晶圓，其SOI層的薄膜的膜厚均勻性高。
於本發明的貼合晶圓的製造方法中，由於在將接合晶圓與基底晶圓貼合之前，測量接合晶圓與基底晶圓的厚度，選擇兩片晶圓的厚度的差值是在5μm以上的接合晶圓與基底晶圓所成的組合，然後，以400℃以下的溫度來進行熱處理，並以離子植入層為界，使接合晶圓的一部分剝離，因此能抑制薄膜的膜厚不均，並能製造一種薄膜的膜厚均勻性高的貼合晶圓。
10‧‧‧接合晶圓
11‧‧‧基底晶圓
12‧‧‧氧化膜
13‧‧‧離子植入層
14‧‧‧貼合晶圓
15‧‧‧薄膜
16‧‧‧埋置氧化膜
17‧‧‧剝離晶圓
18‧‧‧剝離面
第1圖是本發明的貼合晶圓的製造方法的一例的流程圖。
第2圖是表示實施例1~2、比較例1~3的SOI晶圓的膜厚圖的圖式。
以下，針對本發明來說明實施方式，但本發明並不限於此實施方式。
一般而言，在藉由離子植入剝離法來製作貼合SOI晶圓
時，為了降低成本，常利用再生晶圓來作為接合晶圓或基底晶圓，其中，該再生晶圓是對在製作貼合晶圓時所伴隨產生的剝離晶圓，進行伴隨有減少厚度的再生加工而得到。或者，也有時會利用未使用過的晶圓(未進行過再生加工的晶圓，以下稱為原始晶圓(prime wafer))來作為接合晶圓和基底晶圓。
如上所述，若藉由離子植入剝離法來製作貼合SOI晶圓，會有在貼合SOI晶圓的SOI層產生大理石花紋的膜厚不均這樣的問題，發明人經過詳細地調查，結果得知了以下事項。
將原始晶圓作為接合晶圓和基底晶圓來利用時，若兩片晶圓是由不同的製造批次所製造，SOI層的膜厚不均的產生頻率就會變高。而若接合晶圓和基底晶圓的至少一片是利用再生晶圓時，膜厚不均的產生頻率會變得更高；此外，有再生晶圓的再生次數越多，則產生頻率也會增加的傾向。因此，發明人利用原始晶圓與再生晶圓進行下述實驗，並針對此產生頻率變高的傾向，如以下般地進行考察。
一般而言，能作為接合晶圓與基底晶圓來加以利用的單晶矽晶圓的晶圓厚度是以±15μm的標準來製造。實際上，若是同一個製造批次，晶圓間的厚度差值大約是有±數μm的精度。因此，特別是若利用同一個製造批次所製造的原始晶圓，膜厚不均產生的可能性較低。另一方面，在製造批次不同，晶圓厚度的中位數值有所差異時，即使是原始晶圓彼此之間，兩片晶圓的厚度的差值也有可能超過5μm，而使膜厚不均產生的頻率變高。
在接合晶圓和基底晶圓的至少一片是利用再生晶圓時，由於晶圓因減少加工而變薄，兩片晶圓的厚度的差值超過5μm的可能性提高。特別是，接合晶圓或基底晶圓的其中一片是利用原始晶圓，另一片是利用再生晶圓時，這種可能性會非常高。因此，膜厚不均產生的頻率也會變得更高。
作為接合晶圓和基底晶圓，準備了一種具有示於表1的厚度的由直徑300mm、結晶方位<100>的矽單晶所構成的4種鏡面研磨晶圓。晶圓厚度是利用靜電電容式的測量裝置來測量整個晶圓，並採用其平均值(小數點以下四捨五入)。
利用這4種晶圓，分別作為接合晶圓、基底晶圓，並以下述的製造條件，藉由離子植入剝離法來製作貼合SOI晶圓。之後，實行SOI層的膜厚測量(測量裝置：KLA-Tencor公司製造的Acumap裝置)且評價有無膜厚不均。將其結果示於表2。
此時的貼合SOI晶圓的製造條件，如下所示。
(氧化膜)於接合晶圓上形成55nm的熱氧化膜，基底晶
圓上無氧化膜；(氫離子植入條件)植入能量：48.7keV，劑量(dose)：5×1016/cm2；(剝離熱處理)350℃、4小時+500℃、30分鐘，氬(Ar)環境；(平坦化熱處理)1200℃、1小時，Ar環境；(SOI膜厚調整)藉由犧牲氧化(sacrificial oxide)處理將SOI層的厚度減少到70nm左右。
由表2的結果，可得知若是接合晶圓與基底晶圓的厚度的差值在5μm以上，就會產生SOI層的膜厚不均。此處，表2中的○表示未產生膜厚不均，而×表示產生了膜厚不均。
雖然接合晶圓與基底晶圓的厚度的差值和膜厚不均的產生之間有何關係的機制尚未明瞭，但是推測起因是若厚度不同，根據剝離熱處理來進行剝離時，剝離區域的固有振動頻率(自然頻率，natural frequency)就會不同。
另一方面，在上述製造條件之中，只將剝離熱處理變更成400℃、8小時再進行相同的實驗後，得到了以下結果：
在表2的任何組合中都不會產生SOI層的膜厚不均。
如上所述，本發明人發現產生膜厚不均的起因是接合晶圓與基底晶圓的厚度的差值大，此外，即使在厚度的差值較大的情況下，若以400℃以下的溫度來進行熱處理，便不會產生SOI層的膜厚不均，而完成本發明。
以下，一邊參照第1圖一邊說明本發明的貼合晶圓的製造方法。
於本發明中，例如可以製作一種SOI晶圓，作為在基底晶圓上具有薄膜的貼合晶圓，其在單晶矽晶圓上隔著矽氧化膜形成有SOI層。
首先，如第1(a)圖所示，準備接合晶圓10和基底晶圓11。此時，由已事先測量過厚度的複數片晶圓之中，選擇兩片晶圓的厚度的差值在5μm以上的接合晶圓與基底晶圓所成的組合。此選擇步驟只要是在將接合晶圓與基底晶圓貼合之前進行即可，並不特別限定此貼合步驟之前的其他步驟與選擇步驟之間的實施順序。舉例而言，上述選擇步驟可以在下述的於接合晶圓形成離子植入層的步驟之後進行。
此處，可以是接合晶圓與基底晶圓雙方都利用原始晶圓或是再生晶圓。或者也可以是接合晶圓與基底晶圓的其中一方利用原始晶圓，而另一方利用再生晶圓。此外，所謂的再生晶圓，如上述般，是對製作貼合晶圓時所伴隨產生的剝離晶圓進行伴隨有減少厚度的再生加工而得到的晶圓，由於利用再生晶圓能減少成本因此較佳。特別是進行兩次以上伴隨有減少厚度的再生加工所得的再生晶圓，也就是已被重
複利用兩次以上的再生晶圓、或是作為伴隨有減少厚度的再生加工而減少厚度5μm以上的再生晶圓，即使利用像這樣在以往容易產生薄膜的膜厚不均的再生晶圓，若依據本發明的貼合晶圓的製造方法，也能夠抑制薄膜的膜厚不均。
接下來，如第1(b)圖所示，藉由例如熱氧化或化學氣相沈積(Chemical Vapor Deposition，CVD)等，在接合晶圓10上，使會成為埋置氧化膜16的氧化膜12成長。或者是，在此時形成的氧化膜12也可以只形成於基底晶圓11上，還可以於接合晶圓10和基底晶圓11上都形成。若是製造直接貼合晶圓時，也可以不形成此氧化膜。
接下來，如第1(c)圖所示，自此氧化膜12上，藉由離子植入機，植入氫離子或稀有氣體離子的至少一種氣體離子，在接合晶圓10內形成離子植入層13。此時，以能得到作為目標之剝離矽(薄膜15)的厚度的方式，來選擇離子植入加速電壓。
接下來，如第1(d)圖所示，以植入面接觸基底晶圓11的方式，使已離子植入的接合晶圓10與基底晶圓11密接並貼合。
繼而，使貼合後的晶圓在400℃以下保持預定時間，並施加在離子植入層13而產生微氣泡層且在微氣泡層進行剝離的熱處理(剝離熱處理)，製作如第1(i)圖所示般的在基底晶圓11上形成有埋置氧化膜16與薄膜15而成的貼合晶圓。
像這樣，若以400℃以下的溫度來進行剝離熱處理，即使選擇兩片晶圓的厚度的差值在5μm以上的接合晶圓10
與基底晶圓11所成的組合，也能抑制在剝離後薄膜15的膜厚產生不均，而能製造一種薄膜15的膜厚均勻性高的貼合晶圓14。
另外，剝離熱處理的溫度，較佳為350℃以上。
藉由以350℃以上的溫度來進行剝離熱處理，能以離子植入層13為界，確實地使接合晶圓10的一部分剝離。此外，會有若劑量相同，則剝離熱處理的溫度越低，剝離所需要的時間就變得越長的傾向；因此可考量劑量及剝離熱處理溫度來適當地設定熱處理時間。
此外，藉由對貼合面預先施加電漿處理再貼合，能在室溫下提高密接的晶圓的結合強度。
繼而，如第1(j)圖所示，對此貼合晶圓14施加平坦化熱處理、結合熱處理、研磨等，能使剝離面平坦化、或是提高結合強度。
於上述製造過程中，如第1(e)圖所示，剝離後的接合晶圓10也就是剝離晶圓17作為副產物而產生。剝離晶圓17中，在剝離面18的外周部有未被搬移到基底晶圓11的高低差部。可以進行去除這樣的剝離晶圓17的高低差部等的再生加工，在下一次製造貼合晶圓時作為再生晶圓來利用。剝離晶圓17的再生加工可以例如是以下述方式進行。
首先，如第1(f)圖所示，藉由進行使用例如HF水溶液的清洗，去除與剝離面18相對的表面上的氧化膜以外的氧化膜。之後，藉由研磨剝離面，如第1(g)圖所示，將剝離面平坦化，且一併去除因離子植入而產生的損傷層。之後，如
第1(h)圖所示，藉由進行通常的批次式HF液槽浸漬方式的HF清洗，去除背面的氧化膜12，而能製作出具有與原始晶圓同等級的正面及背面品質的再生晶圓。由於此再生加工，再生晶圓的厚度變得比當初的接合晶圓的厚度更薄。
以下，揭示本發明的實施例及比較例以更具體地說明本發明，但本發明並不限於這些例子。
(實施例1~2、比較例1~3)
將由直徑300mm、結晶方位<100>的矽單晶所構成的鏡面研磨晶圓作為接合晶圓和基底晶圓來使用，且藉由離子植入剝離法來製作貼合SOI晶圓，並評價是否有產生SOI層的膜厚不均。
此時實施例1~2、比較例1~3全都是利用原始晶圓(775μm)作為基底晶圓，且利用進行過兩次再生研磨加工的再生晶圓(765μm)來作為接合晶圓。
另外，剝離熱處理條件是設成記載於表3的條件，其他的製造條件則是與實驗例相同。
將表示膜厚不均的產生狀況的結果(膜厚圖，thickness map)，示於第2圖。由第2圖可知，以400℃進行了剝離熱處理的實施例1、2中未產生膜厚不均，而比較例1~3中有產生膜厚不均。此外，比較例3被認為雖然在以400℃進行的前退火(pre-annealing)之後再以500℃進行熱處理，但是在前退火時未產生剝離，而是在500℃的熱處理中剝離，因而產生膜厚不均。
表3表示出SOI膜厚範圍(面內膜厚的最大值減去最小值而得的差值)；相對於比較例1~3的SOI膜厚範圍是2.0~2.2nm左右，無膜厚不均的實施例1、2的SOI膜厚範圍是1.5~1.6nm左右而為良好。
(實施例3、4)
除了將剝離熱處理條件設為380℃、12小時(實施例3)以及350℃、24小時(實施例4)以外，在與實施例1、2相同條件下製作貼合SOI晶圓，並評價是否有產生SOI層的膜厚不均。
其結果，未產生膜厚不均，SOI膜厚範圍也與實施例1、2同等。
此外，本發明並不限於上述實施形態。上述實施形態僅為例示，凡是與本發明的申請專利範圍所載技術思想實質上具有相同構成，並能達成同樣作用功效的任何實施形態，都包含於本發明的技術範圍中。
舉例而言，於上述記載中是針對隔著絕緣膜來製作貼合
SOI晶圓的情形進行說明，但是本發明也能應用於直接貼合兩片晶圓來製作貼合晶圓的情形。
10‧‧‧接合晶圓
11‧‧‧基底晶圓
12‧‧‧氧化膜
13‧‧‧離子植入層
14‧‧‧貼合晶圓
15‧‧‧薄膜
16‧‧‧埋置氧化膜
17‧‧‧剝離晶圓
18‧‧‧剝離面
Claims (9)
- 一種貼合晶圓的製造方法，其對接合晶圓的表面，離子植入氫離子、稀有氣體離子中的至少一種氣體離子而形成離子植入層，將前述接合晶圓的已植入離子的表面與基底晶圓的表面直接貼合或隔著絕緣膜貼合之後，施加熱處理，並以前述離子植入層為界，使前述接合晶圓的一部分剝離，藉此來製作在前述基底晶圓上具有薄膜之貼合晶圓，該貼合晶圓的製造方法的特徵在於：在將前述接合晶圓與基底晶圓貼合之前，測量前述接合晶圓與前述基底晶圓的厚度，選擇兩片晶圓的厚度的差值是在5μm以上的前述接合晶圓與前述基底晶圓所成的組合，然後，以400℃以下的溫度來進行前述熱處理，並以前述離子植入層為界，使前述接合晶圓的一部分剝離。
- 如請求項1所述的貼合晶圓的製造方法，其中，以350℃以上的溫度來進行前述熱處理。
- 如請求項1所述的貼合晶圓的製造方法，其中，利用再生晶圓來作為前述接合晶圓及/或前述基底晶圓，該再生晶圓是對在前述貼合晶圓的製造方法中製作貼合晶圓時所伴隨產生的剝離晶圓，進行伴隨有減少厚度的再生加工而成。
- 如請求項2所述的貼合晶圓的製造方法，其中，利用再生晶圓來作為前述接合晶圓及/或前述基底晶圓，該再生晶圓是 對在前述貼合晶圓的製造方法中製作貼合晶圓時所伴隨產生的剝離晶圓，進行伴隨有減少厚度的再生加工而成。
- 如請求項3所述的貼合晶圓的製造方法，其中，前述再生晶圓是進行過兩次以上前述伴隨有減少厚度的再生加工而成的晶圓。
- 如請求項4所述的貼合晶圓的製造方法，其中，前述再生晶圓是進行過兩次以上前述伴隨有減少厚度的再生加工而成的晶圓。
- 如請求項3至請求項6中任一項所述的貼合晶圓的製造方法，其中，前述再生晶圓是進行過作為再生加工的伴隨有5μm以上的厚度減少量的加工而成的晶圓。
- 如請求項1至請求項6中任一項所述的貼合晶圓的製造方法，其中，前述接合晶圓和前述基底晶圓是由單晶矽晶圓所構成，前述絕緣膜是由矽氧化膜所構成，前述薄膜是SOI層。
- 如請求項7所述的貼合晶圓的製造方法，其中，前述接合晶圓和前述基底晶圓是由單晶矽晶圓所構成，前述絕緣膜是由矽氧化膜所構成，前述薄膜是SOI層。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009141954A1 (ja) * | 2008-05-21 | 2009-11-26 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法及び貼り合わせウェーハ |
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|---|---|---|---|---|
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| FR2839385B1 (fr) * | 2002-05-02 | 2004-07-23 | Soitec Silicon On Insulator | Procede de decollement de couches de materiau |
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| JP4715470B2 (ja) * | 2005-11-28 | 2011-07-06 | 株式会社Ｓｕｍｃｏ | 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ |
| JP4839818B2 (ja) * | 2005-12-16 | 2011-12-21 | 信越半導体株式会社 | 貼り合わせ基板の製造方法 |
| JP5314838B2 (ja) * | 2006-07-14 | 2013-10-16 | 信越半導体株式会社 | 剥離ウェーハを再利用する方法 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009141954A1 (ja) * | 2008-05-21 | 2009-11-26 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法及び貼り合わせウェーハ |
| JP2013089720A (ja) * | 2011-10-17 | 2013-05-13 | Shin Etsu Handotai Co Ltd | 剥離ウェーハの再生加工方法 |
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