TWI575688B

TWI575688B - 直通矽晶穿孔製程

Info

Publication number: TWI575688B
Application number: TW101130783A
Authority: TW
Inventors: 諶佳佳; 許啟茂; 鄭存閔; 許經偉; 賴思豪; 蔡惠如; 温在宇; 楊清利; 郭建利
Original assignee: 聯華電子股份有限公司
Priority date: 2012-08-24
Filing date: 2012-08-24
Publication date: 2017-03-21
Also published as: TW201409643A

Description

直通矽晶穿孔製程

本發明係關於一種直通矽晶穿孔製程，且特別係關於一種直通矽晶穿孔製程，其在形成氧化層於基底背面前先形成抑制鈍化層。

直通矽晶穿孔技術主要在於解決晶片間互連的問題，屬於一種新的三度空間立體封裝技術。當紅的直通矽晶穿孔技術藉由三度空間的堆疊、經由矽穿孔創造出更符合輕、薄、短、小之市場需求產品，提供微機電系統(MEMS)、光電及電子元件等晶圓級封裝所需之封裝製程技術。

詳細而言，直通矽晶穿孔技術在晶圓上以蝕刻或雷射的方式鑽孔，再將導電材料如銅、多晶矽、鎢等填入導孔(Via)形成導電的通道(即連接內、外部的接合線路)。最後將晶圓或晶粒(die)薄化再加以堆疊、結合(bonding)，而成為三度空間的堆疊積體電路(3D IC)。如此一來，就可以取代打線連結(wire bonding)方式。改以蝕刻的方式鑽孔(Via)並形成導通電極，不僅可以省去打線空間，也可以縮小了電路板的使用面積與封裝件的體積。因為採用直通矽晶穿孔技術的構裝內部接合距離，即為薄化後之晶圓或晶粒的厚度，相較於採取打線連結的傳統堆疊封裝，三度空間堆疊積體電路的內部連接路徑更短，相對可使晶片間的傳輸電阻更小、速度更快、雜訊更小、效能更佳。尤其在中央處理器(CPU)與快取記憶體，以及記憶卡應用中的資料傳輸上，更能突顯直通矽晶穿孔技術的短距離內部接合路徑所帶來的效能優勢。此外，三度空間堆疊積體電路封裝後的尺寸等同於晶粒尺寸。在強調多功能、小尺寸的可攜式電子產品領域，三度空間堆疊積體電路的小型化特性更是市場導入的首要因素。

在直通矽晶穿孔的製程中，欲在晶圓上進行上述例如填入導電材料於導孔中等製程時，需先將晶圓固定於機台上，其中固定於機台的方法一般可以真空或電壓等方式固定。然而，由於晶圓背面的氧化層一般皆達1微米(micron,μm)的厚度，如此將導致晶圓無法固定於靜電吸附盤(E-chuck)等之機台。即便增加機台施加於晶圓的電壓或氣壓等欲使其能固定於機台上，亦會產生跳片、滑片、甚至晶圓破裂等問題。

本發明提出一種直通矽晶穿孔(through silicon via,TSV)製程，其在形成氧化層之前先形成抑制鈍化層於基底的背面，俾降低所形成之氧化層的厚度，進而防止製程中在固定晶圓時因氧化層太厚而造成無法固定、跳片、滑片或晶圓碎裂的問題。

本發明提供一種直通矽晶穿孔(through silicon via,TSV)製程，包含有下述步驟。首先，提供一基底，具有一正面以及一背面。接著，形成一抑制鈍化層於基底的背面。然後，形成一氧化層於抑制鈍化層上。

基於上述，本發明係提供一種直通矽晶穿孔製程，其先形成一抑制鈍化層於基底的背面，再形成氧化層於抑制鈍化層上。如此一來，可抑制氧化層的形成，而有效降低氧化層的厚度，進而解決晶圓無法固定於機台上或晶圓跳片、滑片、甚至碎裂等問題。

第1-8圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。現以穿矽轉接板(Through Silicon Interposer,TSI)為例做說明，首先，如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。

接著，請參閱第1-2圖，形成抑制鈍化層120於基底110的背面S2。詳細而言，如第1圖所示，基底110具有一正面S1以及一背面S2。可先同時形成一抑制鈍化層120於基底110的正面S1以及背面S2。然後，如第2圖所示，移除位於正面S1之抑制鈍化層120，而暴露出基底110的正面S1。在本實施例中，抑制鈍化層120為一氮化層，但本發明不以此為限。在其他實施例中，抑制鈍化層120 可例如為非結晶碳(amorphous carbon)等其他材料，其可抑制後續氧化層的形成且較佳具有容易去除的優點。抑制鈍化層120可例如由一熱(thermal)製程或一化學氣相沉積(chemical vapor deposition,CVD)製程形成。在本實施例中，抑制鈍化層120為一氮化層，且其由一熱(thermal)製程同時形成於基底110之正面S1及背面S2。然而，在其他實施例中，可以化學氣相沉積(chemical vapor deposition,CVD)製程僅形成抑制鈍化層120於基底110的背面S2。如此，則不必再移除位於正面S1之抑制鈍化層120。再者，在其他實施例中，亦可不移除位於正面S1之抑制鈍化層120，視實際製程或結構需要而定。

接續，如第3圖所示，自基底110的正面S1形成至少一孔洞V於基底110中，孔洞V可例如以蝕刻製程P1形成，但本發明不以此為限。蝕刻製程P1可為一乾蝕刻製程，或一乾蝕刻製程搭配一濕蝕刻製程等，其先以乾蝕刻製程形成一預定深度，再以濕蝕刻製程進一步優化此孔洞V的輪廓，但本發明不以此為限。孔洞V具有高深寬比，用以形成直通矽晶穿孔結構。一般而言，孔洞V之深度/直徑之比率可大於10，但本發明不以此為限。詳細而言，形成孔洞V於基底110的方法可如下。首先，形成一硬遮罩(未繪示)於基底110上。硬遮罩(未繪示)可例如包含一墊氧化層(未繪示)以及一墊氮化層(未繪示)等，甚至是前述步驟中未去除的抑制鈍化層120，但本發明不以此為限。接著，將硬遮罩(未繪示)圖案化以形成一圖案化的硬遮罩(未繪示)，然後利用蝕刻等方法，將圖案化的硬遮罩(未繪示)的圖案轉移至基底110，而於基底110中形成孔洞V。

或者，本發明之另一實施例亦可如第9-10圖的方法所示，先形成孔洞V於基底110中再形成抑制鈍化層120於基底110的背面S2，其中第9-10圖係繪示本發明另一實施例之直通矽晶穿孔製程之剖面示意圖。

詳細而言，如第9圖所示，首先例如以蝕刻製程P1等方法自基底110的正面S1形成至少一孔洞V於基底110中，其中可如前述的製程方法形成孔洞V，故不再贅述。然後，如第10圖所示，同時形成抑制鈍化層120於基底110的正面S1以及背面S2，其中形成抑制鈍化層120的方法可例如以熱(thermal)製程形成。之後，如第3圖所示，移除位於正面S1之抑制鈍化層120。當然，在其他實施例中可例如以化學氣相沉積製程直接形成抑制鈍化層120於基底110的背面S2。如此，則不必再移除位於基底110之正面S1的抑制鈍化層120。另外，在其他實施態樣中，亦可不移除位於基底110之正面S1的抑制鈍化層120，視實際需要而定。

接著，在形成孔洞V於基底110的正面S1，以及形成抑制鈍化層120於基底110的背面S2(如第1-3圖所述之方法或者如第9-10圖及第3圖所述之方法)之後，如第4圖所示，形成一厚度達1微米(micron,μm)以上的氧化層130於抑制鈍化層120上。一般而言，氧化層130可例如利用爐管等而以熱氧化製程形成，故會同時形成氧化層130於基底110之正面S1以及背面S2。在此強調，在本實施例中，由於基底110的背面S2已生成有一抑制鈍化層120，且抑制鈍化層120為一氮化層，其不但可抑制氧化層130的形成，且在氧化層130在形成時，會置換部分的抑制鈍化層120，俾使抑制鈍化層120的厚度更薄，而可達到同時薄化抑制鈍化層120以及氧化層130的目的。如此一來，薄化抑制鈍化層120的厚度可減低抑制鈍化層120施加於基底110的應力。

如第5圖所示，將整片晶圓100固定於機台10上，以進行後續之半導體製程。首先，如第5圖的左圖所示，機台10具有一機座12以及複數個伸縮頂針14伸出於機座12上。晶圓100則放置於伸縮頂針14上。然後，伸縮頂針14會縮回至機座12中，如第5圖的右圖所示，俾使晶圓100承載於機座12上，以利後續之濺鍍等製程。在此強調，由於本發明係先形成抑制鈍化層120於基底110的背面S2，再形成氧化層130，是以本發明可大幅降低基底110背面S2之氧化層130的厚度。在一實施態樣中，如先形成300埃(angstroms)的氮化層作為抑制鈍化層120，再形成1微米(microns)的氧化層130，則實際上僅會在基底110背面S2形成約266埃(angstroms)厚度的氧化層130，而剩下約147埃(angstroms)厚度的氮化層；換言之，則有約153埃(angstroms)厚度的氮化層被置換為氧化層130，然而原先1微米(microns)厚度的氧化層130實際上僅形成113埃(angstroms)厚度的氧化層130。是以，採用本發明之先形成抑制鈍化層120於基底110的背面S2，再形成氧化層130的方法可有效抑制氧化層130的形成，進而可防止由於氧化層130太厚而造成的晶圓100無法固定在機台10上，或者晶圓跳片、滑片、甚至碎裂的問題。再者，由吾人的實驗資料得知，如形成300埃(angstroms)厚度的氮化層作為抑制鈍化層120，可最有效的抑制氧化層130的形成。換言之，如形成之氮化層小於300埃(angstroms)，則無法有效抑制氧化層130的形成；但當形成之氮化層大於300埃(angstroms)，則所實際形成之氧化層130的厚度約與形成300埃(angstroms)厚度的氮化層時差異不大，反而增加了形成氮化層的製程時間以及製程成本，且增加氮化層施加於基底110的應力。

在本實施例中，氧化層130係為進行一硼磷矽玻璃(boro-phosphosilicate glass,BP-FLOW)流程而得，但本發明不以此為限。此外，在形成氧化層130之前，本發明還可先選擇性地填入一襯墊層(未繪示)或其他絕緣層(未繪示)於孔洞V中，特別是孔洞V的側壁。襯墊層(未繪示)或絕緣層(未繪示)可例如為氧化層或氮化層等，如此可與氧化層130形成更厚的氧化層、氮化層/氧化層的雙層結構，或者氧化層/氮化層/氧化層的三層結構等複數層結構。

接續，為清晰揭示本發明，以下圖示將省略繪示機台10的部分，繼續說明本發明在機台10上進行之半導體製程。

如第6圖所示，填入一導電材料140於孔洞V中。導電材料140可包含一阻障層142、一晶種層144以及一主導電層146等。詳細而言，先形成阻障層142於氧化層130上，再填入晶種層144於阻障層142上。而後，填入主導電層146於孔洞V中。阻障層142可例如為一氮化鈦層或一氮化鉭層等所組成之單層或多層的結構，但本發明不以此為限。晶種層144及主導電層144可例如以銅形成。晶種層144可以物理氣相沈積(physical vapor deposition,PVD)製程形成，提供主導電層146附著之用，如此，主導電層146則可以例如電化學電鍍(electro-chemical plating,ECP)等方式形成於晶種層144上。

接著，進行一化學機械研磨製程P2，平坦化導電材料140，直至基底110正面S1、或正面S1的硬遮罩(未繪示)、或是前述步驟中未去除的抑制鈍化層120，如第7圖所示，以形成一平坦化的導電材料140’，其中平坦化的導電材料140’可包含一平坦化的阻障層142’、一平坦化的晶種層144’以及一平坦化的主導電層146’。接著，可選擇性地移除位於基底110的背面S2的氧化層130以及抑制鈍化層120，如第8圖所示，並自基底110的背面S2再薄化基底110，至暴露出平坦化的導電材料140’，而形成直通矽晶穿孔V’。

承上，本發明系先形成一抑制鈍化層120至少於基底110的背面S2，然後再形成氧化層130於抑制鈍化層120上。如此，可抑制氧化層130的形成，而有效降低氧化層130的厚度，進而防止晶圓100無法固定於機台10上或晶圓100晶圓跳片、滑片、甚至碎裂的問題。

再者，前述本發明之直通矽晶穿孔(Through Silicon Via,TSV)製程雖以穿矽轉接板(Through Silicon Interposer,TSI)為例做說明，但其亦可適用於各種晶圓級的直通矽晶穿孔製程，例如先鑽孔(via first)製程或後鑽孔(via last)製程等。舉例而言，先鑽孔製程又可分為在金氧半導體(MOS)前與在金氧半導體後製作直通矽晶穿孔結構兩種變化。以下將例舉出2種應用本發明之直通矽晶穿孔製程，但本發明之應用範圍非限於此。

如第11圖所示，在金氧半導體後及在金屬內連線前的先鑽孔製程步驟，則是先將一MOS電晶體M形成於一基底210之一正面S3上(如左圖所示)，並形成一層間介電層230於正面S3上；然後，再自基底210之正面S3形成凹槽r1於層間介電層230以及基底210中，於凹槽r1的側壁與底部上形成一絕緣層(未圖示)，並填入一導電金屬240(如右圖所示)。之後，形成所需之金屬內連線於並由一背面S4薄化基底210至露出導電金屬240。

承上，在形成絕緣層前，則需先進行本發明之直通矽晶穿孔製程，亦即先形成一抑制鈍化層(未繪示)於基底210的背面S4，然後才形成該絕緣層(未繪示)於抑制鈍化層上，方可將晶圓200 穩定地固定於製程之機台(未繪示)上。在此例中，由於基板210的正面S3已有完成的主動元件，為了避免影響到主動元件的效能與可靠度，較佳地使用化學氣相沉積製程僅將鈍化層形成在基板210的背面S4上。

或者，如第12圖所示，在金屬內連線後的後鑽孔製程步驟，即先將一MOS電晶體M形成於一基底210之一正面S3，並形成一層間介電層230以及一多層之內連線結構250於正面S3上(如左圖所示)；然後，再由基底210的正面S3形成一凹槽r2於多層之內連線結構250、層間介電層230以及基底210中，於凹槽r2的側壁與底部上形成一絕緣層(未圖示)並填入一導電金屬260(如右圖所示)。

承上，在形成絕緣層前，則需先進行本發明之直通矽晶穿孔製程，亦即先形成一抑制鈍化層(未繪示)於基底210的背面S4，然後才形成該絕緣層(未繪示)於抑制鈍化層上，方可將晶圓200穩定地固定於製程之機台(未繪示)上。在此例中，由於基板210的正面S3已有完成的主動元件，為了避免影響到主動元件的效能與可靠度，較佳地使用化學氣相沉積製程僅將鈍化層形成在基板110的背面S4上。

綜上所述，本發明係提供一種直通矽晶穿孔製程，其先形成一抑制鈍化層於基底的背面，再形成氧化層於抑制鈍化層上。如此一來，可抑制氧化層的形成，而有效降低氧化層的厚度，進而解決晶圓無法固定於機台上或晶圓跳片、滑片、甚至碎裂等問題。更進一步而言，抑制鈍化層可在進行蝕刻製程以形成孔洞之前形成，或者在進行蝕刻製程之後形成。再者，抑制鈍化層可以化學氣相沉積製程等僅形成於基底之背面等製程行成；或者，以熱製程等會同時形成於基底之正面以及背面等製程形成，其之後再根據製程或結構需求，可選擇性地移除位於基底之正面的抑制鈍化層。再者，本發明之直通矽晶穿孔製程可搭配各種後續之直通矽晶穿孔製程，例如先鑽孔(via first)製程或後鑽孔(via last)製程等，而形成不同之具有直通矽晶穿孔的半導體結構。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧機台

12‧‧‧機座

14‧‧‧伸縮支座

100‧‧‧晶圓

110、210‧‧‧基底

120‧‧‧抑制鈍化層

130‧‧‧氧化層

140‧‧‧導電材料

140’‧‧‧平坦化的導電材料

142‧‧‧阻障層

142’‧‧‧平坦化的阻障層

144‧‧‧晶種層

144’‧‧‧平坦化的晶種層

146‧‧‧主導電層

146’‧‧‧平坦化的主導電層

200‧‧‧晶圓

230‧‧‧層間介電層

240、260‧‧‧導電金屬

250‧‧‧多層之內連線結構

M‧‧‧MOS電晶體

P1‧‧‧蝕刻製程

P2‧‧‧研磨製程

r1、r2‧‧‧凹槽

S1、S3‧‧‧正面

S2、S4‧‧‧背面

V‧‧‧孔洞

第1-8圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

第9-10圖係繪示本發明另一實施例之直通矽晶穿孔製程之剖面示意圖。

第11圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

第12圖係繪示本發明一實施例之直通矽晶穿孔製程之剖面示意圖。

10‧‧‧機台

12‧‧‧機座

14‧‧‧伸縮支座

100‧‧‧晶圓

110‧‧‧基底

120‧‧‧抑制鈍化層

130‧‧‧氧化層

S1‧‧‧正面

S2‧‧‧背面

V‧‧‧孔洞

Claims

一種直通矽晶穿孔(through silicon via,TSV)製程，包含有：提供一基底，具有一正面以及一背面；自該基底的該正面形成至少一孔洞於該基底中；形成一抑制鈍化層於該基底的該背面；以及同時形成一氧化層於該抑制鈍化層上以及該孔洞中。
如申請專利範圍第1項所述之直通矽晶穿孔製程，其中該抑制鈍化層包含一氮化層。
如申請專利範圍第1項所述之直通矽晶穿孔製程，其中該抑制鈍化層包含由一熱(thermal)製程或一化學氣相沉積(chemical vapor deposition,CVD)製程所形成者。
如申請專利範圍第1項所述之直通矽晶穿孔製程，其中在形成該氧化層時，部分該抑制鈍化層被氧置換而形成該氧化層的一部份。
如申請專利範圍第1項所述之直通矽晶穿孔製程，其中當形成該抑制鈍化層於該基底的該背面時，該抑制鈍化層亦形成於該基底的該正面。
如申請專利範圍第1項所述之直通矽晶穿孔製程，其中形成該抑制鈍化層於該基底的該背面的步驟，包含：同時形成該抑制鈍化層於該基底的該正面以及該背面；以及移除位於該正面的該抑制鈍化層。
如申請專利範圍第1項所述之直通矽晶穿孔製程，其中該氧化層包含由一熱氧化製程形成。
如申請專利範圍第1項所述之直通矽晶穿孔製程，更包含：進行一蝕刻製程，以自該基底的該正面形成至少一孔洞於該基底中。
如申請專利範圍第8項所述之直通矽晶穿孔製程，其中該蝕刻製程係實施於形成該抑制鈍化層之前。
如申請專利範圍第8項所述之直通矽晶穿孔製程，其中該蝕刻製程係實施於形成該抑制鈍化層之後。
如申請專利範圍第8項所述之直通矽晶穿孔製程，其中該孔洞的深度/直徑比大於10。
如申請專利範圍第8項所述之直通矽晶穿孔製程，在形成該氧化層之後，更包含：填入一導電材料於該孔洞。
如申請專利範圍第12項所述之直通矽晶穿孔製程，其中該導電材料包含一阻障層、一晶種層以及一主導電層。
如申請專利範圍第13項所述之直通矽晶穿孔製程，其中填入該導電材料於該孔洞的步驟，包含：填入該阻障層於該孔洞的側壁；填入該晶種層於該阻障層上；以及填入該主導電層於該孔洞。
如申請專利範圍第12項所述之直通矽晶穿孔製程，在填入該導電材料於該孔洞之後，更包含：進行一研磨製程，以平坦化該導電材料。
如申請專利範圍第1項所述之直通矽晶穿孔製程，在形成該氧化層之後，更包含：移除位於該基底的該背面的該氧化層；以及自該基底的該背面薄化該基底。