JP2010219526A - 半導体デバイスおよび半導体デバイスの製造方法 - Google Patents
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Abstract
【課題】シリコン貫通ビア(TSV)を用いて半導体ダイ接続部を作製するシステムおよび方法を提供する。
【解決手段】隣接するダイ501、505、507同士の間のダイ接続部に対して低抵抗経路を確立するとともに、複数のダイの間の貫通チャネルに対して低抵抗経路を提供するために、ビアファーストのTSV401およびビアラストのTSV403の両方を用いて半導体ダイが製造される。
【選択図】図5
【解決手段】隣接するダイ501、505、507同士の間のダイ接続部に対して低抵抗経路を確立するとともに、複数のダイの間の貫通チャネルに対して低抵抗経路を提供するために、ビアファーストのTSV401およびビアラストのTSV403の両方を用いて半導体ダイが製造される。
【選択図】図5
Description
この出願は、2009年3月6日に出願された、「3次元システムインパッケージ構造(Three-Dimensional System-in-Package Architecture)」という名称を有する米国仮特許出願連続番号第61/158,260号の利益を請求し、当該仮特許出願はここに参照により援用される。
本発明は、半導体デバイスを接続するためのシステムおよび方法に関し、より詳細には、ビアファースト(via-first)のシリコン貫通ビア(through-silicon via; TSV)とビアラスト(via-last)のTSVとを用いてシステムインパッケージ(SiP)構成においてダイを接続するためのシステムおよび方法に関する。
一般的に、シリコン貫通ビア(TSV)は、電気的接続をシステムインパッケージ(SiP)構造内に形成し、半導体ダイ基板を通って複数の半導体ダイを接続するように用いられている。これらのTSVを形成する1つの方法は、半導体ダイの金属化層の形成前に基板を貫通するようにTSVを形成するビアファースト法として知られている。TSVは、基板の近くの金属化層に電気的に接続される。しかし、このような接続は実際には、基板上に配置されたアクティブデバイスへの接続のための低抵抗経路を維持している間、(たとえば、電力を他のダイに供給するための)如何なる貫通接続の抵抗も増加させる。この抵抗には、ダイの他方の側に到達するよう電気が必ず通る金属化層の抵抗も必ず含まれる。
この貫通抵抗(feedthrough resistance)を低下させるために、ビアラスト法として知られている別の方策を用いることができる。この方法では、金属化層がまず基板の上に形成され、TSVが基板および金属化層の両方を通って延在するように形成される。この方策によって、金属化層からの抵抗を加えることなく、ダイを通る直線経路が可能になる。しかし、このようなTSVは、ダイの一方の側からダイの他方の側(および他のダイ)までの抵抗を低下つつも、自身が配置されるダイ上のアクティブデバイスへの抵抗を増加させる。なぜならば、電気信号は、ビアラストTSVに沿って半導体ダイ中を通って伝わり、さらに、アクティブデバイスに到着するよう金属化層を通って戻らなければならないからである。
よって、アクティブデバイスへの接続について抵抗を増加させることなく貫通抵抗を低下することができるシステムが必要とされている。
システムインパッケージ(SiP)構造においてシリコン貫通ビア(TSV)のハイブリッド構造を提供する本発明の実施例によって、これらの問題およびその他の問題は概して解決または解消され、技術的な利点が概して達成される。
本発明の実施例に基づいて、半導体デバイスは、第1の側および第1の側と対向する第2の側を有する基板と、基板の第1の側の上に配置される第1導電領域とを含む。第1導電ビアが、第1導電領域を通って延伸することなく基板の第2の側から第1導電領域に延伸し、第2導電ビアが、基板の第2の側から第1導電領域を通って延伸する。
本発明の別の実施例に基づいて、半導体デバイスは、第1基板と第1金属化領域とを含む第1半導体ダイを含み、第1基板は、第1の側と第2の側とを含む。第1導電ビアが、第1基板の第2の側から第1基板の第1の側に延伸し、第1金属化領域で終端する。第2導電ビアが、第1半導体ダイを通って延伸する。
本発明のさらに別の実施例に基づいて、半導体デバイスを製造する方法は、第1基板を提供し、第1基板を通るように第1導電ビアを形成するステップを含む。第1導電領域が第1基板の上に形成され、第2導電ビアが第1基板および第1導電領域の両方を通るように形成される。
本発明の実施例の利点は、ビアファーストのTSVを通じて、隣接するダイの接続部に対して低抵抗経路を提供しながら、ビアラストのTSVを通じて、複数のダイの接続部に対して貫通チャネル(feedthrough channel)も提供することができることである。TSVの正確な使用法に依って異なるTSVを設けることで、相互接続部の全体的な抵抗を低下することができる。
ここで、本発明およびその利点のより完全な理解のために、添付の図面に関連して以下の説明を参照する。
異なる図面における対応する数字および符号は一般的に、特に指定のない限り、対応する部分を指す。これらの図面は、実施例の対応する局面を明確に例示するよう描かれるが、必ずしも尺度決めされて描かれているわけではない。
本発明の実施例の作製および使用を以下に論じる。しかしながら、本発明は、幅広い様々な文脈において具現化され得る多くの適用可能な発明概念を提供すると理解されるべきである。論じられる具体的な実施例は単に、この発明を作製および使用するための具体的な方法を例示するのみであり、この発明の範囲を限定するものではない。
本発明は、特定の文脈において、本発明の実施例、即ちビアファーストのシリコン貫通ビア(TSV)とビアラストのTSVとのハイブリッド構造を有する3次元システムインパッケージ(SiP)構造に関して説明される。しかし、本発明は、他のタイプの電気的接続にも適用され得る。
図1を参照して、アクティブデバイス102と層間誘電体(interlayer dielectric; ILD)104とを有する基板101が示される。この基板は、第1の側105と、第1の側105と反対側の第2の側107と、その中に形成されるビアファーストのTSVビア103とを有する。基板101は、ドープまたは非ドープのバルクシリコン、またはシリコンオンインシュレータ(silicon-on-insulator; SOI)基板のアクティブ層を含み得る。一般的に、SOI基板は、例えばシリコン、ゲルマニウム、シリコンゲルマニウム、SOI、シリコンゲルマニウムオンインシュレータ(silicon germanium-on-insulator; SGOI)、またはそれらの組み合わせなどの半導体材料の層を含む。用いられ得る他の基板は、多層基板、傾斜基板(gradient substrate)、またはハイブリッド配向基板(hybrid orientation substrate)を含む。
アクティブデバイス102は、2つのトランジスタとして図1に表される。しかし、当業者には認識されるであろうように、例えばコンデンサ、レジスタ、インダクタ、high-kメタルゲートデバイスなどのさまざまなアクティブデバイスを用いて、設計における所望の構造上および機能上の必要条件を作り出すことができる。アクティブデバイス102は、任意の好適な方法を用いて、基板101の表面内または基板の表面上のいずれかに形成され得る。
ILD104は、当該技術においてILD104を形成するために公知であるとともに使用されている、化学気相成長、スパッタリング、または任意の他の方法によって基板101およびアクティブデバイス102の上に形成される。ILD104は、典型的には、平坦化された表面を有し得、酸化ケイ素からなり得るが、例えばhigh-k材料などの他の材料も代替的に用いられ得る。随意であるが、ILD104は、アクティブデバイス102内において、基板101に歪み(strain)を与えるように形成されてもよく、これにより、当該技術において公知のように、アクティブデバイス102の全体的な性能が向上することになる。
ビアファーストのTSV(via-first TSV)103は、まず好適なフォトレジスト(図示せず)を塗布して現像し、次いでILD104と基板101とをエッチングして開口を形成することで形成され得る。この段階の開口は、少なくともアクティブデバイス102よりも更に基板101内に延伸し、完成した基板101の最終的な所望の厚さよりも少なくとも大きい深さまで延伸するよう形成される。よって、この深さは、第1基板101の全体設計に依存するが、基板101の表面から約1μm〜約700μm間、例えば約50μm下であり得る。開口は、約1μm〜約100μm間、例えば約6μmの直径を有するように形成され得る。
一旦この開口が形成されると、開口は、バリア層と導電材料とで充填され、これによりビアファーストのTSV103を形成することができる。バリア層は、例えば窒化チタンのような導電材料を含み得るが、例えば窒化タンタル、チタン、または誘電材料などの他の材料が代替的に用いられてもよい。バリア層は、例えばプラズマ化学気相成長法(PECVD)といった化学気相成長(CVD)を用いて形成され得る。しかし、他の代替的なプロセス、例えばスパッタリングまたは有機金属化学気相成長法(MOCVD)も代替的に用いられてもよい。バリア層は、ビアファーストのTSV103のための開口の下部形状に合致するように形成される。
導電材料は、銅を含み得るが、例えばアルミニウム、合金、ドープされたポリシリコン、それらの組み合わせなどの他の好適な材料も代替的に用いることができる。導電材料は、シード層を堆積して、シード層上に銅を電気めっきし、ビアファーストのTSV103のための開口を充填および過剰充填することによって形成することができる。一旦ビアファーストのTSV103のための開口が充填されれば、ビアファーストのTSV103のための開口の外部の余分なバリア層と余分な導電材料とが、例えば化学機械研磨(chemical mechanical polishing; CMP)の研削プロセスによって除去される。しかしながら、任意の好適な除去プロセスが用いられてもよい。
図2は、金属化層201をILD104、基板101、およびビアファーストのTSV103の上に形成することを示す。金属化層201は、基板101、アクティブデバイス102、ILD104、およびビアファーストのTSV103の上に形成され、さまざまなアクティブデバイス102を接続して機能回路網を形成するように設計されている。金属化層201は、誘電材料と導電材料とが交互に重なった層から形成され、任意の好適なプロセス(例えば、堆積、ダマシン(damascene)、デュアルダマシン(dual damascene)など)によって形成され得る。実施例では、ILD104によって基板101から分離された少なくとも4つの金属化層が存在するが、金属化層201の明確な数は、半導体ダイの全体設計に少なくとも部分的に依存する。
接触パッド203は、回路網(アクティブデバイス102および金属化層201を含む)から他のデバイス(例えば下記において図5に関して述べられるような他の半導体ダイ)への接続を提供するために、金属化層201の上層内に形成され得る。接触パッド203は、アルミニウムを含み得、金属化層201の下層から接続部に接触するようにアルミニウム層を適合させて堆積することで形成され得る。一旦アルミニウム層が堆積されると、フォトレジストが次いでこの層の上に形成される。次いで、アルミニウム層はエッチングされて、これにより接触パッド203を形成する。
図3は、ビアラストのTSV(via-last TSV)301の形成を示している。ビアラストのTSV301は、好適なフォトレジスト(図示せず)を塗布して現像し、次いで金属化層201、ILD104、および基板101の少なくとも一部をエッチングすることで形成され得る。ビアファーストのTSV103に類似したビアラストのTSV301は、少なくともアクティブデバイス102よりも更に基板101内に延伸し、基板101の最終的な所望の高さより大きい深さまで延在するように形成される。よって、基板101の表面からのビアラストのTSV301の深さは、デバイスの全体設計に依存するが、約1μm〜約700μmの間、例えば約50μmであり得る。また、ビアラストのTSV301は、約1μm〜約100μmの間、例えば約6μmの直径を有し得る。
随意であるが、ビアラストの接触パッド(図示せず)がさらに、他のデバイスへの外部接続を提供するためにビアラストのTSV301の上に形成されてもよい。ビアラストの接触パッドは、図2に関連して上述した接触パッド203に類似の態様かつ類似の材料で形成することができる。しかし、ビアラストの接触パッドを形成する任意の好適な材料および方法が代替的に用いられてもよい。
図4は、ビアファーストのTSV103とビアラストのTSV301とを露出させてビアファーストのTSV401とビアラストのTSV403とを形成するための基板101の薄化を示している。基板101を薄化するには、基板101の第2の側107の部分が除去され、これによりビアファーストのTSV103およびビアラストのTSV301内に位置する導電材料が露出する。この除去は、例えば化学機械研磨(CMP)のような研削プロセスによって行うことができるが、例えばエッチングなどの他の好適なプロセスも代替的に用いられ得る。
しかし、当業者ならば認識するであろうように、上述のビアファーストのTSV401およびビアラストのTSV403を形成する方法は、単に1つの例示的な実施例であり、本発明をこれらの方法にのみ限定するよう意図されるものではない。他の好適な方法が代替的に用いられ得る。例えば、ビアファーストのTSV103およびビアラストのTSV301のための開口は、基板101の第2の側107の薄化の後まで誘電材料で充填され得る。この時点で、誘電材料が除去されて導電材料に置き換えられ得る。ビアファーストのTSV401とビアラストのTSV403とを形成するのに、この実施例、または代替的には任意の他の好適な実施例が用いられ得る。
基板101の第2の側107の一部の除去後、洗浄エッチングが行われ得る。この洗浄エッチングは、CMP後、基板101を洗浄および研磨するよう意図されたものである。また、この洗浄エッチングはさらに、基板101を研削するCMPプロセス中に生じ得る応力を解放する助けをする。この洗浄エッチングはHNO3を用い得るが、他の好適なエッチング液が代替的に用いられてもよい。
さらに、例えば酸化銅などの残っている研磨残留物を除去する洗浄プロセスの後、導電層405が、ビアファーストのTSV401とビアラストTSV403とに電気的接続して基板101の第2の側107上に形成され得る。導電層405は、アルミニウムを含み得、スパッタ堆積プロセスによって形成され得る。しかし、例えばニッケルまたは銅などの他の材料、および例えば電気めっきまたは無電解めっきなどの他の形成プロセスも代替的に用いられてもよい。導電層405は、例えば約2μmなど、約1μm〜約3μmの間の厚さで形成され得る。
導電層405の形成の後、無電解ニッケル金(Electroless Nickel Gold; ENIG)プロセスが行なわれ、これにより基板101から導電層405に対向するENIG層407を形成する。ENIGプロセスは、基板101から他のデバイス(図5に関連して以下に説明される)への接触部の形成のために均一な金属表面処理を提供する。ENIGプロセスは、導電層405を洗浄することと、基板をジンケート活性溶液(zincate activation solution)に浸すことと、導電層405上にニッケルの無電解めっきを施すことと、ニッケル上に金の無電解めっきを施すこととを含み得る。ENIG層407は、約2μmと約4μmとの間の厚さ、たとえば約3μm、に形成され得る。一旦形成されると、導電層405とENIG層407とは、好適なフォトリソグラフィープロセスによってパターニングされ、不要な材料は図4に示されるように好適なエッチングプロセスによって除去される。
なお、上述の導電層405およびENIG層407は、基板101の薄化された第2の側107に沿って用いられることができる、単に1つの潜在的なプロセスにより形成される。代替的には、基板101の第2の側107は、ビアファーストのTSV401とビアラストのTSV403とが基板101の第2の側107の表面から離れるよう延伸するように窪みが設けられてもよい。また、ビアファーストのTSV401もしくはビアラストのTSV403を保護するためにパッシベーション層が形成されてもよく、または再配線層(redistribution layer)もしくは他のタイプの好適な相互接続部が基板101の第2の側107上に代替的に形成されてもよい。
図5は、図1〜4に関連して記載したプロセスを用いて形成される第1ダイ501が、パッケージ基板503、第2ダイ505、および第3ダイ507とともにSiP構造内に集積される本発明の実施例を示している。パッケージ基板503は、出力/入力I/Oと、電力と、接触バンプ509によるビアファーストのTSV401およびビアラストのTSV403への接地接続とを提供する。パッケージ基板503は、信号、電力、および接地を第1ダイ501、第2ダイ505、および第3ダイ507に与えつつ搭載され得るプリント回路基板(printed circuit board; PCB)、ICパッケージ、または他の基板であってもよい。
接触バンプ509は、スズのような材料、または銀、無鉛のスズ、もしくは銅などの他の好適な材料を含み得る。接触バンプ509がスズはんだバンプである実施例では、接触バンプ509はまず、例えば蒸着法、電気めっき法、プリント法、はんだ転写法、ボール搭載(ball placement)法などの一般的に用いられている方法によってスズ層を約100μmの厚さに形成することによって形成され得る。一旦スズ層が構造上に形成されると、材料を所望のバンプ形状にするためにリフロー処理が行われ得る。
第2ダイ505と第3ダイ507も、図1〜図4を参照して記載したように、第1ダイ501と同様に形成され得る。例えば、この実施例では、第2ダイ505および第3ダイ507の両方は、ビアファーストのTSV401、ビアラストのTSV403、および接触パッド203を含み得る。また、ビアファーストのTSV401およびビアラストのTSV403の正確な数、設置、および位置は必ずSiPの全体設計に少なくとも部分的に依存するが、ビアファーストのTSV401は、接触パッド203(第1囲み領域511によって示される)、または隣接するダイのビアラストのTSV403(第2囲み領域513によって示される)のいずれかへの接続を提供するように配置される。また、ビアラストのTSV403は、接触パッド203(第3囲み領域515によって示される)、または他のビアラストのTSV403(第4囲み領域517によって示される)のいずれかへの接続を提供するように配置される。
しかし、当業者ならば認識するであろうように、任意の数の好適なダイを相互接続するのに用いられ得る多くの組合せが存在し、上述の実施例は本発明を限定するよう意図されるものではない。本発明の範囲内に存在する限り、どのようなダイの好適な組み合わせ(電力および信号経路を提供する任意の数のビアファーストのTSV401およびビアラストのTSV403を有するダイ、これらのいずれも含まないダイ)でも用いられ得、これらの全ての組合せは、本発明の範囲内に含まれると完全に意図されるものである。また、再配線層またはインターポーザー(図示せず)が、第1ダイ501と、第2ダイ505と、第3ダイ507との間の接続部(たとえば導電層405およびENIG層407)の適切な位置合わせを確実にするように形成または配置され得る。
ビアファーストのTSV401およびビアラストのTSV403の組合せを用いることで、ビアファーストのTSV401およびビアラストのTSV403の両方の利点が活用され、ビアファーストのTSV401によって、隣接するダイの接続部について低抵抗経路を提供しながら、ビアラストのTSV403によって、複数のダイの接続部について貫通チャネル(feedthrough channel)も提供することができる。TSVの正確な使用法に依って適切なTSVを提供することで、相互接続部の全体の抵抗が低下され得る。
例えば、ビアファーストのTSV401およびビアラストのTSV403の両方を含む図5に示されたようなSiPの第3ダイ507内のアクティブデバイス102の1つへの、パッケージ基板503との間の相互接続経路の抵抗は、以下の式1によって計算され得る。
相互接続抵抗=R’+(n-1)R” (1)
式中、nは、ダイの数であり、
Rは、各ダイの金属化層の抵抗であり、
R’は、各ダイのビアファーストのTSVの抵抗であり、
R”は、各ダイのビアラストのTSVの抵抗である。
言い換えると、第3ダイ507上のアクティブデバイス102の1つへの抵抗経路は、第1ダイ501および第2ダイ505を通って延伸する2つのビアラストのTSV403の抵抗と第3ダイ507のビアファーストのTSV401の抵抗とである。
相互接続抵抗=R’+(n-1)R” (1)
式中、nは、ダイの数であり、
Rは、各ダイの金属化層の抵抗であり、
R’は、各ダイのビアファーストのTSVの抵抗であり、
R”は、各ダイのビアラストのTSVの抵抗である。
言い換えると、第3ダイ507上のアクティブデバイス102の1つへの抵抗経路は、第1ダイ501および第2ダイ505を通って延伸する2つのビアラストのTSV403の抵抗と第3ダイ507のビアファーストのTSV401の抵抗とである。
これは、ビアファーストのTSV401またはビアラストのTSV403のいずれかのみを通じて第3ダイ507上のアクティブデバイス102の1つへの接続を提供する標準の先行技術の構造よりも、3次元システムインパッケージ(3D SiP)構造についてさらに費用対効果の高い解決策を提供する。ビアファーストのTSV401のみの場合では、第3ダイ507上のアクティブデバイス102に達するには、抵抗経路は、以下の式2に要約されるように第1ダイ501のビアファーストのTSV401、第1ダイ501の金属化層201、第2ダイ505のビアファーストのTSV401、第2ダイ505の金属化層201、および第3ダイ507のビアファーストのTSV401の抵抗を含むことになる。
ビアファーストのTSV抵抗=(n-1)R+nR’ (2)
ビアラストのTSV403のみの場合では、第3ダイ507上のアクティブデバイス102の1つに達する抵抗経路は、以下の式3に要約されるように、第1ダイ501、第2ダイ505、および第3ダイ507の各々のビアラストのTSV403を通した抵抗と、第3ダイ507の金属化層201の抵抗とを含むことになる。
ビアラストのTSV抵抗= R+nR” (3)
本発明およびその利点が詳述されたが、特許請求の範囲によって規定される本発明の精神及び範囲を逸脱しない限りにおいては、様々な変化、代替、変更が可能であるということは理解されるべきである。例えば、別個のダイをともに接続するために、ビアファーストのTSVとビアラストのTSVの異なる組合せが用いられてもよい。別の例として、ビアファーストのTSVとビアラストのTSVとを形成するのに用いられる任意の数の方法も代替的に用いられてもよい。
ビアファーストのTSV抵抗=(n-1)R+nR’ (2)
ビアラストのTSV403のみの場合では、第3ダイ507上のアクティブデバイス102の1つに達する抵抗経路は、以下の式3に要約されるように、第1ダイ501、第2ダイ505、および第3ダイ507の各々のビアラストのTSV403を通した抵抗と、第3ダイ507の金属化層201の抵抗とを含むことになる。
ビアラストのTSV抵抗= R+nR” (3)
本発明およびその利点が詳述されたが、特許請求の範囲によって規定される本発明の精神及び範囲を逸脱しない限りにおいては、様々な変化、代替、変更が可能であるということは理解されるべきである。例えば、別個のダイをともに接続するために、ビアファーストのTSVとビアラストのTSVの異なる組合せが用いられてもよい。別の例として、ビアファーストのTSVとビアラストのTSVとを形成するのに用いられる任意の数の方法も代替的に用いられてもよい。
さらに、本出願の範囲は、本明細書中に記載される主題、手段、方法、およびステップのプロセス、機械、製造、および構成の特定の実施例に限定されるようには意図されていない。当業者ならば本発明の開示から、ここで記載される対応する実施例と実質的に同じ機能を実行するとともに実質的に同じ結果を達成する既存または後に開発されることになる主題、手段、方法、またはステップのプロセス、機械、製造、構成が、本発明に従って利用され得るということを容易に理解するであろう。したがって、特許請求の範囲は、それらの範囲において、このような主題、手段、方法、またはステップのプロセス、機械、製造、構成を含むよう意図される。
101 基板
102 アクティブデバイス
103 TSVビア
104 層間誘電体
105 基板の第1の側
107 基板の第2の側
201 金属化層
203 接触パッド
301 ビアラストのシリコン貫通ビア(via-last TSV)
401 ビアファーストのTSV
403 ビアラストのTSV
405 導電層
407 ENIG層
501 第1ダイ
503 パッケージ基板
505 第2ダイ
507 第3ダイ
509 接触バンプ
511、513、515、517 囲み領域
102 アクティブデバイス
103 TSVビア
104 層間誘電体
105 基板の第1の側
107 基板の第2の側
201 金属化層
203 接触パッド
301 ビアラストのシリコン貫通ビア(via-last TSV)
401 ビアファーストのTSV
403 ビアラストのTSV
405 導電層
407 ENIG層
501 第1ダイ
503 パッケージ基板
505 第2ダイ
507 第3ダイ
509 接触バンプ
511、513、515、517 囲み領域
Claims (13)
- 半導体デバイスであって、
第1基板と、
第1複数誘電体層と、
前記第1基板と前記第1複数誘電体層の1つ以上とを通って延伸する第1ビアと、
前記第1基板と前記第1複数誘電体層の2つ以上とを通って延伸する第2ビアとを含み、前記第2ビアは、前記第1ビアよりもより多くの前記第1複数誘電体層を通って延伸する、半導体デバイス。 - 前記第1基板上に配置されるアクティブデバイスと、
前記アクティブデバイスの上の複数の金属化層とを更に含み、前記第1基板に最も近い第1金属化層は、前記第1ビアを前記アクティブデバイスに電気的に接続する、請求項1に記載の半導体デバイス。 - 前記アクティブデバイスと比べて、前記第1基板の反対側に位置する導電層を更に含み、前記導電層は前記第1ビアと電気的に接触する、請求項2に記載の半導体デバイス。
- 第2基板と、
第2複数誘電体層と、
前記第2基板と前記第2複数誘電体層の1つ以上とを通って延伸する第3ビアと、
前記第2基板と前記第2複数誘電体層の2つ以上とを通って延伸する第4ビアとを含み、前記第4ビアは、前記第3ビアよりもより多くの前記第2複数誘電体層を通って延伸し、前記第4のビアは前記第2のビアに電気的に接続される、請求項1に記載の半導体デバイス。 - 前記第3ビアは、前記第1複数誘電体層内に配置される金属化層を通って前記第1ビアに電気的に接続される、請求項4に記載の半導体デバイス。
- 第1基板を含む第1半導体ダイと、
前記第1半導体ダイを通って延伸する第1導電ビアと、
前記第1半導体ダイを部分的に通って延伸する第2導電ビアとを含み、前記第2導電ビアは前記第1基板を通って延伸する、半導体デバイス。 - 前記第1基板の上の複数の誘電体層を更に含み、前記第2導電ビアは、前記第1基板に隣接して配置される単一の誘電体層を通って延伸する、請求項6に記載の半導体デバイス。
- 前記第1基板上のアクティブデバイスを更に含み、前記アクティブデバイスは、金属化層を通って前記第2導電ビアに電気的に接続される、請求項6に記載の半導体デバイス。
- 第2基板を含む第2半導体ダイと、
前記第2半導体ダイを通って延伸し、前記第2導電ビアに電気的に接続される第3導電ビアと、
前記第2半導体ダイを通ってより短く延伸し、前記第2基板を通って延伸する第4導電ビアとを含む、請求項6に記載の半導体デバイス。 - 半導体デバイスの製造方法であって、前記方法は、
第1基板を提供するステップと、
前記第1基板の上に1つ以上の第1誘電体層を形成するステップと、
前記第1基板および前記1つ以上の第1誘電体層を通る第1導電ビアを形成するステップと、
前記1つ以上の第1誘電体層および前記第1導電ビアの上に複数の第2誘電体層を形成するステップと、
前記第1基板、前記1つ以上の第1誘電体層、および前記複数の第2誘電体層を通る第2導電ビアを形成するステップとを含む、方法。 - 前記第1基板上にアクティブデバイスを形成するステップと、
前記アクティブデバイスの上に第1金属化層を形成するステップとを更に含み、前記第1金属化層は前記アクティブデバイスを前記第1導電ビアに電気的に接続する、請求項10に記載の方法。 - 前記第1導電ビアを形成するステップは、
前記基板の第1の側内に開口を形成するステップと、
前記開口に導電材料を充填するステップと、
前記第1の側と反対の前記基板の第2の側を薄化し、前記導電材料を露出するステップとを更に含む、請求項10に記載の方法。 - 前記第2導電ビアに、第2基板を通って延伸する第3導電ビアを接続するステップを更に含む、請求項10に記載の方法。
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ID=42677503
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