JPWO2015087507A1 - 絶縁ゲートバイポーラトランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】素子のさらなる微細化あるいは高品質化を実現することができる絶縁ゲートバイポーラトランジスタの製造方法を提供する。【解決手段】本発明の一実施形態は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。上記半導体基板の第１の表面に第２導電型のベース層１２と、第１導電型のエミッタ領域１３と、ゲート電極１４が形成される。上記半導体基板の第２の表面を加工することで上記半導体基板が薄化され、薄化された上記第２の表面にホウ素を注入することで、第２導電型のコレクタ層１５が形成される。上記半導体基板の内部であってコレクタ層１５との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層１６が形成される。【選択図】図１

Description

本発明は、ＦＳ構造を有する絶縁ゲートバイポーラトランジスタおよびその製造方法に関する。
電力変換用のパワーデバイスとして、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が知られている。ＩＧＢＴは、高耐圧パワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）のオン電圧（あるいはオン抵抗）の低減を目的とした半導体装置であり、パンチスルー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）、ノンパンチスルー型ＩＧＢＴ（ＮＰＴ−ＩＧＢＴ）、フィールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）等が開発されている。
ＰＴ−ＩＧＢＴは、コレクタ側からキャリアを高注入することでオン電圧の低減を実現する。また、ターンオフ時のキャリアの再結合を促す目的でライフタイムコントロール技術を適用し、ターンオフ損失の低減を図っている。しかし高温環境においてライフタイムコントロールによる効果が緩和してしまい、ターンオフ損失が増加するという問題があった。
また、ＮＰＴ−ＩＧＢＴは、ウェーハの厚さを薄くしてキャリアの輸送効率を高めるとともに、コレクタ（ｐ＋層）の不純物濃度をコントロールしてキャリアの注入効率を抑制することで、低オン電圧と低ターンオフ損失とを実現している。しかし、オフ時に空乏層がコレクタ側に到達しないようにｎ−ドリフト層を厚くする必要があるため、低オン電圧化に限界があった。
一方、ＦＳ−ＩＧＢＴは、空乏層を止めるためのＦＳ層が形成されているため、ＮＰＴ型よりもドリフト層の厚さを薄くでき、これにより低オン電圧化をさらに促進することが可能となった。また、ドリフト層の厚さが薄いため、過剰キャリアが少なく、したがってターンオフ損失も低減することができるという利点がある。
ところで、ＩＧＢＴ素子の作製にはエピタキシャル基板が広く用いられている。しかしながらエピタキシャル基板を用いた製造方法は素子の製造コストが高く、また結晶欠陥の影響を受けやすい。一方、エピタキシャル基板に代えて、浮遊帯融液法（ＦＺ法：Float Zone method）で作製されたシリコン基板を用いたＩＧＢＴの製造方法が知られている（例えば特許文献１参照）。
特表２００３−５３３０４７号公報
しかしながら、ＦＺ法では８インチ以上のシリコン基板を作製することができないという問題がある。このため、基板サイズに起因する種々の制約を受けてしまい、例えば所望とする微細加工技術を適用することができないことで、ＩＧＢＴ素子のさらなる微細化あるいは高品質化を実現することが困難であるという問題がある。
以上のような事情に鑑み、本発明の目的は、素子のさらなる微細化あるいは高品質化を実現することが可能な、絶縁ゲートバイポーラトランジスタおよびその製造方法を提供することにある。
上記目的を達成するため、本発明の一形態に係る絶縁ゲートバイポーラトランジスタの製造方法は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。
上記半導体基板の第１の表面に第２導電型のベース層が形成される。
上記ベース層の表面に第１導電型のエミッタ領域が形成される。
上記第１の表面に、上記エミッタ領域、上記ベース層および上記半導体基板から絶縁されたゲート電極が形成される。
上記半導体基板の第２の表面を加工することで上記半導体基板が薄化される。
薄化された上記半導体基板の第２の表面にホウ素を注入することで、第２導電型のコレクタ層が形成される。
上記半導体基板の内部であって上記コレクタ層との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層が形成される。
本発明の一形態に係る絶縁ゲートバイポーラトランジスタは、半導体層と、ベース層と、エミッタ領域と、ゲート電極と、コレクタ層と、バッファ層とを具備する。
上記半導体層は、第１導電型のＭＣＺ基板で構成される。
上記ベース層は、上記半導体層の上に形成され、第２導電型の半導体で構成される。
上記エミッタ領域は、上記ベース層の表面に形成され、第１導電型の半導体で構成される。
上記ゲート電極は、上記エミッタ領域、上記ベース層および上記半導体層から絶縁して形成される。
上記コレクタ層は、上記半導体層の上記ベース層が形成される面とは反対側の面に形成され、第２導電型の半導体で構成される。
上記バッファ層は、上記半導体層と上記コレクタ層との界面に形成され、上記半導体層よりも不純物濃度が高い第１導電型の半導体で構成される。
本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタを示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、表面電極の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、表面電極の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、ウェーハの薄化工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、コレクタ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、コレクタ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、バッファ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、バッファ層の形成工程を示す概略断面図である。 上記絶縁ゲートバイポーラトランジスタの製造方法を説明する図であって、裏面電極の形成工程を示す概略断面図である。
本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタの製造方法は、ＭＣＺ法で作製された第１導電型の半導体基板を準備することを含む。
上記半導体基板の第１の表面に第２導電型のベース層が形成される。
上記ベース層の表面に第１導電型のエミッタ領域が形成される。
上記第１の表面に、上記エミッタ領域、上記ベース層および上記半導体基板から絶縁されたゲート電極が形成される。
上記半導体基板の第２の表面を加工することで上記半導体基板が薄化される。
薄化された上記半導体基板の第２の表面にホウ素を注入することで、第２導電型のコレクタ層が形成される。
上記半導体基板の内部であって上記コレクタ層との隣接領域に水素を注入することで、上記半導体基板よりも不純物濃度が高い第１導電型のバッファ層が形成される。
上記製造方法においては、半導体基板として、ＭＣＺ基板が用いられる。ＭＣＺ基板は、ＭＣＺ（Magnetic field applied CZ）法で作製されたシリコン基板である。ＭＣＺ法は、融液に磁場を印加しながら単結晶を成長させるチョクラルスキー（ＣＺ）法の一種である。ＭＣＺ法によれば、８インチサイズ（直径約２００ｍｍ）以上の基板を容易に作製でき、例えば１２インチサイズ（直径約３００ｍｍ）の大口径基板も比較的容易に入手することができる。これにより大口径基板に適用される種々の微細加工技術を用いることが可能となるため、ＩＧＢＴ素子のさらなる微細化あるいは高品質化（高特性化）を実現することができるとともに、生産性の向上をも図ることが可能となる。
融液に印加する磁場は静磁場であってもよいし、変動磁場であってもよい。静磁場方式の場合には、例えば横磁場型（ＨＭＣＺ：Horizontal MCZ）、縦磁場型（ＶＭＣＺ：Vertical MCZ）、カスプＭＣＺ（Cusp MCZ）等が挙げられる。
上記コレクタ層を形成する工程は、典型的には、ホウ素の注入後、上記第２の表面を第１の温度（例えば、４００℃以上、好ましくは４５０℃以上）で加熱する第１のアニール処理を含む。この場合、上記バッファ層を形成する工程は、水素の注入後、上記第２の表面を第２の温度（例えば、２５０℃以上５００℃以下）で加熱する第２のアニール処理を含む。
ホウ素注入後のアニール処理と水素注入後のアニール処理とを別々に実施することにより、注入されたホウ素の拡散と活性化および水素注入により形成されたドナーの安定化を各々適切に行うことができる。
上記バッファ層は、上記第１のアニール処理の後に形成されてもよい。
典型的には、ホウ素の拡散に必要な温度は、水素の拡散に必要な温度よりも高い。そこで第１のアニール処理の後にバッファ層を形成した後、第１の温度以下の第２の温度（例えば２８０℃以上４５０℃以下）で第２のアニール処理を実施することで、注入された水素の適正な拡散処理が可能となり、これにより所望とするフィールドストップ機能を有するバッファ層を形成することが可能となる。
上記第１のアニール処理および上記第２のアニール処理は、加熱炉を用いて実施されてもよい。これにより、プロセスコストの低減を図ることができる。
上記ゲート電極は、上記半導体基板を薄化する前に形成されてもよい。
これにより、ベース層、エミッタ領域、ゲート電極等の形成工程における基板のハンドリング性を維持することができる。
本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタは、半導体層と、ベース層と、エミッタ領域と、ゲート電極と、コレクタ層と、バッファ層とを具備する。
上記半導体層は、第１導電型のＭＣＺ基板で構成される。
上記ベース層は、上記半導体層の上に形成され、第２導電型の半導体で構成される。
上記エミッタ領域は、上記ベース層の表面に形成され、第１導電型の半導体で構成される。
上記ゲート電極は、上記エミッタ領域、上記ベース層および上記半導体層から絶縁して形成される。
上記コレクタ層は、上記半導体層の上記ベース層が形成される面とは反対側の面に形成され、第２導電型の半導体で構成される。
上記バッファ層は、上記半導体層と上記コレクタ層との界面に形成され、上記半導体層よりも不純物濃度が高い第１導電型の半導体で構成される。
本実施形態のＩＧＢＴによれば、半導体層がＭＣＺ基板で構成されているため、８インチサイズ（直径約２００ｍｍ）以上の基板を容易に作製でき、例えば１２インチサイズ（直径約３００ｍｍ）の大口径基板も比較的容易に入手することができる。これにより大口径基板に適用される種々の微細加工技術を用いることが可能となるため、ＩＧＢＴ素子のさらなる微細化あるいは高品質化（高特性化）を実現することができるとともに、生産性の向上をも図ることが可能となる。
以下、図面を参照しながら、本発明の実施形態を説明する。
［ＩＧＢＴの構成］
図１は、本発明の一実施形態に係る絶縁ゲートバイポーラトランジスタを示す概略断面図である。本実施形態ではｎチャネル縦型ＩＧＢＴを例に挙げて説明する。本実施形態は電圧定格が６００〜１２００Ｖのものに適用されるのが好ましいが、これに限定されるものではない。
本実施形態の絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴともいう。）１００は、ドリフト層１１（半導体層）と、ベース層１２と、エミッタ領域１３と、ゲート電極１４と、コレクタ層１５と、バッファ層１６と、エミッタ電極１８と、コレクタ電極１９とを有する。
ドリフト層１１は、コレクタ（Ｃ）−エミッタ（Ｅ）間の電圧を支える比較的高抵抗のｎ−型（第１導電型）の半導体で構成される。ドリフト層１１は、ＭＣＺ法で作製されたｎ−型のシリコン単結晶基板（以下、単にＭＣＺ基板ともいう。）で構成される。ドリフト層１１の厚みは、例えば５０〜３００μｍであり、ドリフト層１１の不純物濃度は、例えば１×１０１２〜１×１０１５ｃｍ−３である。
ベース層１２は、ドリフト層１１の上（一方側の面）に形成され、ｐ型（第２導電型）の半導体で構成される。ベース層１２は、例えば、ドリフト層１１の表面に不純物元素としてホウ素を注入することで拡散形成される。ベース層１２の厚みは、例えば１〜５μｍであり、ベース層１２の不純物の表面濃度は、例えば１×１０１７〜１×１０１８ｃｍ−３である。
エミッタ領域１３は、ベース層１２の表面の複数箇所に形成され、ドリフト層１１よりも不純物濃度の高いｎ＋型の半導体で構成される。エミッタ領域１３は、例えば、紙面垂直方向に延びる複数の格子状に形成される。エミッタ領域１３は、例えば、ベース層１２の表面に不純物元素としてリンを注入することで形成される。エミッタ領域１３の厚みは、例えば０．５〜２μｍであり、エミッタ領域１３の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３である。
ゲート電極１４は、ドリフト層１１の上記一方側の面に、エミッタ領域１３、ベース層１２およびドリフト層１１から絶縁して形成される。本実施形態のＩＧＢＴ１００は、トレンチゲート構造を有し、ゲート電極１４は、ベース層１２を厚み方向に貫通し、例えば、相互に隣接する所定のエミッタ領域１３の間に紙面垂直方向に格子状に複数形成される。
ゲート電極１４は、典型的には、ポリシリコンで構成されるが、これ以外にも金属材料等で構成されてもよい。ゲート電極１４は、ゲート酸化物１７によってエミッタ領域１３、ベース層１２およびドリフト層１１から電気的に絶縁される。
ゲート酸化物１７は、例えばシリコン酸化物で構成され、第１のゲート酸化膜１７ａと、第２のゲート酸化膜１７ｂとを有する。第１のゲート酸化膜１７ａおよび第２のゲート酸化膜１７ｂは相互に一体的に接続される。第１のゲート酸化膜１７ａは、ゲート電極１４と、エミッタ領域１３、ベース層１２およびドリフト層１１との界面に形成される。第２のゲート酸化膜１７ｂは、ゲート電極１４とエミッタ電極１８との界面に形成される。
コレクタ層１５は、ドリフト層１１のベース層１２が形成される面とは反対側の面（裏面）に形成され、ベース層よりも不純物濃度の高いｐ＋型の半導体で構成される。コレクタ層１５は、例えば、ドリフト層１１の裏面に不純物元素としてホウ素を注入することで形成される。コレクタ層１５の厚みは、例えば０．１〜１μｍであり、コレクタ層１５の不純物濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３である。
バッファ層１６は、ドリフト層１１とコレクタ層１５との界面に形成され、ドリフト層１１よりも不純物濃度が高いｎ＋型の半導体で構成される。バッファ層１６は、ゲート（Ｇ）−エミッタ（Ｅ）間の電圧印加時にベース層１２に形成される空乏層がコレクタ層１５へ到達するのを阻止するフィールドストップ（ＦＳ）層として機能する。
バッファ層１６は、例えば、ドリフト層１１の裏面に不純物元素として水素を注入することで形成される。バッファ層１６の厚みは、例えば１〜２０μｍであり、バッファ層１６の不純物濃度は、例えば１×１０１５〜１×１０１８ｃｍ−３である。
エミッタ電極１８は、ベース層１２の表面に形成され、例えばアルミニウム等の金属材料で構成される。エミッタ電極１８は、ベース層１２およびエミッタ領域１３と電気的に接続され、ゲート電極１４とはゲート酸化物１７を介して電気的に絶縁されている。
コレクタ電極１９は、コレクタ層１５の表面に形成された金属膜で構成される。コレクタ電極１９は金属の単層膜であってもよいし、異種金属の多層膜であってもよい。本実施形態では、コレクタ電極１９は、アルミニウム（Ａｌ）とクロム（Ｃｒ）とニッケル（Ｎｉ）と金（Ａｕ）の積層膜で構成される。
［ＩＧＢＴの製造方法］
次に、以上のように構成されるＩＧＢＴ１００の製造方法について説明する。図２〜図９は、ＩＧＢＴ１００の製造方法を説明する各工程の概略断面図である。
（表面電極形成工程）
まず、図２に示すように、ＭＣＺ法で作製されたｎ−型の半導体基板（シリコン基板）１１０を準備する。半導体基板１１０の直径は、８インチ以上であり、本実施形態では１２インチウェーハが用いられる。半導体基板１１０の厚みは特に限定されず、例えば６００〜１２００μｍである。
次に、半導体基板１１０の表面１１１（第１の表面）に、ベース層１２、エミッタ領域１３およびゲート電極１４が順に形成される（図２）。
ベース層１２は、半導体基板１１０の表面１１１にホウ素等のｐ型不純物を所定のドーズ量（例えば、１×１０１３〜１×１０１４ｉｏｎ／ｃｍ２）注入し、熱拡散して形成される。エミッタ領域１３は、ベース層１２の表面の所定領域にリン等のｎ型不純物を所定のドーズ量（例えば、５×１０１４〜１×１０１６ｉｏｎ／ｃｍ２）注入することで拡散形成される。ベース層１２およびエミッタ領域１３の形成には、例えば、ビームライン型イオン注入装置、プラズマドーピング装置等が用いられる。
ゲート電極１４の形成方法は、例えば、半導体基板１１０の表面１１１にトレンチを形成する工程と、上記トレンチの内壁面を第１のゲート酸化膜１７ａで被覆する工程と、上記トレンチの内部を第１のゲート酸化膜１７ａの上からポリシリコンで充填する工程とを有する。その後、ゲート電極１４およびその周囲のエミッタ領域１３の一部を第２のゲート酸化膜１７ｂで被覆し、さらにゲート電極１４を外部へ引き出す配線が形成される。
続いて図３に示すように、半導体基板１１０の表面１１１にエミッタ電極１８が形成される。本実施形態ではアルミニウム膜をスパッタ法で形成し、それを所定形状にパターニングすることで、エミッタ電極１８が形成される。
（薄化工程）
次に、図４に示すように、半導体基板１１０の裏面１１２（第２の表面）を加工することで、半導体基板１１０が薄化される。半導体基板１１０の表面１１１の加工後に薄化工程を実施することで、ベース層１２、エミッタ領域１３、ゲート電極１４、エミッタ電極１８等の形成工程における基板のハンドリング性を維持することができる。
薄化工程では、半導体基板１１０は、例えば６０〜１３０μｍの厚みに減厚される。薄化工程には、例えば、グラインダや研磨布を用いた機械研磨法、機械研磨と化学研磨を組み合わせたＣＭＰ（Chemical-Mechanical Polishing）法、あるいは、エッチバック等のプラズマ処理法等が適用可能である。
（コレクタ層およびバッファ層形成工程）
続いて図５および図６に示すように、半導体基板１１０の裏面１１２にコレクタ層１５が形成される。
コレクタ層１５の形成工程では、まず、半導体基板１１０の裏面１１２に所定のエネルギー（例えば、１０〜１００ｋｅＶ）で所定のドーズ量（例えば、１×１０１２〜１×１０１４ｉｏｎ／ｃｍ２）のホウ素が注入される（図５）。次に、半導体基板１１０の裏面１１２を所定温度に加熱する第１のアニール処理を実施することで、ドーズ領域１５０の内部応力を緩和しつつ、ドーズ領域１５０に注入されたホウ素を拡散、活性化させる。これにより所定濃度のｐ＋型のコレクタ層１５が形成される（図６）。
上記第１のアニール処理における加熱方法は特に限定されず、本実施形態では、加熱炉を用いたファーネスアニール法が採用される。これによりプロセスコストの低減を図ることができる。
上記第１のアニール処理におけるアニール温度（第１の温度）は、ホウ素の十分な拡散活性化効果が得られ、かつエミッタ電極１８等に影響を及ぼさない温度に設定され、例えば４００℃以上５５０℃以下とされる。これにより半導体基板１１０の表面電極に影響を及ぼすことなく、所望とする導電特性を有するコレクタ層１５を形成することができる。
続いて図７および図８に示すように、半導体基板１１０の内部であってコレクタ層１５との隣接領域にバッファ層１６が形成される。
バッファ層１６の形成工程では、まず、半導体基板１１０の裏面１１２に所定のエネルギー（例えば、２００〜１０００ｋｅＶ）で所定のドーズ量（例えば、１×１０１４〜１×１０１６ｉｏｎ／ｃｍ２）の水素が注入される（図７）。水素は原子半径が最も小さいため、コレクタ層１５を容易に通過でき、これによりコレクタ層１５に隣接する所定厚みのドーズ領域１６０を形成することができる。
次に、半導体基板１１０の裏面１１２を所定温度に加熱する第２のアニール処理を実施することで、ドーズ領域１６０の内部応力を緩和しつつ、ドーズ領域１６０に水素によって形成されたドナーを安定化させる。これにより所定濃度のｎ＋型のバッファ層１６が形成される（図８）。
上記第２のアニール処理における加熱方法は特に限定されず、本実施形態では、加熱炉を用いたファーネスアニール法が採用される。これによりプロセスコストの低減を図ることができる。
上記第２のアニール処理におけるアニール温度（第２の温度）は、特に限定されず、例えば２５０℃以上５００℃以下とされる。本実施形態では、第２の温度は、水素注入によって形成された結晶欠陥によって生じるドナーの安定化の効果が得られる温度に設定され、例えば２８０℃以上４５０℃以下とされる。これにより所望とする導電特性を有するバッファ層１６を形成することができる。
一方、バッファ層１６の形成により、半導体基板１１０の内部には、ベース層１２とバッファ層１６との間に挟まれるドリフト層１１が形成される（図８）。ドリフト層１１は、半導体基板１１０と同じ導電型であるｎ−型の半導体層で構成される。
コレクタ層１５形成のためのホウ素の注入およびバッファ層１６形成のための水素の注入には、例えば、ビームライン型イオン注入装置、プラズマドーピング装置等が用いられる。
（裏面電極形成工程）
バッファ層１６の形成後、図９に示すように、半導体基板１１０の裏面１１２にはコレクタ電極１９が形成される。本実施形態ではＡｌ膜、Ｃｒ膜、Ｎｉ膜およびＡｕ膜を順にスパッタ法で形成することで、コレクタ電極１９が形成される。その後、所定の素子サイズに個片化されることで、本実施形態のＩＧＢＴ１００が製造される。
［本実施形態の作用］
以上のように本実施形態においては、半導体基板としてＭＣＺ基板が用いられるため、８インチサイズ（直径約２００ｍｍ）以上の基板を容易に作製でき、例えば１２インチサイズ（直径約３００ｍｍ）の大口径基板も比較的容易に入手することができる。これにより大口径基板に適用される種々の微細加工技術を用いることが可能となるため、ＩＧＢＴ素子のさらなる微細化あるいは高品質化（高特性化）を実現することができるとともに、生産性の向上をも図ることが可能となる。
また本実施形態においては、コレクタ層１５の形成のためのホウ素注入後の第１のアニール処理と、バッファ層１６の形成のための水素注入後の第２のアニール処理とを別々に実施するため、注入されたホウ素の拡散活性化および水素によるドナーの形成を各々適切に行うことができる。
さらに本実施形態においては、バッファ層１６は、コレクタ層１５の形成後に形成される。上述のように、ホウ素の拡散活性化に必要な温度は、水素によるドナーの安定化に必要な温度よりも高い。このため、上記第１のアニール処理の後にバッファ層１６を形成することで、注入された水素によるドナーの適正な処理が可能となり、これにより所望とするフィールドストップ機能を有するバッファ層を形成することが可能となる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば以上の実施形態では、ｎチャネル縦型ＩＧＢＴを例に挙げて説明したが、これに限られず、ｐチャネル縦型ＩＧＢＴにも本発明は適用可能である。
また以上の実施形態では、トレンチゲート構造のＩＧＢＴを例に挙げて説明したが、これに代えて、プレナーゲート構造のＩＧＢＴにも本発明は適用可能である。
また以上の実施形態では、コレクタ層１５形成のためのアニール処理（第１のアニール処理）にファーネスアニール法が採用されたが、これに代えて、レーザアニール等の他のアニール法も適用可能である。
さらに、エミッタ電極１８と半導体基板１１０の表面１１１とをシンタリングするための熱処理（シンターアニール）を追加で実施してもよい。この場合、シンタリング温度がバッファ層１６形成のためのアニール処理（第２のアニール処理）よりも高温で行う必要があるため、バッファ層１５の形成前に行うことが好ましい。また、当該シンタリング処理をコレクタ層１５形成のためのアニール処理（第１のアニール処理）と同時に行ってもよい。
また、半導体基板１１０の裏面１１２にリンおよびホウ素をイオン注入することで、それぞれリンによるバッファ層１６とコレクタ層１５を形成した後、シンターアニールを実施することでバッファ層１６とコレクタ層１５をアニールして同時に形成することも可能である。その後、更に、半導体基板の裏面１１２に水素を注入し、アニール処理することで水素によって形成されるドナーとリンによって形成されるドナーとがあわさったバッファ層１６を形成しても良い。この場合、水素によって形成されるドナーはリンによって形成されるドナーとオーバーラップして形成するか、リンによるドナーよりも表面１１１に近い側の半導体基板１１０にリンによるドナーと隣接して連続して形成するか、あるいは、離して別のバッファ層を形成しても良い。
リンによるドナーと水素によるドナーは性質が異なるので素子性能を向上できる。例えばリンのドナーは活性化率が低くキャリア寿命が小さくなる。
また、水素の注入とアニール処理は、コレクタ電極の形成後に行うこともできる。あるいはリンとホウ素を注入してレーザー等でアニールした後に、水素を注入してアニール処理してもよい。さらに水素注入は、加速エネルギーを変えて連続して複数回行うことで、ドナーの濃度を段階的に変えたバッファ層の形成が可能となる。
使用するMCZ基板の酸素濃度は、良好な素子特性を実現するため、１×１０１８／ｃｍ３以下が好ましく、５×１０１７／ｃｍ３以下がより好ましい。
本発明は従来のFZ基板を用いるよりも大口径のMCZウェハを用いる方が微細位置あわせが可能なので素子性能が向上できることが分かったことにある。
１１…ドリフト層
１２…ベース層
１３…エミッタ領域
１４…ゲート電極
１５…コレクタ層
１６…バッファ層
１７…ゲート酸化物
１８…エミッタ電極
１９…コレクタ電極
１００…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）
１１０…半導体基板

Claims (8)

  1. ＭＣＺ法で作製された第１導電型の半導体基板を準備し、
    前記半導体基板の第１の表面に第２導電型のベース層を形成し、
    前記ベース層の表面に第１導電型のエミッタ領域を形成し、
    前記第１の表面に、前記エミッタ領域、前記ベース層および前記半導体基板から絶縁されたゲート電極を形成し、
    前記半導体基板の第２の表面を加工することで前記半導体基板を薄化し、
    薄化された前記半導体基板の第２の表面にホウ素を注入することで、第２導電型のコレクタ層を形成し、
    前記半導体基板の内部であって前記コレクタ層との隣接領域に水素を注入することで、前記半導体基板よりも不純物濃度が高い第１導電型のバッファ層を形成する
    絶縁ゲートバイポーラトランジスタの製造方法。
  2. 請求項１に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    前記コレクタ層を形成する工程は、ホウ素の注入後、前記第２の表面を第１の温度で加熱する第１のアニール処理を含み、
    前記バッファ層を形成する工程は、水素の注入後、前記第２の表面を第２の温度で加熱する第２のアニール処理を含む
    絶縁ゲートバイポーラトランジスタの製造方法。
  3. 請求項２に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    前記バッファ層は、前記第１のアニール処理の後に形成される
    絶縁ゲートバイポーラトランジスタの製造方法。
  4. 請求項２又は３に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    前記第１のアニール処理および前記第２のアニール処理は、加熱炉を用いて実施される
    絶縁ゲートバイポーラトランジスタの製造方法。
  5. 請求項２〜４のいずれか１項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    前記第１の温度は、４００℃以上であり、
    前記第２の温度は、２５０℃以上５００℃以下である
    絶縁ゲートバイポーラトランジスタの製造方法。
  6. 請求項１〜５のいずれか１項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    前記ゲート電極は、前記半導体基板を薄化する前に形成される
    絶縁ゲートバイポーラトランジスタの製造方法。
  7. 請求項１〜６のいずれか１項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
    前記半導体基板は、８インチ以上の直径を有する
    絶縁ゲートバイポーラトランジスタの製造方法。
  8. ＭＣＺ基板で構成された第１導電型の半導体層と、
    前記半導体層の上に形成された第２導電型のベース層と、
    前記ベース層の表面に形成された第１導電型のエミッタ領域と、
    前記エミッタ領域、前記ベース層および前記半導体層から絶縁して形成されたゲート電極と、
    前記半導体層の前記ベース層が形成される面とは反対側の面に形成された第２導電型のコレクタ層と、
    前記半導体層と前記コレクタ層との界面に形成され、前記半導体層よりも不純物濃度が高い第１導電型のバッファ層と、
    を具備する絶縁ゲートバイポーラトランジスタ。
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