TWI574369B - 半導體裝置與其製造方法 - Google Patents

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楊復凱
王美勻
王憲程
劉仕文
林欣穎
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Description

半導體裝置與其製造方法
本揭露大致上關於半導體，且特別地，關於半導體裝置及用以製造半導體裝置的方法。
對於奈米半導體製程，高電阻(high-resistance)製程逐漸盛行。因此，利用高電阻製程於多種目的將是有幫助的。
在一些示範的實施例中，提供一種用以製造半導體裝置的方法，包括：於基底之上提供第一導電部分、第二導電部分以及第三導電部分；形成介電層於第一導電部分、第二導電部分以及第三導電部分之上；形成高電阻層於第一導電部分之上；形成氧化層於高電阻層及介電層之上；藉由使用高電阻層作為阻擋層，圖案化介電層及氧化層，以形成第一凹槽以暴露第二導電部分及第三導電部分，以及防止第一導電部分暴露；以及形成插塞層於第一凹槽中，以連接第二導電部分及第三導電部分。
在一些示範的實施例中，提供一種半導體裝置，包括：第一導電部分，位於基底之上；第二導電部分，位於基底之上；第三導電部分，位於基底之上；介電層，位於第一導 電部分之上；第一高電阻部分，位於介電層之上；以及第一插塞部分，位於第一高電阻部分、第二導電部分以及第三導電部分之上，其中第一插塞部分電性連接第二導電部分及第三導電部分。
100‧‧‧半導體裝置
101‧‧‧基底
102‧‧‧第一導電部分
104‧‧‧第二導電部分
106‧‧‧第三導電部分
108‧‧‧介電層
110‧‧‧高電阻層
112‧‧‧絕緣體
120‧‧‧核心區
130‧‧‧周邊區
132‧‧‧多晶矽部分
134‧‧‧矽化鎳部分
136‧‧‧閘極金屬
302‧‧‧氧化層
402‧‧‧第一凹槽
404‧‧‧第二凹槽
502‧‧‧插塞層
504‧‧‧黏著層
600‧‧‧半導體裝置
602‧‧‧第一導電部分
604‧‧‧第二導電部分
606‧‧‧第三導電部分
608‧‧‧介電層
610‧‧‧第一高電阻部分
612‧‧‧第一插塞部分
614‧‧‧基底
616‧‧‧絕緣體
618‧‧‧氧化層
620‧‧‧核心區
622‧‧‧第一黏著部分
624‧‧‧第二高電阻部分
626‧‧‧第二插塞部分
628‧‧‧第二黏著部分
630‧‧‧周邊區
632‧‧‧多晶矽部分
634‧‧‧矽化鎳部分
636‧‧‧閘極金屬
700‧‧‧用於製造的方法
702~712‧‧‧用於製造的方法之操作
第1圖顯示根據一示範的實施例，示範的半導體裝置之剖面圖。
第2圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。
第3圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。
第4圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。
第5圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。
第6圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。
第7圖為根據一示範的實施例，用於製造的操作之流程圖。
現在將對示範的實施例做詳細的說明，其以所附圖示加以說明。儘可能的，在所有圖示中相同的說明標號將用以表示相同或相似的部分。
第1圖顯示根據一示範的實施例，示範的半導體裝 置之剖面圖。如第1圖所示，提供半導體裝置100。在半導體裝置100中，提供第一導電部分102、第二導電部分104以及第三導電部分106於基底101之上。介電層108形成於第一導電部分102、第二導電部分104以及第三導電部分106之上。高電阻層110形成於介電層108之上。在示範的實施例中，高電阻層110的電阻為，例如，約500至1500歐姆每平方公分(Ohm/cm2)。
可藉由絕緣體(insulator)112，例如，氮化矽，分離第一導電部分102、第二導電部分104以及第三導電部分106。每一第一導電部分102、第二導電部分104以及第三導電部分106可為接點(contact)、源極/汲極或閘極。例如，在示範的實施例中，第一導電部分102為閘極，而第二導電部分104及第三導電部分106為接點。介電層108可作為接觸蝕刻停止層(etch stop layer,ESL)且可由，例如，氮化矽(SiN)、氮氧化矽(SiON)或碳氮氧化矽(SiOCN)所形成。高電阻層110可由，例如，氮化鈦(TiN)或氮化鋁(AlN)所形成，以及可具有，例如，10埃(angstrom)至100埃之厚度。
此外，半導體裝置100可包含核心區(core region)120及在核心區120之外的周邊區(peripheral region)130。核心區120可為用以放置標準元件(standard cell)的區域；周邊區130可為用以放置輸入/輸出埠的區域。可提供第一導電區域102、第二導電區域104以及第三導電區域106於半導體裝置100的核心區120之內。第一導電區域102可包含閘極金屬136及多晶矽部分132。半導體裝置100可更包含矽化鎳(nickel silicide)部分134。
第2圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。如第2圖所示，藉由蝕刻製程，圖案化高電阻層110以具有在第一導電部分102之上的一部分高電阻層110。此外，亦圖案化高電阻層110以形成作為在周邊區130中的電阻器(resistor)，上述周邊區130位在半導體裝置100的核心區120之外。
第3圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。如第3圖所示，形成氧化層302於高電阻層110及介電層108之上。氧化層302可由電漿增強氧化層(plasma enhanced oxide layer)所形成。
第4圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。如第4圖所示，藉由使用高電阻層110作為阻擋層(blocking layer)，圖案化介電層108及氧化層302以形成第一凹槽(recess)，以暴露第二導電部分104及第三導電部分106以及防止第一導電部分102暴露。此外，亦可圖案化位於周邊區130中的高電阻層110上的氧化層302，以形成至少一個第二凹槽404，上述周邊區130位在核心區120之外。
第5圖顯示根據示範的實施例，示範的半導體裝置之剖面圖。如第5圖所示，插塞層502形成於第一凹槽402中，以連接第二導電部分104及第三導電部分106。插塞層502可由鎢(tungsten)所形成。插塞層502可形成於第二凹槽404中，使周邊區130中的高電阻層110可被其它層或其它部分連接。此外，可形成黏著層504於第一凹槽402的表面以及第二凹槽404的表面。黏著層504可由化合物所形成，例如，鈦(Ti)及氮化鈦 (TiN)。
在示範的實施例中，使用高電阻層110於核心區中作為阻擋層，以提供第二導電部分104及第三導電部分106之間的天橋(flyover)或電橋(bridge)，而未電性連接至第一導電部分102。其亦可改善用於佈局設計(layout design)的佈線(routing)，以增加半導體裝置100的整體閘極密度。
第6圖顯示根據示範的實施例，示範的半導體裝置。提供半導體裝置600。半導體裝置600包含：第一導電部分602、第二導電部分604、第三導電部分606、介電層608、第一高電阻部分610以及第一插塞部分612。第一導電部分602、第二導電部分604以及第三導電部分606設置於基底614之上。介電層608設置於第一導電部分602之上。第一高電阻部分610設置於介電層608之上。第一插塞部分612設置於第一高電阻部分610、第二導電部分604以及第三導電部分606之上。第一插塞部分612電性連接(electrically connect)至第二導電部分604以及第三導電部分606。
在示範的實施例中，使用高電阻層610在核心區中作為阻擋層以提供第二導電部分604及第三導電部分606之間的天橋(flyover)或電橋(bridge)，而未電性連接至第一導電部分602。其亦可改善用於佈局設計(layout design)的佈線(routing)，以增加半導體裝置600的整體閘極密度。
在示範的實施例中，可藉由絕緣體(insulator)616分離第一導電部分602、第二導電部分604以及第三導電部分606。每一第一導電部分602、第二導電部分604以及第三導電 部分606可為接點、源極/汲極或閘極。例如，在示範的實施例中，第一導電部分602為閘極，而第二導電部分604及第三導電部分606為接點。介電層608可作為接觸蝕刻停止層且可由，例如，氮化矽(SiN)、氮氧化矽(SiON)或碳氮氧化矽(SiOCN)所形成。高電阻層610可由，例如，氮化鈦(TiN)或氮化鋁(AlN)所形成，以及可具有，例如，10埃(angstrom)至100埃之厚度。此外，半導體裝置600可包含核心區(core region)620及在核心區620之外的周邊區(peripheral region)630。可提供第一導電部分602、第二導電部分604以及第三導電部分606於半導體裝置600的核心區620之內。第一導電區域602可包含閘極金屬636及多晶矽部分632。半導體裝置600可更包含矽化鎳(nickel silicide)部分634。
在示範的實施例中，第一插塞部分612可由鎢所形成。在示範的實施例中，半導體裝置600可更包含氧化層618。氧化層618可設置於介電層608之上且圍繞第一插塞部分612。
在示範的實施例中，半導體裝置600可更包含位於第一插塞部分612表面上的第一黏著部分622，其鄰近於氧化層618、介電層608、第一高電阻部分610、第二導電部分604以及第三導電部分606。第一黏著部分622可由鈦/氮化鈦(Ti/TiN)的化合物所形成。
在示範的實施例中，半導體裝置600可更包含位於介電層608之上的第二高電阻部分624。可使用第二高電阻部分624作為周邊區630的電阻器，上述周邊區630位於半導體裝置600的核心區620外。
在示範的實施例中，半導體裝置600可更包含在周邊區630中的第二插塞部分626，上述周邊區630位於半導體裝置600的核心區620外。第二插塞部分626可具有可電性連接至其它層或其它部分的第二高電阻部分624。
在示範的實施例中，半導體裝置600可更包含位於第二插塞部分626表面上的第二黏著部分628，其鄰近於氧化層618以及第二高電阻部分624。第二插塞部分626可由鈦(Ti)及氮化鈦(TiN)的化合物所形成。
第7圖為根據一示範的實施例，用於製造的操作之流程圖。如第7圖所示，提供方法700。方法700包含以下操作：於基底之上提供第一導電部分、第二導電部分以及第三導電部分(702)；形成介電層於第一導電部分、第二導電部分以及第三導電部分之上(704)；形成高電阻層於第一導電部分之上(706)；形成氧化層於高電阻層及介電層之上(708)；藉由使用高電阻層作為阻擋層，圖案化介電層及氧化層，以形成第一凹槽以暴露第二導電部分及第三導電部分，以及防止第一導電部分暴露(710)；以及形成插塞層於第一凹槽中，以連接第二導電部分及第三導電部分(712)。
在示範的實施例中，形成高電阻層於第一導電部分之上的操作可包含：形成氮化鈦層或氮化鋁層於第一導電部分之上。在示範的實施例中，形成介電層的操作可包含：形成介電層作為蝕刻停止層。在示範的實施例中，形成氧化層的操作可包含：形成電漿增強氧化層(plasma enhanced oxide layer)。在示範的實施例中，形成插塞層於第一凹槽中的操作 可包含：形成鎢層於第一凹槽中。
在示範的實施例中，方法可更包含：形成黏著層於第一凹槽的表面上。在示範的實施例中，提供第一導電部分、第二導電部分以及第三導電部分的操作可更包含：提供位在半導體裝置的核心區之內的第一導電部分、第二導電部分以及第三導電部分。在示範的實施例中，形成高電阻層的操作可更包含：形成高電阻層，作為半導體裝置的核心區之外的電阻器。在示範的實施例中，圖案化氧化層的操作可更包含：圖案化位在核心區外的高電阻層之上的氧化層，以具有第二凹槽。在示範的實施例中，方法可更包含：形成插塞層於第二凹槽中，使位於核心區之外的高電阻層電性連接。
此文字描述使用例子於揭露中以：揭露最佳模式以及使本技術領域中具有通常知識者能夠製造及使用此揭露。可專利的範圍可包含其它發生於本技術領域中具有通常知識者之例子。
與此技藝相關的人士閱讀此揭露時，應可理解不同的實施例可在不具有一或多個特定細節、或在具有其它置換及/或額外的方法、材料或組成的情況下實行。熟知的結構、材料或操作可能未顯示或詳細描述，以避免模糊不同實施例的特性。圖示中顯示的不同實施例為說明例子的代表，並不一定是按照尺度繪示。可以任意合適的方式，在一或多個實施例中結合特定的特徵、結構、材料或特性。可包含許多額外的層及/或結構及/或在其他的實施例中可省略描述之特徵。許多操作可能被依序描述為多個分離的操作，以最能夠幫助了解此揭露 的方式。然而，描述的順序不應被解釋為暗示這些操作一定為順序相關的(order dependent)。特別地，這些操作不一定需要以表現的順序加以實行，在此描述的操作可以不同的順序、連續的或平行的(in parallel)加以實行。可實行及/或描述許多額外的操作，在額外的實施例中可省略操作。
此文字描述及以下的申請專利範圍可能包含：例如，左、右、頂部、底部、之上、之下、較高的、較低的、第一、第二等用詞，其僅是用於描述用途，並非解釋為限定用。例如，標示相對的垂直位置指的可能是基底或積體電路的裝置面(或主動面(active surface))為該基底的“頂部”表面的情況；基底可能實際上是在任一方位，使得基底之“頂部”面可能在標準的地球參考框架(standard terrestrial frame of reference)中是低於“底部”面的，且仍可落入“頂部”一詞的定義中。除非特定說明除外，在此(包括申請專利範圍)使用之“上”一詞可能不是指第一層直接地位在第二層“上”且與第二層立即接觸；可能也有第三層或其它結構在第一層及第二層之間。在此述之裝置或元件的實施例可以多個位置及方位製造、使用或運送。此技藝人士應可理解圖示中許多不同元件之等效的(equivalent)結合及置換。
600‧‧‧半導體裝置
602‧‧‧第一導電部分
604‧‧‧第二導電部分
606‧‧‧第三導電部分
608‧‧‧介電層
610‧‧‧第一高電阻部分
612‧‧‧第一插塞部分
614‧‧‧基底
616‧‧‧絕緣體
618‧‧‧氧化層
620‧‧‧核心區
622‧‧‧第一黏著部分
624‧‧‧第二高電阻部分
626‧‧‧第二插塞部分
628‧‧‧第二黏著部分
630‧‧‧周邊區
632‧‧‧多晶矽部分
634‧‧‧矽化鎳部分
636‧‧‧閘極金屬

Claims (10)

  1. 一種製造半導體裝置的方法，包括：於一基底之上提供一第一導電部分、一第二導電部分以及一第三導電部分；形成一介電層於該第一導電部分、該第二導電部分以及該第三導電部分之上；形成一高電阻層於該第一導電部分之上；形成一氧化層於該高電阻層及該介電層之上；藉由使用該高電阻層作為一阻擋層，圖案化該介電層及該氧化層，以形成一第一凹槽以暴露該第二導電部分及該第三導電部分，以及防止該第一導電部分暴露；以及形成一插塞層於該第一凹槽中，以連接該第二導電部分及該第三導電部分。
  2. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該高電阻層於該第一導電部分之上的形成，包括：形成一氮化鈦層或一氮化鋁層於該第一導電部分之上。
  3. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該介電層的形成，包括：形成該介電層作為一蝕刻停止層(etch stop layer,ESL)。
  4. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該氧化層的形成，包括：形成一電漿增強氧化層。
  5. 如申請專利範圍第1項所述之製造半導體裝置的方法，其中該第一導電部分、該第二導電部分以及該第三導電部分的提供，更包括： 提供該第一導電部分、該第二導電部分以及該第三導電部分於一半導體裝置的一核心區(core region)內；其中該高電阻層的形成，更包括：形成該高電阻層作為一位於該半導體裝置的核心區外之電阻器。
  6. 如申請專利範圍第5項所述之製造半導體裝置的方法，其中該氧化層的圖案化，包括：圖案化位於該核心區外之高電阻層之上的氧化層，以具有一第二凹槽；以及形成該插塞層於該第二凹槽中，使位於該核心區外之高電阻層電性連接。
  7. 一種半導體裝置，包括：一第一導電部分，位於一基底之上；一第二導電部分，位於該基底之上；一第三導電部分，位於該基底之上；一介電層，位於該第一導電部分之上；一第一高電阻部分，位於該介電層之上；以及一第一插塞部分，位於該第一高電阻部分、該第二導電部分以及該第三導電部分之上，其中該第一插塞部分電性連接該第二導電部分及該第三導電部分，其中該第一高電阻部分包括：一氮化鈦層或一氮化鋁層。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該介電層被作為一蝕刻停止層(ESL)。
  9. 如申請專利範圍第7項所述之半導體裝置，更包括：一氧化層，位於該介電層之上且圍繞該第一插塞部分；以 及一第一黏著部分，位於連接至該氧化層、該介電層、該第一高電阻部分、該第二導電部分及該第三導電部分的該第一插塞部分的一表面之上；其中該第一導電部分、該第二導電部分及該第三導電部分，設置於一半導體裝置的一核心區之內。
  10. 如申請專利範圍第7項所述之半導體裝置，更包括：一第二高電阻部分，位於該介電層之上，且被作為位於該半導體裝置的該核心區之外的一電阻器；一第二插塞部分，位於該半導體裝置的該核心區之外，用以使位於該核心區外的該第二高電阻部分電性連接；以及一第二黏著部分，位於連接至該氧化層及該第二高電阻部分的該第二插塞部分的一表面之上。
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