TWI572004B - 具有多晶片結構之半導體積體電路 - Google Patents

具有多晶片結構之半導體積體電路 Download PDF

Info

Publication number
TWI572004B
TWI572004B TW099126794A TW99126794A TWI572004B TW I572004 B TWI572004 B TW I572004B TW 099126794 A TW099126794 A TW 099126794A TW 99126794 A TW99126794 A TW 99126794A TW I572004 B TWI572004 B TW I572004B
Authority
TW
Taiwan
Prior art keywords
metal
semiconductor wafer
metal layer
semiconductor
forming
Prior art date
Application number
TW099126794A
Other languages
English (en)
Other versions
TW201143019A (en
Inventor
陳伸顯
李鍾天
Original Assignee
海力士半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 海力士半導體股份有限公司 filed Critical 海力士半導體股份有限公司
Publication of TW201143019A publication Critical patent/TW201143019A/zh
Application granted granted Critical
Publication of TWI572004B publication Critical patent/TWI572004B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

具有多晶片結構之半導體積體電路
本發明之例示性實施例係關於一種具有一多晶片結構之半導體積體電路，且更特定言之，係關於一種半導體積體電路，其中每一半導體晶片之內部電路串聯耦接至一矽導通體(TSV)。
本申請案主張於2010年5月27日申請之韓國專利申請案第10-2010-0049727號之優先權，其以引用之方式將其全部內容併入本文中。
在半導體工業中，已持續開發用於積體電路之封裝技術以滿足對於小型化及安裝可靠性之需求。舉例而言，對於小型化之需求已加速具有接近於晶片大小之大小之封裝的技術開發，且對安裝可靠性之需求已強調能夠改良安裝操作之效率及安裝後之機械可靠性及電氣可靠性之封裝技術的重要性。
此外，因為隨著電氣產品及電子產品之小型化需要電氣產品及電子產品之高效能，所以已研究並開發用以提供高容量半導體模組之各種技術。
對於提供高容量半導體模組，記憶體晶片之高整合度適用。可藉由在一半導體晶片之有限空間內整合較大數目個單元來實現高整合度。
然而，記憶體晶片之高整合度需要高階技術及大量開發時間。舉例而言，微小線寬適用。因此，堆疊技術被提議用作用於提供高容量半導體模組之另一方法。
堆疊技術可包括將兩個堆疊晶片構建成一封裝並堆疊兩個單個封裝。然而，隨著電氣產品及電子產品之小型化趨勢，堆疊兩個單個封裝具有對降低半導體封裝之高度的限制。
因此，正積極對堆疊封裝及多晶片封裝作大量研究，在該等封裝中，兩個或兩個以上之半導體晶片可安裝於一個封裝內。
通常可藉由以下方法製造該多晶片封裝。第一種方法，可將若干個半導體晶片簡單地配置於一基板上且接著進行封裝。第二種方法，可將兩個或兩個以上之半導體晶片堆疊於一多層結構中且接著進行封裝。
作為該第二種方法之一實例，已提議一使用一矽導通體(TSV)之結構。可藉由以下製程實現一使用該TSV之封裝。第一，在一半導體晶片內形成一孔以穿透該半導體晶片，且接著以一導電材料填充該孔以形成一TSV。接著經由該TSV耦接上半導體晶片及下半導體晶片。
圖1為說明具有使用TSV之多晶片結構之習知半導體積體電路的橫截面圖。
參看圖1，一使用TSV之多晶片封裝10包括堆疊於一基板上的複數個半導體晶片12及14。此處，該等半導體晶片12及14中的每一者包括複數個TSV 16，該等TSV 16係藉由填充穿透半導體晶片12及14之孔來形成。因此，半導體晶片12及14以一方式堆疊，以使得安置於相應位置處之TSV 16彼此耦接。
複數個凸塊襯墊18形成於該半導體12上以在各別半導體晶片12與14之間維持一特定距離。因此，第一半導體晶片12(TSV 16形成於其中)經由凸塊襯墊18耦接至第二半導體晶片14。亦即，第一半導體晶片12及第二半導體晶片14藉由覆晶接合而耦接。
在使用TSV之多晶片封裝中，經由該等TSV實現該電氣耦接。因此，可大體上防止電氣降級以增加半導體晶片之操作速度，且亦可實現小型化。
然而，在具有一多晶片結構之習知半導體積體電路中，TSV穿透一晶片之頂面直至該晶片之底面而形成，且各別晶片之內部電路並聯耦接至該等TSV。在此情況下，為了控制穿透式電極之電壓信號並將該經控制之電壓信號施加至另一晶片，另一穿透式電極僅為該經控制之電壓信號所需。
穿透式電極之數目之此種增加在面積及故障率方面降低該電路之效能。此外，當不同電信號待經由該等穿透式電極施加至各別晶片時，該等晶片需具有不同結構。在此情況下，應執行分開圖案化製程。因此，應分開地形成一用於該圖案化製程之遮罩。因此，需要大量成本。
此外，在執行該圖案化製程時，該遮罩之位置應取決於該等半導體晶片之堆疊位置而改變。因此，大規模生產之效率降低，且成本無法避免地提高。
本發明之一例示性實施例係針對一種具有一多晶片結構之半導體積體電路，其藉由使用矽導通體及內部金屬路徑而串聯耦接半導體晶片之矽導通體及內部電路。
在本發明之該例示性實施例中，因為半導體晶片之矽導通體及內部電路串聯耦接，所以不同電壓信號可施加至不同半導體晶片。
本發明之另一例示性實施例係針對於一種具有一多晶片結構之半導體積體電路，其包括半導體晶片之內部電路與矽導通體之間的一串聯耦接及一並聯耦接。
根據本發明之一例示性實施例，一種具有一多晶片結構之半導體積體電路包括複數個堆疊之半導體晶片。此處，該等半導體晶片中之至少一者包括：第一金屬層及第二金屬層，其分開地形成於該半導體晶片內部；一第一內部電路，其串聯耦接於該半導體晶片內部的該第一金屬層與該第二金屬層之間；一第一金屬路徑，其垂直地形成於該第二金屬層上直至該半導體晶片之一第一面；及一第一矽導通體，其穿透該半導體晶片自該半導體晶片之一第二面至該第一金屬層而形成。
根據本發明之另一例示性實施例，一種用於製造一具有一多晶片結構之半導體積體電路之方法包括：在該半導體晶片內部分開地形成第一金屬層及第二金屬層，及形成一耦接於該第一金屬層與該第二金屬層之間的第一內部電路；在該第二金屬層上形成一第一金屬路徑直至該半導體晶片之一第一面；及藉由蝕刻該半導體晶片之一第二面直至該第一金屬層暴露為止來形成一第一溝槽，及藉由填充該第一溝槽來形成一第一矽導通體。
將在下文參考隨附圖式更詳細描述本發明之例示性實施例。然而，本發明可以不同形式體現，且不應理解為限制於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將詳盡且完整，並將充分將本發明之範疇傳達給熟習此項技術者。遍及本發明，類似參考數字遍及本發明之各種圖式及實施例指代類似部件。
未必按比例繪製該等圖式，且在一些例子中，為清晰說明該等實施例之特徵，可能已誇示諸比例。當一第一層被稱為在一第二層「上」或在一基板「上」時，其不僅指該第一層直接地形成於該第二層或該基板上之狀況，而且指一第三層存在於該第一層與該第二層或該基板之間的狀況。
圖2為說明根據本發明之一例示性實施例的具有使用矽導通體(TSV)之多晶片結構之半導體積體電路的橫截面圖。
參看圖2，根據本發明之此實施例的具有多晶片結構之半導體積體電路100包括複數個堆疊之半導體晶片120、140及160。
該第一半導體晶片120包括一串聯矽導通體122、一第一內部電路126及一第一凸塊襯墊124。該第二半導體晶片140包括一串聯矽導通體142、一第二內部電路146及一第一凸塊襯墊144。類似地，該第三半導體晶片160包括一串聯矽導通體162、一第三內部電路166及一第一凸塊襯墊164。
下文中，將描述各別半導體晶片之組態。然而，為便於解釋，以下描述將著重於該第一半導體晶片120。
該第一半導體晶片120具有一包含複數個層的多層結構。根據本發明之此例示性實施例，該第一半導體晶片120包括一第一金屬層M1及一第二金屬層M2，M1及M2分開地形成於該複數個層中之一預定層中。此處，該第一金屬層M1及該第二金屬層M2可形成於同一層級上或不同層級上。根據本發明之此例示性實施例，該第一半導體晶片120進一步包括一金屬路徑MP，其垂直地形成於該第二金屬層M2上直至該第一半導體晶片120之一第一面。此處，該金屬路徑MP包含複數個金屬線及配置於各別金屬線之間的複數個金屬觸點。另一方面，該金屬路徑MP可包含一矽導通體。
該第一半導體晶片120之第一內部電路126配置於該第一半導體晶片120中，且該第一內部電路126(例如)可接收一輸入信號，執行一指定操作及輸出一信號。特定言之，根據本發明之此例示性實施例，該第一內部電路126耦接於該第一金屬層M1與該第二金屬層M2之間。此處，該第一金屬層M1及該第二金屬層M2可形成於同一層級上或不同層級上。
該第一半導體晶片120之串聯矽導通體122由一導電材料形成，且穿透該第一半導體晶片120自該第一半導體晶片120之一第二面至該第一金屬層M1而形成。
該第一半導體晶片120之第一凸塊襯墊124形成於該第一半導體晶片之第一面上以在該等半導體晶片之間維持一預定距離。特定言之，根據本發明之此實施例，該第一凸塊襯墊124形成於該第一半導體晶片120之該第一面上於與該串聯矽導通體122相同之柱區域處。但該第一凸塊襯墊124可形成於與該矽導通體122不同之柱區域處。舉例而言，該第一凸塊襯墊124耦接至該金屬路徑MP之該複數個金屬線中之最接近該第一面的金屬線。因此，該第一半導體晶片120之第一凸塊襯墊124並不與該串聯矽導通體122直接接觸。
儘管未作說明，但根據本發明之此例示性實施例，該半導體積體電路可進一步包括一被附接該等堆疊半導體晶片之基板。此外，儘管圖2說明該半導體積體電路包括三個半導體晶片，但該半導體積體電路可包括更大或更小數目個半導體晶片。
如上文所描述，在本發明之此例示性實施例中，在形成該第一金屬層M1之後，藉由將該第一金屬層M1用作一蝕刻終止層而自該第一半導體晶片120之該第二面至該第一金屬層M1形成將形成該串聯矽導通體122之孔。因此，該串聯矽導通體122並非穿透整個第一半導體晶片120而形成，而是穿透該第一半導體晶片120之一部分而形成。
此外，在本發明之此例示性實施例中，該內部電路126耦接於該第一金屬層M1與該第二金屬層M2之間，且經由該金屬路徑MP耦接至該第一凸塊襯墊124，該金屬路徑MP垂直地形成於該第二金屬層M2上直至該第一半導體晶片120之該第一面。此處，該第一凸塊襯墊124形成於該第一半導體晶片120之該第一面上於與該串聯矽導通體122相同之柱區域處。但該第一凸塊襯墊124可形成於與該串聯矽導通體122不同之柱區域處。
結果，該半導體積體電路具有多晶片結構，其中該半導體晶片之TSV及內部電路串聯耦接至該TSV，而另一半導體晶片之內部電路可串聯耦接至該半導體晶片之該TSV及該內部電路。因此，該多晶片封裝之該等半導體晶片之該等內部電路可被供應不同電壓。因此，可增加設計之自由度。
圖3為更詳細說明圖2中之半導體積體電路之三維圖。
參看圖3，根據本發明之此例示性實施例，具有多晶片結構之半導體積體電路之半導體晶片內部的金屬路徑MP包括複數個金屬線及配置於各別金屬線之間的複數個金屬觸點。
更具體言之，該金屬路徑MP包括第一金屬線ML1及第二金屬線ML2以及第一金屬觸點MC1及第二金屬觸點MC2。該第一金屬線ML1形成於該第二金屬層M2之上層上，該第二金屬層M2形成於該半導體層之一特定層中。該第二金屬線ML2形成於該第一金屬線ML1之上層上以耦接至該第一凸塊襯墊。該第一金屬觸點MC1將該第二金屬層M2與該第一金屬線ML1耦接。該第二金屬觸點MC2將該第一金屬線ML1與該第二金屬線ML2耦接。
具體言之，該第二金屬線ML2可位於(例如)該半導體晶片之頂層中，且具有一長度以使得該第一凸塊襯墊形成於該第一半導體晶片之第一面上，例如，於與該串聯矽導通體相同之柱區域處。
該金屬路徑MP可由Cu及Al或二者之合金中的任一者形成。該串聯矽導通體可由Sn、Ni、Cu、Au及Al或其合金中的任一者形成。
圖4為說明根據本發明之另一例示性實施例的具有使用TSV之多晶片結構之半導體積體電路的橫截面圖。
參看圖4，根據本發明之此例示性實施例，具有多晶片結構之半導體積體電路100包括複數個堆疊之半導體晶片420、440及460。此處，根據本發明之此例示性實施例，半導體晶片420、440及460中之至少一者包括一串聯TSV區域及一並聯TSV區域。因此，內部電路及矽導通體可串聯且並聯耦接於各別半導體晶片之間。
因為該第二半導體晶片440及該第三半導體晶片460具有與該第一半導體晶片420相同之組態，所以以下描述將著重於該第一半導體晶片420。
該第一半導體晶片420之串聯TSV區域包括一串聯矽導通體422S、一第一凸塊襯墊424S及一第一內部電路426S。
該第一半導體晶片420具有一多晶片結構，其包含複數個層，且一第一金屬層M1及一第二金屬層M2係分開地形成。根據本發明之此例示性實施例，該第一半導體晶片420進一步包括一第一金屬路徑MP1，其垂直地形成於該第二金屬層M2上直至該第一半導體晶片420之一第一面。此處，該第一金屬路徑MP1包含(例如)複數個金屬線及設置於各別金屬線之間的複數個金屬觸點。
該第一內部電路426S配置於該第一半導體晶片420中且經組態(例如)以接收一輸入信號，執行一指定操作及輸出一信號。特定言之，根據本發明之此例示性實施例，該第一內部電路426S耦接於該第一金屬層M1與該第二金屬層M2之間。
該串聯矽導通體422S係穿透該第一半導體晶片420自該第一半導體晶片420之一第二面至該第一金屬層M1而形成。
該第一凸塊襯墊424S形成於該第一半導體晶片420上以在該等半導體晶片間維持一特定距離。特定言之，根據本發明之此例示性實施例，該第一凸塊襯墊424S形成於該第一半導體晶片420之第一面上，例如，於與該串聯矽導通體422S相同之柱區域處。該第一凸塊襯墊424S耦接至(例如)該第一金屬路徑MP1之該複數個金屬線中之最近金屬線。
在如上文所描述之該第一半導體晶片420之串聯TSV區域中，該第一半導體晶片420之第一內部電路426S及串聯矽導通體422S耦接至位於該第一半導體晶片420之上及之下的另外半導體晶片之另外第一內部電路及串聯矽導通體。
該第一半導體晶片420之並聯TSV區域包括一並聯矽導通體422P、一第二凸塊襯墊424P及一第二內部電路426P。
在該第一半導體晶片420之該並聯TSV區域中，一第三金屬層M3配置於(例如)形成該第一金屬層M1及該第二金屬層M2的層級上。此處，該第三金屬層M3形成為與該第一金屬層M1及該第二金屬層M2分開。此外，一第二金屬路徑MP2垂直地形成於該第三金屬層M3上直至該第一半導體晶片420之第一面。此處，該第二金屬路徑MP2包含複數個金屬線及設置於各別金屬線之間的複數個金屬觸點。另一方面，該第二金屬路徑MP2可包含一矽導通體。
該並聯矽導通體422P由一導電材料形成，且係穿透該第一半導體晶片420自該第一半導體晶片420之一第二面至該第三金屬層M3而形成。
該第二內部電路426P經由該第三金屬層M3耦接至該並聯矽導通體422P。該第二內部電路426P經組態(例如)以接收一經由該並聯矽導通體422P輸入之信號，執行一指定操作及輸出一信號。
用於在該等半導體晶片間維持一特定距離的第二凸塊襯墊424P形成於該第一半導體晶片420之第一面上，以經由該第二金屬路徑MP2與該並聯矽導通體422P接觸。此處，該第二凸塊襯墊424P形成於(例如)與該矽導通體422P相同之柱區域處。
如上文所描述，在該第一半導體晶片420之該並聯TSV區域中，該第一半導體晶片420之第二內部電路426P及並聯矽導通體422P經由該第二凸塊襯墊424P耦接至該第二半導體晶片440之第二內部電路及並聯矽導通體。
結果，該半導體積體電路可具有一多晶片結構，其中該半導體晶片之並聯矽導通體與第二內部電路並聯耦接。
儘管未作說明，但根據本發明之此例示性實施例，該半導體積體電路可進一步包括一被附接該等堆疊之半導體晶片之基板。圖4說明該半導體積體電路包括三個半導體晶片。然而，該半導體積體電路可包括更大或更小數目個半導體晶片。
如上文所描述，根據本發明之此例示性實施例，該半導體積體電路可支援各別半導體晶片之間的內部電路及矽導通體之串聯耦接及並聯耦接。因此，可以各種結構設計半導體積體電路。
圖5A至圖5E為說明根據本發明之另一例示性實施例的用於製造具有使用TSV之多晶片結構之半導體積體電路之方法的橫截面圖。
如圖5A所示，將一半導體晶片510劃分為一串聯TSV區域及一並聯TSV區域。在該串聯TSV區域中，配置了一第一金屬層M1、一第二金屬層M2、一第一內部電路514S及一第一金屬路徑MP1。該第一金屬層M1及該第二金屬層M2係分開地形成。該第一內部電路514S形成為耦接於該第一金屬層M1與該第二金屬層M2之間。該第一金屬路徑MP1垂直地形成於該第二金屬層M2上，直至該第一半導體晶片510之一第二面(II)。
在該並聯TSV區域中，配置了一第三金屬層M3、一第二內部電路514P及一第二金屬路徑MP2。該第三金屬層M3形成於(例如)形成該第一金屬層M1及該第二金屬層M2的層級上。此處，該第三金屬層M3形成為與該第一金屬層M1及該第二金屬層M2分開。該第二內部電路514P形成為耦接至該第三金屬層M3。該第二金屬路徑MP2垂直地形成於該第三金屬層M3上，直至該半導體晶片510之第二面(II)。此處，該第一金屬路徑MP1及該第二金屬路徑MP2包含複數個金屬線及設置於各別金屬線之間的複數個金屬觸點。另一方面，該金屬路徑MP可包含一矽導通體。
參看圖5A，在該半導體晶片上形成一遮罩圖案512，且藉由蝕刻該半導體晶片510直至該第一金屬層M1及該第三金屬層M3暴露為止來形成複數個溝槽。此處，該第一金屬層M1及該第三金屬層M3可用作一蝕刻終止層。
參看圖5B，根據一實例，在包括該等溝槽之頂表面的半導體晶片510之頂表面上形成一絕緣層，且以一方式執行一回蝕製程，以使得該絕緣層(例如)僅餘留於該等溝槽之側壁上以形成一絕緣圖案516。此處，可移除該遮罩圖案512。
參看圖5C，根據一實例，在包括絕緣圖案516之半導體晶片510上形成一金屬晶種層518A。在該金屬晶種層518A上形成一金屬層518以使得該等溝槽被填充。該金屬層518可由Sn、Ni、Cu、Au及Al或由該等金屬中一或多者組成之合金中的任一者形成。
參看圖5D，根據一實例，在該金屬層上執行一回蝕製程。因此，一串聯矽導通體520S形成於該半導體晶片510之串聯TSV區域中，而一並聯矽導通體520P形成於該半導體晶片510之並聯TSV區域中。
此後，可對該半導體晶片510之第二面執行研磨製程及蝕刻製程中之至少一或多個，以使得該串聯矽導通體520S及該並聯矽導通體520P暴露。
在圖5E中，出於說明之目的，自I-II方向倒置至II-I方向而描繪該所得結構。
參看圖5E，在該半導體晶片510之串聯TSV區域中，一第一凸塊襯墊522S形成於該半導體晶片510上，例如，於與該串聯矽導通體520S相同之柱區域處，以耦接至該第一金屬路徑MP1。在該半導體晶片510之並聯TSV區域中，一第二凸塊襯墊522P形成於該半導體晶片510上，例如，於與該並聯矽導通體520P相同之柱區域處，以耦接至該第二金屬路徑MP2。此處，該串聯矽導通體520S及該第一凸塊襯墊522S分別形成為與該並聯矽導通體520P及該第二凸塊襯墊522P對稱。
在根據本發明之例示性實施例的具有多晶片結構之半導體積體電路中，各別半導體晶片之矽導通體及內部電路可串聯或並聯耦接。因此，可將不同電壓信號施加至一封裝之不同內部電路，且可增加設計之自由度。
此外，因為各別半導體晶片之矽導通體無需精確對準，所以可降低整個處理時間。
儘管已參考特定實施例而描述本發明，但對於熟習此項技術者而言，顯而易見的是，在不脫離如由以下申請專利範圍所界定之本發明之精神及範疇之情況下，可作出各種改變及修改。
10．．．半導體積體電路
12．．．半導體晶片
14．．．半導體晶片
16．．．矽導通體(TSV)
18．．．凸塊襯墊
100．．．半導體積體電路
120．．．第一半導體晶片
122．．．串聯矽導通體(TSV)
124．．．第一凸塊襯墊
126．．．第一內部電路
140．．．第二半導體晶片
142．．．串聯矽導通體(TSV)
144．．．第一凸塊襯墊
146．．．第二內部電路
160．．．第三半導體晶片
162．．．串聯矽導通體(TSV)
164．．．第一凸塊襯墊
166．．．第三內部電路
420．．．第一半導體晶片
422P．．．並聯矽導通體(TSV)
422S．．．串聯矽導通體(TSV)
424P．．．第二凸塊襯墊
424S．．．第一凸塊襯墊
426P．．．第二內部電路
426S．．．第一內部電路
440．．．第二半導體晶片
460．．．第三半導體晶片
510．．．半導體晶片
512．．．遮罩圖案
514P．．．內部電路
514S．．．內部電路
516．．．絕緣圖案
518．．．金屬層
518A．．．金屬晶種層
520P．．．矽導通體(TSV)
520S．．．矽導通體(TSV)
522P．．．凸塊襯墊
522S．．．凸塊襯墊
M1．．．第一金屬層
M2．．．第二金屬層
M3．．．第三金屬層
MC1．．．第一金屬觸點
MC2．．．第二金屬觸點
ML1．．．第一金屬線
ML2．．．第二金屬線
MP．．．金屬路徑
MP1．．．第一金屬路徑
MP2．．．第二金屬路徑
圖1為說明具有使用TSV之多晶片結構之習知半導體積體電路的橫截面圖；
圖2為說明根據本發明之一實施例的具有使用TSV之多晶片結構之半導體積體電路的橫截面圖；
圖3為更詳細說明圖2中之半導體積體電路之三維圖；
圖4為說明根據本發明之另一實施例的具有使用TSV之多晶片結構之半導體積體電路的橫截面圖；及
圖5A至圖5E為說明根據本發明之另一實施例的用於製造具有使用TSV之多晶片結構之半導體積體電路之方法的橫截面圖。
100．．．半導體積體電路
120．．．第一半導體晶片
122．．．串聯矽導通體(TSV)
124．．．第一凸塊襯墊
126．．．第一內部電路
140．．．第二半導體晶片
142．．．串聯矽導通體(TSV)
144．．．第一凸塊襯墊
146．．．第二內部電路
160．．．第三半導體晶片
162．．．串聯矽導通體(TSV)
164．．．第一凸塊襯墊
166．．．第三內部電路
M1．．．第一金屬層
M2．．．第二金屬層
MP．．．金屬路徑

Claims (18)

  1. 一種具有一多晶片結構之半導體積體電路，其包含複數個堆疊之半導體晶片，其中該等半導體晶片中之至少一者包含：第一金屬層及第二金屬層，其分開地形成於該半導體晶片內部；一第一內部電路，其串聯耦接於該半導體晶片內部之該第一金屬層與該第二金屬層之間；一第一金屬路徑，其垂直地形成於該第二金屬層上，直至該半導體晶片之一第一面；一第一矽導通體，其穿透該半導體晶片自該半導體晶片之一第二面至該第一金屬層而形成；及一第一凸塊襯墊，其經形成以耦接另一半導體晶片之一第一矽導通體及該半導體晶片之該第一金屬路徑，其中該複數個堆疊之半導體晶片具有一相同結構。
  2. 如請求項1之半導體積體電路，其中該半導體晶片之該第一內部電路及該第一矽導通體串聯耦接至另一半導體晶片之一第一內部電路及一第一穿透式電極。
  3. 如請求項1之半導體積體電路，其中該半導體晶片進一步包含：一第三金屬層，其形成為與該第一金屬層及該第二金屬層分開；一第二內部電路，其並聯耦接至該第三金屬層；一第二金屬路徑，其垂直地形成於該第三金屬層上， 直至該半導體晶片之該第一面；一第二矽導通體，其穿透該半導體晶片自該半導體晶片之該第二面直至該第三金屬層而形成；及一第二凸塊襯墊，其經形成以耦接另一半導體晶片之一第二矽導通體及該半導體晶片之該第二金屬路徑。
  4. 如請求項3之半導體積體電路，其中該半導體晶片之該第二矽導通體串聯耦接至另一半導體晶片之第二矽導通體。
  5. 如請求項3之半導體積體電路，其中該第二凸塊襯墊形成於與該第二矽導通體相同之柱區域處。
  6. 如請求項5之半導體積體電路，其中該第一矽導通體及該第一凸塊襯墊與該第二矽導通體及該第二凸塊襯墊對稱。
  7. 如請求項3之半導體積體電路，其中該第一金屬路徑及該第二金屬路徑中之每一者包含複數個金屬線及配置於該等各別金屬線之間的複數個金屬觸點。
  8. 如請求項3之半導體積體電路，其中該第一金屬路徑及該第二金屬路徑中之每一者係由一導通體形成。
  9. 一種用於製造一具有一多晶片結構之半導體積體電路之方法，其包含：在半導體晶片內部分開地形成第一金屬層及第二金屬層，及形成一耦接於該第一金屬層與該第二金屬層之間的第一內部電路；在該第二金屬層上形成一第一金屬路徑直至該半導體 晶片之一第一面；及藉由蝕刻該半導體晶片之一第二面直至該第一金屬層暴露為止來形成一第一溝槽，及藉由填充該第一溝槽來形成一第一矽導通體，其中該多晶片結構包括具有一相同結構的複數個半導體晶片。
  10. 如請求項9之方法，其進一步包含：在該半導體晶片之該第二面上形成一第一凸塊襯墊以與該第一金屬路徑耦接。
  11. 如請求項9之方法，其中該半導體晶片之該第一內部電路及該第一矽導通體串聯耦接至另一半導體晶片之第一內部電路及第一穿透式電極。
  12. 如請求項9之方法，其進一步包含：形成一第三金屬層，其與該第一金屬層及該第二金屬層分開；形成一第二內部電路，其並聯耦接至該半導體晶片內部之該第三金屬層；在該第三金屬層上形成一第二金屬路徑，直至該半導體晶片之一第一面；藉由蝕刻該半導體晶片之一第二面直至該第三金屬層暴露為止來形成一第二溝槽，及藉由填充該第二溝槽來形成一第二矽導通體；及在該半導體晶片之背面上形成一第二凸塊襯墊以與該第二金屬路徑接觸。
  13. 如請求項12之方法，其中該半導體晶片之該第二矽導通體形成為串聯耦接至另一半導體晶片之該第二矽導通體。
  14. 如請求項12之方法，其中該第二凸塊襯墊形成於與該第二矽導通體相同之柱區域處。
  15. 如請求項13之方法，其中該第一矽導通體及該第一凸塊襯墊形成為與該第二矽導通體及該第二凸塊襯墊對稱。
  16. 如請求項12之方法，其中該第一金屬路徑及該第二金屬路徑中之每一者包含複數個金屬線及配置於該等各別金屬線之間的複數個金屬觸點。
  17. 如請求項12之方法，其中該第一金屬路徑及該第二金屬路徑中之每一者係由一導通體形成。
  18. 如請求項9之方法，其中該形成該第一矽導通體包含：在形成於該半導體晶片中之該第一溝槽之側壁上形成一絕緣層；在包括該絕緣層之該半導體晶片上形成一金屬晶種層；及在該金屬晶種層上形成一金屬層以使得該第一溝槽被填充。
TW099126794A 2010-05-27 2010-08-11 具有多晶片結構之半導體積體電路 TWI572004B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100049727A KR101190744B1 (ko) 2010-05-27 2010-05-27 멀티칩 구조를 가지는 반도체 집적 회로

Publications (2)

Publication Number Publication Date
TW201143019A TW201143019A (en) 2011-12-01
TWI572004B true TWI572004B (zh) 2017-02-21

Family

ID=45009665

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099126794A TWI572004B (zh) 2010-05-27 2010-08-11 具有多晶片結構之半導體積體電路

Country Status (4)

Country Link
US (1) US8487431B2 (zh)
KR (1) KR101190744B1 (zh)
CN (1) CN102263089B (zh)
TW (1) TWI572004B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8159060B2 (en) * 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
US9723717B2 (en) * 2011-12-19 2017-08-01 Advanpack Solutions Pte Ltd. Substrate structure, semiconductor package device, and manufacturing method of semiconductor package
CN103378031B (zh) * 2012-04-20 2016-02-03 南亚科技股份有限公司 半导体芯片与封装结构以及其形成方法
US8697567B2 (en) * 2012-05-22 2014-04-15 International Business Machines Corporation Implementing decoupling devices inside a TSV DRAM stack
CN103066041B (zh) * 2012-12-17 2015-08-26 三星半导体(中国)研究开发有限公司 芯片堆叠结构及其制造方法
TWI483378B (zh) * 2013-01-04 2015-05-01 Tsai Yu Huang 三維晶片堆疊結構
KR102161260B1 (ko) 2013-11-07 2020-09-29 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9940419B1 (en) * 2015-08-05 2018-04-10 The United States Of America As Represented By The Secretary Of The Army Post design integrated circuit manufacturing obfuscation
KR20200017240A (ko) * 2018-08-08 2020-02-18 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN111508921B (zh) * 2019-01-02 2022-03-08 王智彬 具有双面对外接点的半导体芯片组
US20230170328A1 (en) 2021-11-30 2023-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Shared pad/bridge layout for a 3d ic
US20230223379A1 (en) * 2022-01-12 2023-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally-aware semiconductor packages
CN118116889A (zh) * 2022-11-23 2024-05-31 华为技术有限公司 三维堆叠结构和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283898A1 (en) * 2008-05-15 2009-11-19 Janzen Jeffery W Disabling electrical connections using pass-through 3d interconnects and associated systems and methods
TW201005905A (en) * 2008-07-25 2010-02-01 Ind Tech Res Inst Hermetic wafer-to-wafer stacking

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278174B1 (en) * 1994-04-28 2001-08-21 Texas Instruments Incorporated Integrated circuit insulator and structure using low dielectric insulator material including HSQ and fluorinated oxide
US5872051A (en) * 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
JP5085829B2 (ja) 2002-05-07 2012-11-28 メギカ・コーポレイション 集積回路チップ構造
US7378702B2 (en) * 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
JP4752369B2 (ja) * 2004-08-24 2011-08-17 ソニー株式会社 半導体装置および基板
CN100362657C (zh) * 2004-12-22 2008-01-16 中芯国际集成电路制造(上海)有限公司 半导体集成电路的内连焊盘
SG133445A1 (en) 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
KR100837269B1 (ko) 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
US7952184B2 (en) * 2006-08-31 2011-05-31 Micron Technology, Inc. Distributed semiconductor device methods, apparatus, and systems
KR101176187B1 (ko) 2007-11-21 2012-08-22 삼성전자주식회사 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법
US8237257B2 (en) * 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
KR101211044B1 (ko) * 2010-05-27 2012-12-12 에스케이하이닉스 주식회사 멀티칩 구조를 가지는 반도체 집적 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090283898A1 (en) * 2008-05-15 2009-11-19 Janzen Jeffery W Disabling electrical connections using pass-through 3d interconnects and associated systems and methods
TW201005905A (en) * 2008-07-25 2010-02-01 Ind Tech Res Inst Hermetic wafer-to-wafer stacking

Also Published As

Publication number Publication date
US20110291266A1 (en) 2011-12-01
KR20110130201A (ko) 2011-12-05
CN102263089B (zh) 2015-08-05
TW201143019A (en) 2011-12-01
CN102263089A (zh) 2011-11-30
US8487431B2 (en) 2013-07-16
KR101190744B1 (ko) 2012-10-12

Similar Documents

Publication Publication Date Title
TWI572004B (zh) 具有多晶片結構之半導體積體電路
US11854945B2 (en) Underfill material flow control for reduced die-to-die spacing in semiconductor packages
JP5118942B2 (ja) スルーシリコンビアスタックパッケージ及びその製造方法
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
JP5134307B2 (ja) 貫通シリコンビアチップスタックパッケージ
US8310033B2 (en) Semiconductor integrated circuit having a multi-chip structure
US8198719B2 (en) Semiconductor chip and semiconductor package including the same
KR20080111228A (ko) 몰드 재형상 웨이퍼와 이를 이용한 스택 패키지 및 그의제조 방법
US11145637B2 (en) Semiconductor package including a substrate having two silicon layers formed on each other
US20220028850A1 (en) Semiconductor devices, semiconductor device packages, electronic systems including same, and related methods
JP5358089B2 (ja) 半導体装置
KR100914987B1 (ko) 몰드 재형상 웨이퍼 및 이를 이용한 스택 패키지
CN108735684B (zh) 多晶片半导体封装体及垂直堆叠的半导体晶片和封装方法
US20230187424A1 (en) Fan-out semiconductor package
CN103377990A (zh) 硅通孔结构
KR20120020553A (ko) 반도체 칩 및 반도체 칩의 형성 방법
KR100900239B1 (ko) 스택 패키지 및 그의 제조방법
CN103378030A (zh) 硅通孔结构
US11482509B2 (en) Semiconductor package
KR20120098096A (ko) 반도체 집적회로
KR101115455B1 (ko) 반도체 장치
KR20230033074A (ko) 반도체 패키지 및 그 제조 방법
KR20090011951A (ko) 반도체 패키지 및 그의 제조 방법
KR20120022142A (ko) 반도체칩 및 이의 제조방법
KR20110016014A (ko) 반도체 패키지