CN118116889A - 三维堆叠结构和电子设备 - Google Patents

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CN118116889A CN202211470579.9A CN202211470579A CN118116889A CN 118116889 A CN118116889 A CN 118116889A CN 202211470579 A CN202211470579 A CN 202211470579A CN 118116889 A CN118116889 A CN 118116889A
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Abstract

本申请实施例公开了一种三维堆叠结构和电子设备，该三维堆叠结构包括：堆叠设置的多个芯片，多个芯片中的第一芯片和第二芯片均设置有至少一个硅通孔；第一介质层，设置于第一芯片与第二芯片之间，第一介质层中设置有第一导电结构；第一芯片的至少一个硅通孔中的第一硅通孔，通过第一导电结构，与第二芯片上的信号端口连接；其中，第一硅通孔与第二芯片的至少一个硅通孔中的第二硅通孔之间断开连接，第二硅通孔向第一硅通孔的正投影，与第一硅通孔至少部分重合，该三维堆叠结构可以提高信号传输性能。

Description

三维堆叠结构和电子设备
技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种三维堆叠结构和电子设备。
背景技术
随着通信、人工智能等技术的发展，大量的数据流动与转移的需求越来越大，支持诸如5G应用、人工智能等应用的硬件需要具有高速计算、低延时、多带宽以及***集成等功能。为了满足硬件设备的功能需求，业界提出采用异构芯片来提高硬件设备或***的电学性能。
现有异构芯片技术中，通常采用三维(3D，three dimensional)堆叠结构，在芯片上设置硅通孔(TSV，Through-Silicon Via)，多个堆叠芯片之间通过硅通孔连通，以实现信号交流。通常，硅通孔呈阵列排布，沿芯片堆叠方向，各硅通孔的正投影重合。在该种结构中，业务信号(例如数据信号或者控制信号)与电源信号均通过底层芯片的背面发出，通过硅通孔向上层芯片传输。当采用一对一信号传输时，也即位于底层的芯片将信号传输至上层某一指定的芯片之后，该指定芯片上的硅通孔与其上层芯片之间的互联断开。从而，沿芯片堆叠方向，该指定芯片上的硅通孔以及其上层芯片的硅通孔将不再进行信号传输。或者其他场景中，业界采用该指定芯片上的硅通孔以及指定芯片上的横向重布线层，向上述指定芯片传输电源信号。然而，当上述硅通孔不再进行信号传输时，将导致硅通孔的浪费；此外，通过指定芯片上的硅通孔以及重布线层向指定芯片传输电源信号，会由于引线过长导致电阻过大，带来额外的压降损失。由此，如何对3D堆叠结构进行优化，以减少硅通孔的浪费、降低压降损失，成为需要解决的问题。
发明内容’
本申请实施例提供的三维堆叠结构，可以提高信号传输性能。为达到上述目的，本申请采用如下技术方案：
第一方面，本申请实施例了一种三维堆叠结构，该三维堆叠结构包括：堆叠设置的多个芯片，所述多个芯片中的第一芯片和第二芯片均设置有至少一个硅通孔；第一介质层，设置于所述第一芯片与所述第二芯片之间，所述第一介质层中设置有第一导电结构；所述第一芯片的至少一个硅通孔中的第一硅通孔，通过所述第一导电结构，与所述第二芯片上的信号端口连接；其中，所述第一硅通孔与所述第二芯片的至少一个硅通孔中的第二硅通孔之间断开连接，所述第二硅通孔向所述第一硅通孔的正投影，与所述第一硅通孔至少部分重合。
本申请实施例中，第一硅通孔与第二硅通孔之间断开连接，例如为第一硅通孔与第二硅通孔之间未通过导电物体形成电连接。
本申请实施例提供的三维堆叠结构，通过在第一芯片(例如发送信号或直连外界信号的芯片)与第二芯片(例如接收信号的芯片)之间的介质层中设置导电结构，将第一芯片上的第一硅通孔、与第二芯片上的第二硅通孔之间互联断开(第二硅通孔向第一硅通孔的正投影，与第一硅通孔至少部分重合)。从而，第一芯片所发送的信号或外界输入的信号，可以通过第一硅通孔以及该导电结构直接传输至第二芯片的信号端口中，第二芯片与堆叠于第二芯片之上的第三芯片之间不需要断开，第二芯片还可以通过第二硅通孔与第三芯片之间进行其他信号的传输，该其他信号例如可以为电源信号，也可以为其他的传输的信号。这样一来，可以提高芯片上硅通孔的利用率；此外，当需要向第二芯片传输电源信号时，本申请实施例通过设置上述导电结构，可以不需要在第二芯片上额外设置用于传输电源信号的布线层和芯片中的导电线路，简化工艺复杂度；另外，本申请实施例通过设置上述导电结构，当需要向第二芯片传输电源信号时，可以不需要经过第二硅通孔，从而可以避免额外的压降损失。由此，本申请实施例提供的3D堆叠结构，可以提高信号传输性能。
在一种可能的实现方式中，所述第二芯片包括远离所述第一芯片的第一表面和靠近所述第一芯片的第二表面，其中，所述第二芯片的第二表面设置有第一导电线路；所述第二芯片的至少一个硅通孔中的第三硅通孔，与所述第二硅通孔水平间隔设置，所述第二硅通孔与所述第三硅通孔通过所述第一导电线路连接。
在一种可能的实现方式中，所述第一芯片的至少一个硅通孔中的第四硅通孔，向所述第三硅通孔的正投影，与所述第三硅通孔至少部分重合；所述第一介质层中还设置有第二导电结构，所述第三硅通孔通过所述第二导电结构与所述第四硅通孔连接。
在一种可能的实现方式中，所述第二芯片的第二表面还设置有第二导电线路，所述第一导电结构通过所述第二导电线路与所述信号端口连接；其中，所述第一导电线路与所述第二导电线路之间相互隔离。
在一种可能的实现方式中，所述第一芯片包括靠近所述第二芯片的第一表面和远离所述第二芯片的第二表面，所述第一芯片的第一表面设置有第三导电线路和第四导电线路；所述第三导电线路用于连通所述第一硅通孔与所述第第一导电结构；所述第四导电线路用于连通所述第四硅通孔与所述第二导电结构；其中，所述第三导电线路与所述第四导电线路之间相互隔离。
在一种可能的实现方式中，所述多个芯片还包括第三芯片，所述第三芯片和所述第一芯片之间设置有第二介质层，所述第二介质层中设置有第三导电结构；所述第三芯片中还设置有第五硅通孔，所述第五硅通孔通过所述第三导电结构与所述第一硅通孔连接，其中，所述第一硅通孔向所述第五硅通孔的正投影，与所述第五硅通孔至少部分重合。
在一种可能的实现方式中，所述第一导电结构包括第一导电通孔和第二导电通孔；所述第一导电通孔用于连接所述第二导电通孔与所述信号端口；所述第二导电通孔用于连接所述第一导电通孔与所述第一硅通孔。
在一种可能的实现方式中，所述第一导电结构还包括两个相互交叠的第一焊盘和第二焊盘；第一导电通孔通过所述第一焊盘和所述第二焊盘与所述第二导电通孔连接。
在一种可能的实现方式中，所述第一导电线路和所述第二导电线路，为金属层或者重布线层。
第二方面，本申请实施例了一种电子设备，该电子设备包括如第一方面所述的三维堆叠结构，所述电子设备还包括印刷电路板，所述三维结构通过所述第一芯片远离所述第二芯片的表面，设置于所述印刷电路板上。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的现有技术中3D堆叠结构示意图；
图2为本申请实施例提供的3D堆叠结构的一个示意图；
图3为本申请实施例提供的3D堆叠结构的又一个示意图；
图4A为本申请实施例提供的3D堆叠结构中导电结构的一个示意图；
图4B为本申请实施例提供的如图4A所示的导电结构的局部放大示意图；
图5A为本申请实施例提供的3D堆叠结构中导电结构的又一个示意图；
图5B为本申请实施例提供的如图5A所示的导电结构的局部放大示意图；
图6为本申请实施例提供的一种3D堆叠结构的又一个示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请实施例一部分实施例，而不是全部的实施例。基于本申请实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请实施例保护的范围。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
本申请实施例的说明书以及附图中的术语“第一”和“第二”等是用于区别不同的对象，或者用于区别对同一对象的不同处理，而不是用于描述对象的特定顺序。
此外，本申请实施例的描述中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选的还包括其他没有列出的步骤或单元，或可选的还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
需要说明的是，本申请实施例的描述中，“示例性地”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性地”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优先或更具优势。确切而言，使用“示例性地”或者“例如”等词旨在以具体方式呈现相关概念。
请参考图1，图1是现有技术中提供的3D堆叠结构的一个示意图。在图1中，示出了芯片1、芯片2和芯片3，其中芯片2和芯片3依次堆叠于芯片1之上。芯片1和芯片2分别包括三个硅通孔，如图1所示，芯片1～芯片2所包括的硅通孔，在3D堆叠结构呈阵列排布，图中仅列出X方向TSV数量为3，Y方向数量未列出。从图1中可以看出，芯片2上的硅通孔，向芯片1的正投影，与芯片1上的硅通孔重合。此外，不同的芯片之间需要互联，以形成信号传输通路时，该不同芯片之间，通过硅通孔和焊盘连接。如图1所示的3D堆叠结构中，通常，业务信号(例如数据信号或者控制信号)与电源信号均通过底层芯片的背面发出，通过硅通孔向上层芯片传输。例如，图1中芯片1需要将特定的业务信号提供至芯片2，也即该业务信号一对一传输，其余芯片不接收该业务信号，则芯片1通过芯片1中的硅通孔a2以及焊盘，与芯片2下表面的重布线层连接，芯片2下表面的重布线层将接收到的信号传输至芯片2上相应引脚上。
如图1所示的3D堆叠结构，由于芯片3不需要接收从芯片1的硅通孔a2传输的业务信号，则芯片2上、与硅通孔a2对应位置处的硅通孔b2，与芯片3之间互联断开，也即硅通孔b2不再进行业务信号传输，由此，导致硅通孔的浪费。其他场景中，上述不再传输业务信号的硅通孔b2，有可能被用来传输电源信号。该种情况下，通常需要在芯片2的下表面、硅通孔b2与芯片2下表面的重布线层之间设置导电线路，该导电线路用于将硅通孔b2与下表面的重布线层隔离开，该导电线路将芯片2上的电源端口与硅通孔b2连通。该导电线路可以是芯片2的后道布线层，其结构包含一层或几层金属线或金属连接孔。芯片1的背面传输电源的信号，通过芯片1上的硅通孔a1、焊盘、硅通孔b1、设置于芯片2上表面的布线层、硅通孔b2、芯片2下表面的导电线路传输至芯片2上的供电端口(如图中的黑线所示)。然而，通过芯片2上表面的布线层以及硅通孔b2进行电源信号的传输，会由于引线过长导致电阻过大，带来额外的压降损失。
本申请实施例提供的三维堆叠结构，通过在第一芯片(也即发送信号或直连外界信号的芯片)与第二芯片(也即接收信号的芯片)之间的介质层中设置导电结构，将第一芯片上的第一硅通孔、与第二芯片上的第二硅通孔之间互联断开(第二硅通孔向第一硅通孔的正投影，与第一硅通孔至少部分重合)。从而，第一芯片所发送的信号或外界输入的信号，可以通过第一硅通孔以及该导电结构直接传输至第二芯片的信号端口中，第二芯片与堆叠于第二芯片之上的第三芯片之间不需要断开，第二芯片还可以通过第二硅通孔与第三芯片之间进行其他信号的传输，该其他信号例如可以为电源信号，也可以为其他的传输的信号。这样一来，可以提高芯片上硅通孔的利用率；此外，当需要向第二芯片传输电源信号时，本申请实施例通过设置上述导电结构，可以不需要在第二芯片上额外设置用于传输电源信号的布线层和芯片中的导电线路，简化工艺复杂度；另外，本申请实施例通过设置上述导电结构，当需要向第二芯片传输电源信号时，可以不需要经过第二硅通孔，从而可以避免额外的压降损失。由此，本申请实施例提供的3D堆叠结构，可以提高信号传输性能。
本申请实施例提供的3D堆叠结构，可以为晶圆-晶圆(WoW，Wafer on Wafer)堆叠结构，可以为芯片-晶圆(CoW，chip on wafer)堆叠结构，还可以为芯片-芯片(CoC，Chip onChip)堆叠结构。该3D堆叠结构中，可以设置有多个不同功能的芯片，例如包括但不限于逻辑芯片、存储芯片、通信芯片或传感器芯片等。该3D堆叠结构中，可以依次堆叠多个芯片，沿堆叠方向，各芯片之间通过硅通孔连通，以实现信号交流。需要说明的是，3D堆叠结构可以堆叠更多或更少的芯片，本申请实施例不对3D堆叠结构中所堆叠的芯片的数目进行具体限定，根据场景的需要设置。本申请实施例中所述的芯片可以为裸芯片(Die)，也可以是裸芯片与其他芯片或部件(有源器件或无源器件等)通过简单封装后形成的芯片，还可以是经过封装之后形成的芯片封装结构，此处不作限定。此外，本申请实施例所示的3D堆叠结构所包括的芯片可以包括但不限于：片上***(System on chip)、存储器(Memory)、分立器件、应用处理芯片(Application Processor,AP)、微机电***(Micro-Electro-MechanicalSystem，MEMS)、微波射频芯片、专用集成电路(ApplicationSpecific IntegratedCircuit，简称ASIC)等芯片。上述应用处理芯片或专用集成电路在具体应用中可以是中央处理器(Central Processing Unit,CPU)、图像处理器(Graphics Processing Unit,GPU)、人工智能处理器，例如，神经网络处理器(Network Processing Unit，NPU)等。存储器可以是高速缓冲存储器(cache)、随机存取存储器(Random Access Memory，RAM)、只读存储器(Read Only Memory，ROM)或其他存储器。分立器件例如可以包括但不限于例如场效应晶体管、双极性晶体管等。本申请实施例中以芯片-芯片堆叠结构为例，通过图2-图6所示的实施例，对本申请实施例提供的3D堆叠结构进行详细描述。
请参考图2，图2是本申请实施例提供的3D堆叠结构的一个结构示意图。在图2中，示出了芯片1、芯片2和芯片3该三个芯片。芯片2堆叠于芯片1之上，芯片3堆叠于芯片2之上。需要说明的是，3D堆叠结构可以堆叠更多或更少的芯片，本申请实施例不对3D堆叠结构中所堆叠的芯片的数目进行具体限定，根据场景的需要设置。每两个堆叠芯片之间设置有介质层，该介质层中的介质例如为氧化硅，氮化硅，碳氮化硅，以用于对各芯片之间进行隔离以及对芯片提供支撑和保护。芯片1和芯片2之间设置有介质层S1，芯片2和芯片3之间设置有介质层S2。
在图2中，每一个芯片上设置有三个硅通孔，各硅通孔贯穿芯片的上表面和下表面。例如，芯片1包括硅通孔a1、硅通孔a2和硅通孔a3，每一个硅通孔均贯穿芯片1的上表面和下表面；芯片2包括硅通孔b1、硅通孔b2和硅通孔b3，每一个硅通孔均贯穿芯片2的上表面和下表面。此外，芯片1和芯片2上的硅通孔呈阵列排布，也即是说，硅通孔b1向硅通孔a1的正投影，与硅通孔a1至少部分重合，硅通孔b2向硅通孔a2的正投影，与硅通孔a2至少部分重合；硅通孔b3向硅通孔a3的正投影，与硅通孔a3至少部分重合，图2中示意性的示出了硅通孔b1向硅通孔a1的正投影，与硅通孔a1重合，硅通孔b2向硅通孔a2的正投影，与硅通孔a2重合，硅通孔b3向硅通孔a3的正投影，与硅通孔a3重合。
在图2中，为了使得信号能够在各芯片之间传输，上述各介质层中设置有导电结构21，导电结构21用于连接两相邻芯片上的导电线路。该导电结构21可以设置于硅通孔的侧边，也即导电结构位于硅通孔的投影范围之外。假设芯片1需要将信号(例如自身产生的信号或者外部输入的信号)传输给芯片2上的某一电路结构或部件，芯片2上的其余电路或部件以及芯片3均不接收该信号，也即信号为芯片1上某一部件与芯片2上某一部件之间的一对一传输。此外，芯片1需要通过硅通孔a2将信号传输至芯片2上。则导电结构21嵌入介质层S1中，且位于硅通孔a2以及硅通孔b2的侧边，图2中示出了导电结构21位于硅通孔a2和硅通孔a3之间。如图2所示，芯片1的上表面设置有导电线路r1，导电结构21通过导电线路r1与硅通孔a2中的导电材料连接。此外，芯片2的下表面设置有导电线路r2，导电结构21通过导电线路r2与芯片2上的信号端口连接，以向芯片2上的部件或电路传输信号。需要说明的是，导电线路r2与芯片2上的任意硅通孔均不连通。进一步的，硅通孔a2和硅通孔b2之间不设置导电结构，也可以说硅通孔a2和硅通孔b2之间未通过导电物体形成电连接，或者说硅通孔a2和硅通孔b2之间的互联断开。从而，芯片1发出的信号通过硅通孔a2、导电结构21以及芯片2上的导电线路，直接传输至芯片2中用于接收信号的部件上。
本申请实施例中，信号端口也可以称为信号引出端，其与芯片内部的导电模块(例如场效应晶体管的源极或漏极)或者集成电路的某一模块连接。信号端口例如可以包括但不限于焊盘、焊球或者金属走线等。另外，在其他场景中，信号端口也可以为芯片内部的某一模块，例如场效应晶体管的源极或漏极。当信号端口为芯片内部的某一模块时，信号端口的表面靠近导电线路r2的一侧还设置有信号端口布线层和用于连接信号端口布线层以及导电线路r2的导电通孔(图中未示出该信号端口布线层以及导电通孔)，从而信号端口通过该信号端口布线层以及导电通孔与导电线路r2连接。
一种可能的实现方式中，第二芯片上的信号端口的正投影与第一硅通孔部分重合；一种可能的实现方式中，第二芯片上的信号端口的正投影与第一硅通孔完全不重合。
从图2中可以看出，与图1所示的现有技术中直接将芯片1上的硅通孔a2与芯片2上的硅通孔b2进行互联、将芯片2上的硅通孔b2与芯片3上的硅通孔互联断开相比，本申请实施例通过将芯片1上的硅通孔a2与芯片2上的硅通孔b2之间的互联断开，在硅通孔旁边设置导电结构21，可以使得芯片2上的硅通孔b2可以与其他硅通孔(例如芯片1上的硅通孔a1)连通，以进行其他信号的传输，避免硅通孔的浪费。此外，图1所示的现有技术中，由于硅通孔a2与芯片2上的硅通孔b2之间仍然连通，当硅通孔传输电源信号时，则需要在硅通孔a2背面重新设置导电线路，以将信号引至芯片2上的电源端口。这就增加了3D堆叠结构的工艺制备复杂度。而本申请实施例中，通过将芯片1上的硅通孔a2与芯片2上的硅通孔b2之间的互联断开，与图1所示的现有技术相比，可以不需要在芯片2的背面额外设置用于传输电源信号的导电线路，从而降低3D堆叠结构的工艺制备复杂度。另外，本申请实施例中，当需要向芯片2传输电源信号时，还可以将电源信号通过硅通孔a1直接传输至芯片2上，与现有技术中需要通过硅通孔a1、硅通孔b1以及硅通孔b2传输相比，可以避免引线过长导致电阻过大，降低压降损失。由此，本申请实施例提供的3D堆叠结构，可以提高信号传输性能。
请继续参考图2，如图2所示，在芯片2的下表面(也即芯片2上靠近芯片1的一侧)设置有导电线路r3，该导电线路r3与硅通孔b2连通。需要说明的是，导电线路r3与芯片2的下表面上设置的导电线路r2不连通，从而使得硅通孔b2与硅通孔b1之间断开。另外，导电线路r3还与芯片1上的硅通孔a1连通。这样一来，芯片2与芯片1之间通过导电线路r3以及硅通孔a1连通。芯片1的下表面传输的电源信号，通过硅通孔a1以及导电线路r3传输至芯片2上的电源端口。另外，芯片3与芯片1之间通过硅通孔b2、导电线路r3以及硅通孔a1连通，当芯片1需要向芯片3传输信号时，通过硅通孔a1传输的信号可以经过导电线路r3以及硅通孔b2传输芯片3，从而可以提高硅通孔b2的利用率。
需要说明的是，本申请实施例中所述的导电线路r1、导电线路r2和导电线路r3，可以为金属层，该金属层上设置有图案化的导电线路；此外，在其他可能的实现方式中，本申请实施例中所述的导电线路r1、导电线路r2和导电线路r3，也可以为重布线层，本申请实施例对此不做具体限定。
本申请实施例中，除了硅通孔a2与硅通孔b2之间断开连接之外，其余位于同一列的硅通孔之间均连通。如图2所示，介质层S1和介质层S2中还设置有导电结构22。该导电结构22，设置于同一列的两个硅通孔之间、以及硅通孔与芯片之间，以实现同一列相邻两个硅通孔之间的连通、以及硅通孔与芯片间的连通，进而实现芯片间的连通。其中，硅通孔向导电结构22的正投影，至少部分覆盖导电结构22。具体的，如图2所示，在硅通孔a1和硅通孔b1之间设置有导电结构22。硅通孔a1或者硅通孔b1向导电结构22的正投影，覆盖导电结构22。在硅通孔b1、硅通孔b2以及硅通孔b3与芯片3之间，均分别设置有导电结构22，以连通芯片2上的硅通孔以及芯片3上的导电线路。
进一步的，本申请实施例一种可能的实现方式中，除了在芯片1的上表面设置有导电线路r1、芯片2的下表面设置有导电线路r2、导电线路r3之外，沿芯片堆叠方向，在芯片1的上表面、芯片2的上表面以及芯片3的下表面均可以设置有导电线路，以实现各层芯片上硅通孔与芯片之间的连通、以及各芯片之间的连通。具体参考图3，如图3所示，芯片1的上表面还设置有导电线路r4，芯片2的上表面还设置有到导电线路r5，芯片3的下表面还设置有导电线路r6。其中，芯片1上表面的导电线路r1与导电线路r4之间不相连接，以使得硅通孔a1与硅通孔a2之间相互隔离。导电线路r4与硅通孔a1、以及硅通孔a1和硅通孔b1之间的导电结构22连通；导电线路r5用于连通芯片2上的各硅通孔、以及芯片2与芯片3之间的导电结构22。需要说明的是，以上各导电线路可以是由金属层形成的图案化导电线路，也可以是重布线层。此外，还需要说明的是，图3所示的导电线路的数目、各导电线路之间的连接关系为示意性的，其基于信号一对一传输的路径以及电源信号的传输路径来设置，本申请实施例不做具体限定。
本申请实施例中，如图2和图3所示的导电结构21以及导电结构22，可以通过多种方式实现。在第一种可能的实现方式中，导电结构21可以由焊盘(bonding pad)以及连接焊盘与芯片的通孔形成，如图4A所示。以用于连接芯片1上的硅通孔a2与芯片2上的信号端口的导电结构21为例，结合图4B，进行更为详细的描述。其中，图4B为如图4A所示的导电结构21的局部放大示意图。如图4B所示，导电结构21包括焊盘211、焊盘212、用于连接焊盘211与硅通孔的导电通孔213以及用于连接焊盘212与芯片3上的部件的导电通孔214形成。其中，焊盘211与焊盘212完全重叠设置，或者焊盘211与212部分错位重叠设置，以形成导电通路。导电通孔213用于连通焊盘211与芯片1上表面的导电线路r1，导电通孔214用于连通焊盘212与芯片2下表面的导电线路r2。在其他可能的场景中，导电结构21上可以仅设置一个焊盘211，不设置焊盘212，导电通孔213和导电通孔214均连接至焊盘211。在其他可能的场景中，导电结构21上可以仅设置一个导电通孔214，不设置导电通孔213，焊盘212连接到此通孔214上，焊盘212与焊盘214完全重叠设置，或部分错位重叠设置。在其他可能的场景中，导电结构21上可以仅设置一个导电通孔213，不设置导电通孔214，焊盘211连接到此通孔214上，焊盘212与焊盘214完全重叠设置，或部分错位重叠设置。图4A中所示的其余导电结构21与导电结构22，与图4B所示的连接硅通孔a2与芯片2上的信号端口的导电结构21相同或相类似，不再赘述。图4A中其他结构以及各结构之间的连接关系与图2中的相同，具体参考图2中相关结构的描述，不再赘述。
在第二种可能的实现方式中，导电结构21可以仅由导电通孔形成，如图5A所示。以用于连接芯片1上的硅通孔a2与芯片2上的信号端口的导电结构21为例，结合图5B，进行更为详细的描述。其中，图5B为如图5A所示的导电结构21的局部放大示意图。如图5B所示，导电结构21包括导电通孔213和导电通孔214。其中，导电通孔213与导电通孔214重叠设置，以形成导电通路。导电通孔213用于连通导电通孔214与导电线路r1，导电通孔214用于连通导电通孔213与导电线路r2。在其他可能的场景中，导电结构21上可以仅设置一个导电通孔213，导电线路r1与导电线路r2通过导电通孔213连通。图5A中所示的其余导电结构21与导电结构22，与图4B所示的连接硅通孔a2与芯片2上的信号端口的导电结构21相同或相类似，不再赘述。图5A中其他结构以及各结构之间的连接关系与图2中的相同，具体参考图2中相关结构的描述，不再赘述。
另外，在一种可能的实现方式中，3D堆叠结构中不再相互连接的两硅通孔之间的介质层上，其中任意一个硅通孔的投影覆盖的区域，可以不设置任何结构，如图2中、介质层上硅通孔a2与硅通孔b2之间的区域。
在其他可能的实现方式中，当本申请实施例中所述的导电结构21和导电结构22如图4A所示时，3D堆叠结构中不再相互连接的两硅通孔之间的介质层上，其中任意一个硅通孔的投影覆盖的区域，可以仅设置有焊盘，但不设置导电通孔，从而通过断开导电通孔与硅通孔之间的连接，来断开两硅通孔之间的连接，如图4A中、介质层上硅通孔a2与硅通孔b2之间的区域。
请继续参考图6，图6是本申请实施例提供的3D堆叠结构的又一个结构示意图。与图2所示的3D堆叠结构不同的是，如图6所示的3D堆叠结构堆叠有芯片1～芯片4四个芯片，除最上层芯片之外，其余每一个芯片上设置有四个硅通孔，各芯片上的硅通孔呈阵列排布，每两个芯片之间分别通过介质层分隔开来。在图6中，在介质层S1、介质层S2和介质层S3中均设置有导电结构21，各导电结构21分别设置于硅通孔的侧边，以实现信号由3D堆叠结构的底部(也即靠近芯片1底面的一侧)分别向各层芯片一对一传输。如图6所示，位于介质层S1中的导电结构21，设置于第二列硅通孔侧边；位于介质层S2中的导电结构21，设置于第三列硅通孔侧边；位于介质层S3中的导电结构21，设置于第四列硅通孔侧边。从而，硅通孔a2与硅通孔b2之间的互连断开，硅通孔b3与硅通孔c3之间的互连断开，硅通孔c4与硅通孔d4之间的互连断开。芯片1的背面传输的指定到达芯片2信号，通过硅通孔a2以及硅通孔a2侧边的导电结构21，传输至芯片2上的信号端口；芯片1的背面传输的指定到达芯片3信号，通过硅通孔a3、硅通孔b3以硅通孔b3侧边的导电结构21，传输至芯片3上的信号端口；芯片1的背面传输的指定到达芯片4信号，通过硅通孔a4、硅通孔b4、硅通孔c4以硅通孔c4侧边的导电结构21，传输至芯片4上的信号端口。此外，在介质层S1、介质层S2和介质层S3中均设置有导电结构22，如图6所示，除了上述互连断开的硅通孔之间不设置导电结构22之外，其余各硅通孔之间、硅通孔与芯片之间均设置有导电结构22，以实现硅通孔之间以及芯片之间的互连。具体的，硅通孔a1与硅通孔b1之间、硅通孔b1与硅通孔c1之间、硅通孔c1与芯片4之间、硅通孔b2与硅通孔c2之间、硅通孔c2与芯片4之间、硅通孔a3与硅通孔b3之间、硅通孔c3与芯片4之间、硅通孔a4与硅通孔b4之间以及硅通孔b4与硅通孔c4之间，均设置有导电结构22。此外，为了进一步实现硅通孔之间以及芯片之间的互连，芯片1的上表面、芯片2的上表面与下表面、芯片3的上表面与下表面以及芯片4的下表面，均设置有导电线路，每个芯片上的导电线路均与同芯片上的硅通孔连接。该导电线路例如可以为金属化的导电线路或者重布线层。可以理解的是，图6所示的导电线路的数目、各导电线路之间的连接关系为示意性的，其基于信号一对一传输的路径以及电源信号的传输路径来设置，本申请实施例不做具体限定。图6所示的示例中，当芯片1的背面传输电源信号时，该电源信号可以通过硅通孔a1、硅通孔b1、硅通孔c1、硅通孔b2、硅通孔c2、硅通孔c3以及导电结构22进行传输，与图1所示的现有技术相比，可以避免硅通孔的浪费。可以理解，上述电源信号也可以替换为其他信号。
本申请实施例还提供一种电子设备，该电子设备例如可以包括但不限于芯片或芯片组或搭载有芯片或芯片组的电路板等。一种场景中，该电子设备可以是一个终端设备，例如可以包括但不限于便携式计算机(如手机)、笔记本电脑、可穿戴电子设备(如智能手表)、平板电脑、增强现实(augmentedreality，AR)或虚拟现实(virtual reality，VR)设备或者电动牙刷等。一种场景中，该电子设备例如还可以为服务器设备。具体的，本申请所示的电子设备包括如图2～图6任意实施例所示的3D堆叠结构。其中，电子设备上可以设置有印刷电路板，从而，如图2、图3或者图6所示的芯片堆叠结构，通过芯片1的背面设置于印刷电路板上。也即是说，芯片1的背面通过焊球、焊盘或者胶等设置于印刷电路板上。此外，印刷电路板上还设置有电源、公共地等，该电源或公共地等通过芯片1中的硅通孔a1，向所堆叠的上层芯片供电。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种三维堆叠结构，其特征在于，包括：
堆叠设置的多个芯片，所述多个芯片中的第一芯片和第二芯片均设置有至少一个硅通孔；
第一介质层，设置于所述第一芯片与所述第二芯片之间，所述第一介质层中设置有第一导电结构；
所述第一芯片的至少一个硅通孔中的第一硅通孔，通过所述第一导电结构，与所述第二芯片上的信号端口连接；
其中，所述第一硅通孔与所述第二芯片的至少一个硅通孔中的第二硅通孔之间断开连接，所述第二硅通孔向所述第一硅通孔的正投影，与所述第一硅通孔至少部分重合。
2.根据权利要求1所述的三维堆叠结构，其特征在于，所述第二芯片包括远离所述第一芯片的第一表面和靠近所述第一芯片的第二表面，其中，所述第二芯片的第二表面设置有第一导电线路；
所述第二芯片的至少一个硅通孔中的第三硅通孔，与所述第二硅通孔水平间隔设置，所述第二硅通孔与所述第三硅通孔通过所述第一导电线路连接。
3.根据权利要求2所述的三维堆叠结构，其特征在于，所述第一芯片的至少一个硅通孔中的第四硅通孔，向所述第三硅通孔的正投影，与所述第三硅通孔至少部分重合；
所述第一介质层中还设置有第二导电结构，所述第三硅通孔通过所述第二导电结构与所述第四硅通孔连接。
4.根据权利要求2或3所述的三维堆叠结构，其特征在于，所述第二芯片的第二表面还设置有第二导电线路，所述第一导电结构通过所述第二导电线路与所述信号端口连接；
其中，所述第一导电线路与所述第二导电线路之间相互隔离。
5.根据权利要求3所述的三维堆叠结构，其特征在于，所述第一芯片包括靠近所述第二芯片的第一表面和远离所述第二芯片的第二表面，所述第一芯片的第一表面设置有第三导电线路和第四导电线路；
所述第三导电线路用于连通所述第一硅通孔与所述第一导电结构；
所述第四导电线路用于连通所述第四硅通孔与所述第二导电结构；
其中，所述第三导电线路与所述第四导电线路之间相互隔离。
6.根据权利要求1-5任一项所述的三维堆叠结构，其特征在于，所述多个芯片还包括第三芯片，所述第三芯片和所述第一芯片之间设置有第二介质层，所述第二介质层中设置有第三导电结构；
所述第三芯片中还设置有第五硅通孔，所述第五硅通孔通过所述第三导电结构与所述第一硅通孔连接，其中，所述第一硅通孔向所述第五硅通孔的正投影，与所述第五硅通孔至少部分重合。
7.根据权利要求1-6任一项所述的三维堆叠结构，其特征在于，所述第一导电结构包括第一导电通孔和第二导电通孔；
所述第一导电通孔用于连接所述第二导电通孔与所述信号端口；
所述第二导电通孔用于连接所述第一导电通孔与所述第一硅通孔。
8.根据权利要求7所述的三维堆叠结构，其特征在于，所述第一导电结构还包括两个相互交叠的第一焊盘和第二焊盘；
所述第一导电通孔通过所述第一焊盘和所述第二焊盘与所述第二导电通孔连接。
9.根据权利要求4所述的三维堆叠结构，其特征在于，所述第一导电线路和所述第二导电线路，为金属层或者重布线层。
10.一种电子设备，其特征在于，所述电子设备包括如权利要求1-9任一项所述的三维堆叠结构；
所述电子设备还包括印刷电路板，所述三维结构通过所述第一芯片远离所述第二芯片的表面，设置于所述印刷电路板上。
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