TWI571914B - 半導體元件及其製作方法 - Google Patents

Description

半導體元件及其製作方法

本發明有關於一種半導體元件及其製作方法，尤指一種可用於互補式金氧半導體影像感測器之半導體元件及其製作方法。

隨著數位相機、電子掃瞄產品不斷地開發與成長，市場上對影像感測元件之需求隨之持續增加，目前常用的影像感測元件包含有電荷耦合感測元件(charge coupled device，CCD sensor)以及互補式金氧半導體影像感測元件(complementary metal oxide semiconductor，CMOS image sensor，CIS)兩大類。而CMOS影像感測元件因具有低操作電壓、低功率消耗與高操作效率、並可根據需要進行隨機存取(random access)等優點，以及可整合於目前的半導體技術來大量製造之優勢，因此受到極廣泛的應用。

CMOS影像感測器之感光原理係將入射之光線區分為各種不同波長光線的組合，例如入射光係被區分為紅、藍、綠三色光線之組合，再分別由半導體基底上畫素區域(pixel region)內的光學感測元件(optically sensitive element)如感光二極體(photodiode)予以接收，並將之轉換為不同的數位訊號。由此可知，CMOS影像感測器的製程中，在半導體基底上，尤其是設置有光學感測元件的部分(即畫素區域)，必須受到嚴格的控制，以避免畫素區域發生污染， 例如在製作金屬矽化物時發生金屬污染，並且導致光學感測元件失效等狀況。為了避免畫素區域發生金屬污染的問題，習知技術中常以避免於畫素區域內形成金屬矽化物等途徑解決，然而此途徑卻使得畫素區域內因接觸電阻升高而導致而不利於訊號的輸出與傳遞。

因此，目前仍需要可於降低畫素區內接觸電阻的同時，仍然避免畫素區域發生金屬污染等問題的半導體元件及其製作方法。

因此，本發明之一目的係在於提供一種可在避免畫素區域發生金屬污染的同時仍然可以降低畫素區內接觸電阻之半導體元件及其製作方法。

根據本發明所提供之申請專利範圍，係提供一種半導體元件之製作方法，該製作方法首先提供一基底，該基底上定義有一畫素區域與一周邊區域，且該畫素區域內包含有至少一電晶體。接下來於該基底上形成一阻擋層，並於該阻擋層內形成一第一開口與一第二開口，該第一開口暴露出該畫素區域內之部分該基底，而該第二開口暴露出部分該電晶體。隨後，於該第一開口與該第二開口內分別形成一第一導電結構與一第二導電結構，且該第一導電結構與該第二導電結構分別突出於該基底與該電晶體。在形成該第一導電結構與該第二導電結構之後，移除部分該阻擋層，最後於該第一導電結構與該第二導電結構上分別形成一第一金屬矽化物層與一第二金屬矽化物層。

根據本發明所提供之申請專利範圍，更提供一種CMOS 影像感測元件，該CMOS影像感測元件包含有一基底、一第一導電結構、以及一第一金屬矽化物層。該基底上定義有一畫素區域，該第一導電結構係設置於該基底上之該畫素區域內，而該第一金屬矽化物層係設置於該第一導電結構上。該第一導電結構之頂部表面係高於該基底，而該第一金屬矽化物層之剖面包含一蓋子形狀(cap shape)。

根據本發明所提供的半導體元件之製作方法，係於畫素區域內形成表面高於基底的導電結構，並於導電結構上形成金屬矽化物層。藉由導電結構的設置，金屬矽化物層係可遠離設置有感光元件的基底，故在金屬矽化物的製程中可有效地避免感光區域內發生金屬污染等問題。更重要的是，由於畫素區域內設置於金屬矽化物層，故可大幅降低接觸電阻，有效的提升訊號傳遞效率。簡單地說，本發明所提供之半導體元件之製作方法可在不過度增加製程複雜度以及避免感光元件受到金屬污染的前提下，成功地在畫素區域內設置有助於提升CMOS影像感測元件電性表現的金屬矽化物。

100、200‧‧‧基底

102、202‧‧‧畫素區域

104、204‧‧‧周邊區域

110、210‧‧‧保護層

112、212‧‧‧感光元件

114、214‧‧‧第一電晶體

114a、214a‧‧‧閘極電極

116、216‧‧‧第二電晶體

116a、216a‧‧‧閘極電極

116b、216b‧‧‧源極/汲極

120、220‧‧‧阻擋層

122‧‧‧金屬矽化物阻擋層

124‧‧‧氧化矽層

130、230‧‧‧第一開口

132、232‧‧‧第二開口

134‧‧‧導電材料層

140、240‧‧‧第一導電結構

142、242‧‧‧第二導電結構

150、250‧‧‧第一金屬矽化物層

152、252‧‧‧第二金屬矽化物層

154、254‧‧‧第三金屬矽化物層

156、256‧‧‧第四金屬矽化物層

160、260‧‧‧內層介電層

162、262‧‧‧接觸插塞

第1圖至第7圖係為本發明所提供之半導體元件之製作方法之一第一較佳實施例之示意圖。

第8圖至第11圖係為本發明所提供之半導體元件之製作方法之一第二較佳實施例之示意圖。

請參閱第1圖至第7圖，第1圖至第7圖係為本發明所提 供之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，本較佳實施例首先提供一基底100，基底100可以是一矽基底或其他半導體基底，且基底100內設置有複數個隔離結構例如淺溝隔離(shallow trench isolation)(圖未示)，用以於基底100上定義出一畫素區域102與一周邊區域104。畫素區域102內係設置有複數個感光元件112與至少一個第一電晶體114；周邊區域104內則設置有邏輯元件，例如至少一個第二電晶體116。

請繼續參閱第1圖。接下來，係於基底100上依序形成一保護層110與一阻擋層120。在本較佳實施例中，保護層110係為一選擇性形成之膜層，其較佳但不限於一氧化矽層。阻擋層120係為一複合膜層(multi-layer)，舉例來說阻擋層120可以是一雙層膜層(bi-layer)。如第1圖所示，本較佳實施例中，阻擋層120係包含一金屬矽化物阻擋層(salicide block，以下簡稱為SAB層)122與一氧化矽層124。一般來說，SAB層122係包含氮化矽層，但熟習該技藝之人士應知，SAB層122係可包含蝕刻率不同於保護層110或/與氧化矽層124之膜層，而不限於氮化矽層。另外需注意的是，本較佳實施例中氧化矽層124具有一厚度，且厚度介於500-1500埃(angstrom)。

請仍然參閱第1圖。接下來利用微影製程，於阻擋層120與保護層110之內形成一第一開口130與一第二開口132。值得注意的是，第一開口130係暴露出畫素區域102內之部分基底100，在本較佳實施例中，第一開口130甚至可暴露出部分感光元件112。而第二開口132則暴露出部分第一電晶體114，尤其是暴露出第一電晶體114之一閘極電極114a。

請參閱第2圖。在形成第一開口130與第二開口132後，係於阻擋層120上形成一導電材料層134。在本較佳實施例中，導電材料層134係可包含與閘極電極114a相同之材料，例如包含一多晶矽層。值得注意的是，導電材料層134係如第2圖所示填滿第一開口130與第二開口132。

請參閱第3圖。在形成導電材料層134之後，係對導電材料層134進行一回蝕刻製程，回蝕刻製程可包含任何適合的蝕刻方法，例如濕蝕刻方法以及乾蝕刻方法。如第3圖所示，回蝕刻製程係移除阻擋層120表面以上的所有的導電材料層134，使得導電材料層134僅存留於第一開口130與第二開口132之內。

請參閱第4圖。在回蝕刻製程之後，利用另一蝕刻製程移除阻擋層120的氧化矽層124，而於第一開口130與第二開口132內分別形成一第一導電結構140與一第二導電結構142。如第4圖所示，第一導電結構140係突出於基底100，尤其是感光元件112表面；而第二導電結構142係突出於第一電晶體114的閘極電極114a表面。也就是說，第一導電結構140的頂部表面於高於基底100的表面；同理第二導電結構142的頂部表面高閘極電極114a的頂部表面。由於第一導電結構140與第二導電結構142係與閘極電極114a，甚或基底100包含相同的材料，因此第一導電結構140與第二導電結構142的設置並未影響第一電晶體114與感光元件112的電性表現。另外值得注意的是，由於第一導電結構140與第二導電結構142的形成，係藉由於第一開口130與第二開口132之內填入導電材料，故阻擋層120的厚度，尤其厚度較大的氧化矽層124的厚度係可決 定第一導電結構140與第二導電結構142的高度。換句話說，第一導電結構140與第二導電結構142的高度係可介於厚度介於500-1500埃。

請參閱第5圖。在形成第一導電結構140與第二導電結構142之後，係移除部分阻擋層120/122與保護層110。詳細地說，係移除周邊區域104內的阻擋層120/122與保護層110，而使得周邊區域104內第二電晶體116的一閘極電極116a與一源極/汲極116b皆暴露出來。值得注意的是，在畫素區域102內，基底100仍然受到保護層110與阻擋層120/122的覆蓋與保護。

接下來請參閱第6圖。在移除周邊區域104內的阻擋層120/122與保護層110之後，即進行一自對準金屬矽化物(self-aligned silicide，salicide)製程。而於畫素區域102內的第一導電結構140與第二導電結構142，以及周邊區域104內的源極/汲極116b與閘極電極116a表面分別形成一第一金屬矽化物層150、一第二金屬矽化物層152、一第三金屬矽化物層154與一第四金屬矽化物層156。值得注意的是，由於自對準金屬矽化物製程中，金屬僅會與暴露出來的矽材料反應的特性，形成於畫素區域102內第一導電結構140與第二導電結構142表面的第一金屬矽化物層150與第二金屬矽化物層152之剖面係具有一蓋子形狀(cap shape)，例如一「ㄇ」字形之蓋子形狀的特別輪廓；而形成於周邊區域104內源極/汲極116b與閘極電極116a表面的第三金屬矽化物層154與第四金屬矽化物層156則具有一字形狀的扁平輪廓。也就是說，畫素區域102內之第一金屬矽化物層150與第二金屬矽化物層152的形狀與周邊區域104內之第三金屬矽化物層154與第四金屬矽化物層156的形狀並 不相同。

更值得注意的是，第一金屬矽化物層150、第二金屬矽化物層152、第三金屬矽化物層154與第四金屬矽化物層156皆非共平面(non-coplanar)。如第6圖所示，由於第一金屬矽化物層150與第二金屬矽化物層152係分別形成於突出於基底100與閘極電極114a的第一導電結構140與第二導電結構142表面，因此第一金屬矽化物層150之頂部表面係高於第三金屬矽化物層154的表面；而第二金屬矽化物層152之頂部表面係高於第四金屬矽化物層156的表面。

請參閱第7圖。在完成第一金屬矽化物層150、第二金屬矽化物層152、第三金屬矽化物層154與第四金屬矽化物層156之製作後，係於基底100上形成一內層介電(inter layer dielectric，ILD)層160，隨後於內層介電層160內形成複數個接觸插塞162。如第7圖所示，各接觸插塞162係分別與第一金屬矽化物層150、第二金屬矽化物層152、第三金屬矽化物層154與第四金屬矽化物層156電性連接，以提供訊號的傳遞。

根據本較佳實施例所提供之半導體元件及其製作方法，係於畫素區域102內形成表面高於基底100與閘極電極114a的第一導電結構140與第二導電結構142，並於第一導電結構140與第二導電結構142上分別形成第一金屬矽化物層150與第二金屬矽化物層152。藉由第一導電結構140與第二導電結構142的設置，第一金屬矽化物層150與第二金屬矽化物層152係可遠離而不接觸設置有感光元件112的基底100，故在金屬矽化物製程中可有效地避免畫素 區域102內發生金屬污染等問題。更重要的是，由於畫素區域102內設置有第一金屬矽化物層150與第二金屬矽化物層152，故可大幅降低接觸電阻，有效的提升訊號傳遞效率。此外更值得注意的是，由於畫素區域102與周邊區域104內的第一金屬矽化物層150、第二金屬矽化物層152、第三金屬矽化物層154與第四金屬矽化物層156係可同時製作，故本較佳實施例更享有不增加製程難度與複雜度之功效。

接下來請參閱第8圖至第11圖，第8圖至第11圖係為本發明所提供之半導體元件之製作方法之一第二較佳實施例之示意圖。首先請參閱第8圖。本較佳實施例首先提供一基底200，基底200可以是一矽基底或其他半導體基底，且基底200內設置有複數個隔離結構例如淺溝隔離(圖未示)，用以於基底200上定義出一畫素區域202與一周邊區域204。畫素區域202內係設置有複數個感光元件212與至少一個第一電晶體214；周邊區域204內則設置有邏輯元件，例如至少一個第二電晶體216。

請繼續參閱第8圖。接下來，係於基底200上依序形成一保護層210與一阻擋層220。如前所述，保護層210係為一選擇性形成之膜層，其較佳但不限於一氧化矽層。在本較佳實施例中，阻擋層220係為一單層膜層(single layer)。如第8圖所示，本較佳實施例中，阻擋層220係包含一SAB層。一般來說，SAB層係包含氮化矽層，但熟習該技藝之人士應知，SAB層係可包含蝕刻率不同於保護層210之膜層，而不限於氮化矽層。

請仍然參閱第8圖。接下來利用微影製程，於阻擋層220 與保護層210之內形成一第一開口230與一第二開口232。值得注意的是，第一開口230係暴露出畫素區域202內之部分基底200。在本較佳實施例中，第一開口232甚至可暴露出部分感光元件212。第二開口232則暴露出部分第一電晶體214，尤其是暴露出第一電晶體214之一閘極電極214a。

請參閱第9圖。在形成第一開口230與第二開口232之後，係進行一選擇性磊晶成長(selective epitaxial growth，以下簡稱為SEG)製程，以於第一開口230與第二開口232內分別形成一第一導電結構240與一第二導電結構242。由於SEG製程的特性，第一導電結構240與第二導電結構242僅會由暴露於第一開口230第二開口232內矽材料上成長。且藉由控制SEG製程的製程因子，第一導電結構240與第二導電結構242的高度可大於第一開口230與第二開口232的深度，故本較佳實施例中，第一導電結構240與第二導電結構242係可突出於阻擋層220表面。另外，由於第一導電結構240與第二導電結構242係利用SEG製程形成，故其可包含不同於閘極電極214a與基底200之材料，例如磊晶矽鍺(SiGe)或矽碳(SiC)，但不限於此。

請參閱第10圖。在形成第一導電結構240與第二導電結構242之後，係移除部分阻擋層220與保護層210。詳細地說，係移除周邊區域204內的阻擋層220與保護層210，而使得周邊區域204內第二電晶體216的一閘極電極216a與一源極/汲極216b皆暴露出來。值得注意的是，在畫素區域202內，基底200仍然受到保護層210與阻擋層220的覆蓋與保護。

請繼續參閱第10圖。在移除周邊區域204內的阻擋層220與保護層210之後，即進行一自對準金屬矽化物製程。而於畫素區域202內的第一導電結構240與第二導電結構242，以及周邊區域204內的源極/汲極216b與閘極電極216a表面分別形成一第一金屬矽化物層250、一第二金屬矽化物層252、一第三金屬矽化物層254與一第四金屬矽化物層256。值得注意的是，由於自對準金屬矽化物製程中，金屬僅會與暴露出來的矽材料反應的特性，形成於畫素區域202內第一導電結構240與第二導電結構242表面的第一金屬矽化物層250與第二金屬矽化物層252之剖面係具有一蓋子形狀，例如一「ㄇ」字形之蓋子形狀的特別輪廓；而形成於周邊區域204內源極/汲極216b與閘極電極216a表面的第三金屬矽化物層254與第四金屬矽化物層256則具有一字形狀的扁平輪廓。也就是說，畫素區域202內之第一金屬矽化物層250與第二金屬矽化物層252的形狀與周邊區域204內之第三金屬矽化物層254與第四金屬矽化物層256的形狀並不相同。

更值得注意的是，第一金屬矽化物層250、第二金屬矽化物層252、第三金屬矽化物層254與第四金屬矽化物層256皆非共平面。如第10圖所示，由於第一金屬矽化物層250與第二金屬矽化物層252係形成於突出於基底200與閘極電極214a的第一導電結構240與第二導電結構242表面，因此第一金屬矽化物層250之頂部表面係高於第三金屬矽化物層254的表面；而第二金屬矽化物層252之頂部表面係高於第四金屬矽化物層256的表面。

請參閱第11圖。在完成第一金屬矽化物層250、第二金屬矽化物層252、第三金屬矽化物層254與第四金屬矽化物層256 之製作後，係於基底200上形成一內層介電層260，隨後於內層介電層260內形成複數個接觸插塞262。如第11圖所示，各接觸插塞262係分別與第一金屬矽化物層250、第二金屬矽化物層252、第三金屬矽化物層254與第四金屬矽化物層256電性連接，以提供訊號的傳遞。

根據本較佳實施例所提供之半導體元件及其製作方法，係於畫素區域202內形成表面高於基底200與閘極電極214a的第一導電結構240與第二導電結構242，並於第一導電結構240與第二導電結構242上分別形成第一金屬矽化物層250與第二金屬矽化物層252。藉由第一導電結構240與第二導電結構242的設置，第一金屬矽化物層250與第二金屬矽化物層252係可遠離而不接觸設置有感光元件212的基底200，故在金屬矽化物的製程中可有效地避免畫素區域202內發生金屬污染等問題。更重要的是，由於畫素區域202內設置有第一金屬矽化物層250與第二金屬矽化物層252，故可大幅降低接觸電阻，有效的提升訊號傳遞效率。此外更值得注意的是，由於畫素區域202與周邊區域204內的第一金屬矽化物層250、第二金屬矽化物層252、第三金屬矽化物層254與第四金屬矽化物層256係可同時製作，故本較佳實施例更享有不增加製程難度與複雜度之功效。

綜上所述，根據本發明所提供的半導體元件及其製作方法，係於畫素區域內形成表面高於基底的導電結構，並於導電結構上形成金屬矽化物層。藉由導電結構的設置，金屬矽化物層係可遠離而不接觸設置有感光元件的基底，故在金屬矽化物的製程中可有效地避免感光區域內發生金屬污染等問題。更重要的是，由於畫素 區域內設置於金屬矽化物層，故可大幅降低接觸電阻，有效的提升訊號傳遞效率。簡單地說，本發明所提供之半導體元件之製作方法可在不過度增加製程複雜度以及避免金屬污染的前提下，成功地在畫素區域內設置有助於提升CMOS影像感測元件電性表現的金屬矽化物。

100‧‧‧基底

102‧‧‧畫素區域

104‧‧‧周邊區域

110‧‧‧保護層

112‧‧‧感光元件

114‧‧‧第一電晶體

114a‧‧‧閘極電極

116‧‧‧第二電晶體

116a‧‧‧閘極電極

116b‧‧‧源極/汲極

120‧‧‧阻擋層

122‧‧‧金屬矽化物阻擋層

140‧‧‧第一導電結構

142‧‧‧第二導電結構

150‧‧‧第一金屬矽化物層

152‧‧‧第二金屬矽化物層

154‧‧‧第三金屬矽化物層

156‧‧‧第四金屬矽化物層

Claims (18)

1. 一種半導體元件之製作方法，包含有：提供一基底，該基底上定義有一畫素區域與一周邊區域，該畫素區域內包含有至少一電晶體；於該基底上形成一阻擋層；於該阻擋層內形成一第一開口與一第二開口，該第一開口暴露出該畫素區域內之部分該基底，而該第二開口暴露出部分該電晶體；於該第一開口與該第二開口內分別形成一第一導電結構與一第二導電結構，且該第一導電結構與該第二導電結構分別突出於該基底與該電晶體；移除部分該阻擋層；以及於該第一導電結構與該第二導電結構上分別形成一第一金屬矽化物層與一第二金屬矽化物層。
2. 如申請專利範圍第1項所述之製作方法，其中該阻擋層包含一金屬矽化物阻擋層(salicide block，SAB layer)與一氧化矽層。
3. 如申請專利範圍第2項所述之製作方法，其中該氧化矽層包含一厚度，且該厚度介於500-1500埃(angstrom)。
4. 如申請專利範圍第2項所述之製作方法，更包含於形成該第一開口與該第二開口後，於該阻擋層上形成一導電材料層，且該導電材料層填滿該第一開口與該第二開口。
5. 如申請專利範圍第4項所述之製作方法，更包含對該導電材料層進行一回蝕刻製程。
6. 如申請專利範圍第4項所述之製作方法，其中該導電材料層與該電晶體之一閘極電極包含相同的材料。
7. 如申請專利範圍第2項所述之製作方法，其中移除部分該阻擋層之步驟更包含：移除該氧化矽層以形成該第一導電結構與該第二導電結構；以及移除該周邊區域內之該金屬矽化物阻擋層。
8. 如申請專利範圍第1項所述之製作方法，其中該阻擋層包含一金屬矽化物阻擋層。
9. 如申請專利範圍第8項所述之製作方法，更包含進行一選擇性磊晶成長(selective epitaxial growth，SEG)製程，以於該第一開口與該第二開口內分別形成該第一導電結構與該第二導電結構。
10. 如申請專利範圍第1項所述之製作方法，更包含於該周邊區域內形成至少一第三金屬矽化物層與至少一第四金屬矽化物層，且該第一金屬矽化物層、該第二金屬矽化物層、該第三金屬矽化物層與該第四金屬矽化物層係同時形成。
11. 如申請專利範圍第1項所述之製作方法，更包含於該基底上形成一內層介電(inter layer dielectric，ILD)層，以及於該內層介電層內形成複數個接觸插塞。
12. 一種互補式金氧半導體影像感測元件，包含有：一基底，該基底上定義有一畫素區域與一周邊區域； 至少一第一電晶體，設置於該畫素區域內；一第二電晶體，設置於該周邊區域內，且該第二電晶體至少包含一第三金屬矽化物層，設置於該第二電晶體之一源極/汲極上；一第一導電結構，設置於該基底上之該畫素區域內，該第一導電結構之頂部表面係高於該基底；以及一第一金屬矽化物層，設置於該第一導電結構上，該第一金屬矽化物層之剖面包含一蓋子形狀(cap shape)，且該第一金屬矽化物層之表面高於該第三金屬矽化層之表面。
13. 如申請專利範圍第12項所述之互補式金氧半導體影像感測元件，更包含：一第二導電結構，設置於該第一電晶體之一閘極電極上；以及一第二金屬矽化物層，設置於該第二導電結構上，且該第二金屬矽化物層之剖面包含一蓋子形狀。
14. 如申請專利範圍第13項所述之互補式金氧半導體影像感測元件，其中該第一導電結構、該第二導電結構以及該第一電晶體之該閘極電極係包含相同的材料。
15. 如申請專利範圍第13項所述之互補式金氧半導體影像感測元件，其中該第一導電結構與該第二導電結構之材料不同於該第一電晶體之該閘極電極之材料。
16. 如申請專利範圍第12項所述之互補式金氧半導體影像感測元件，更包含： 一第四金屬矽化物層，設置於該第二電晶體之一閘極電極上。
17. 如申請專利範圍第16項所述之互補式金氧半導體影像感測元件，其中該第一金屬矽化物層、該第二金屬矽化物層、該第三金屬矽化物層、與該第四金屬矽化物層彼此非共平面。
18. 如申請專利範圍第17項所述之互補式金氧半導體影像感測元件，其中該第二金屬矽化物層之表面係高於該第四金屬矽化物層之表面。