TWI571884B - 資料錯誤檢查電路，資料錯誤檢查方法，使用資料錯誤檢查功能之資料傳輸方法，半導體記憶體裝置與使用資料錯誤檢查功能之記憶體系統 - Google Patents

資料錯誤檢查電路，資料錯誤檢查方法，使用資料錯誤檢查功能之資料傳輸方法，半導體記憶體裝置與使用資料錯誤檢查功能之記憶體系統 Download PDF

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Description

資料錯誤檢查電路，資料錯誤檢查方法，使用資料錯誤檢查功能之資料傳輸方法，半導體記憶體裝置與使用資料錯誤檢查功能之記憶體系統
本發明揭示關於資料錯誤檢查，尤其係關於一種資料錯誤檢查電路、一種資料錯誤檢查方法、一種使用資料錯誤檢查功能的資料傳輸方法，一種半導體記憶體裝置及一種使用資料錯誤檢查功能的記憶體系統。
一種典型的半導體電路可具有一種錯誤檢查功能，用於檢查在資料中是否發生錯誤，藉以改善高速資料傳輸之資料可靠性。一種典型的錯誤檢查方法為循環冗餘檢查(CRC，Cyclic redundancy check)功能。
第1圖所示為具有一習用CRC功能之典型半導體電路，其中資料傳輸以十個單位間隔(UI，Unit intervals)經由個別的資料輸入/輸出終端DQ0到DQ7來執行。
在該等十個單位間隔中，8位元資料被指定至八個單位間隔(或表示成BL8(突波長度(Burst Length)=8))，一1位元CRC值(CRC_0到CRC_7)被指定至該等八個單位間隔的下一個，即一第九單位間隔，且實際上未用到的一第十單位間隔被指定。該第十單位間隔可被固定為一邏輯高位值「1」。
根據該習用技術之此典型半導體電路的CRC邏輯必須表示成一多項式型式，如P(x)=x^8+x^5+x^3+x^2+x+1，藉以偵測一多重位元錯誤，例如一單一位元錯誤、一雙重位元錯誤，或一三重位元錯誤。
為了配置該CRC邏輯，總共需要328個2-輸入XOR閘極與42個多項式方程式，造成電路面積的增加。
此外，最終的CRC值藉由傳送通過6-階段XOR閘極路徑來計算，造成6-階段閘極延遲。
根據習用技術之典型半導體電路的一個問題係為由於該CRC邏輯的方程式命令而增加了電路面積與錯誤檢查時間。
因此，需要一種改良的半導體電路以排除上述的問題。但是必須要瞭解到本發明某些態樣可能不需要排除該問題。
在以下的說明中，某些態樣與具體實施例將很清楚。必須瞭解到這些態樣與具體實施例僅為示例性，以廣義而言，本發明可在不具有這些態樣與具體實施例的一或多項特徵之下來實施。
在一示例性具體實施例中，一種資料錯誤檢查電路配置成藉由對於行資料集執行錯誤檢查來產生錯誤檢查信號，其中該等行資料集包含經由複數資料輸入/輸出終端的複數輸入/輸出資料段。
在另一示例性具體實施例中，一種資料錯誤檢查方法包括以下步驟：在一時脈信號的每半個循環處對於經由複數輸入終端連續輸入的資料執行第一錯誤檢查；在該時脈信號的每半個循環處對於經由該等輸入終端輸入的資料執行第二錯誤檢查；及根據該第一錯誤檢查的結果與該第二錯誤檢查的結果判定在資料中是否發生錯誤。
在另一示例性具體實施例中，一種資料傳輸方法包括以下步驟：藉由對於預備外部傳輸之複數資料段的行資料集與列資料集執行錯誤檢查而產生錯誤檢查信號；及，藉由將該等錯誤檢查信號置入被指定至該等行資料集的複數單位間隔當中來執行資料傳輸。
在另一示例性具體實施例中，一種半導體記憶體裝置包括：一錯誤檢查電路，其配置成藉由在資料群組的一行方向與一列方向執行一錯誤檢查作業而產生錯誤檢查信號；一輸入/輸出電路，其配置成將該等錯誤檢查信號置入被指定給該等資料群組的單位間隔當中，並傳送該等錯誤檢查信號；及，一核心區塊，其包括用於記錄該等資料群組的一記憶體區域。
在另一示例性具體實施例中，一種記憶體系統包括：一半導體記憶體裝置，其配置成產生在一讀取作業中要經由複數資料輸入/輸出終端所傳送之資料群組的一行方向與一列方向之錯誤檢查信號，並連同該等資料群組輸出該等錯誤檢查信號；及一記憶體控制器，其配置成控制該半導體記憶體裝置之資料讀取/寫入作業，藉由在一寫入作業中要被傳送的資料群組的一行方向與一列方向執行錯誤檢查而產生錯誤檢查信號，並連同該等資料群組提供該等錯誤檢查信號至該半導體記憶體裝置。
現在將對符合本發明之示例性具體實施例進行詳細參照，其示例皆例示於該等附屬圖式當中。只要可能的話，相同的參考編號將於所有圖式中用於參照到相同或類似的零件。
根據一示例性具體實施例，在該行方向上的第一錯誤檢查與在該列方向上的第二錯誤檢查係對於經由資料輸入/輸出終端DQ0到DQ7傳送的資料執行，以產生個別的錯誤檢查信號，且該等錯誤檢查信號經由一資料匯流排被傳送至外部。
基本上一單位間隔被指定用於一錯誤檢查信號。也就是說，如第1圖所示，使用五個時脈信號CLK藉以傳送8位元資料與一1位元錯誤檢查信號。因此，因為兩個單位間隔被指定至一時脈信號，在典型的實作中該第十個單位間隔為冗餘。
在此方面，根據一具體實施例，兩種錯誤檢查信號使用預定的單位間隔與一冗餘單位間隔來傳送。
也就是說，如第2圖所示，根據一具體實施例，包括一錯誤檢查功能(也就是CRC功能)的資料傳輸可用十個單位間隔(UI)經由個別的資料輸入/輸出終端DQ0到DQ7來執行。
在該等十個單位間隔中，資料被指定至八個單位間隔(亦表示成BL8(突波長度=8))，一1位元行錯誤檢查信號(CRC_c<0:7>)可被指定至該等八個單位間隔的下一個，即一第九單位間隔，且一1位元列錯誤檢查信號(CRC_r<0:7>)被指定至一第十單位間隔。
在上述的具體實施例中，該1位元列錯誤檢查信號(CRC_r<0:7>)可被指定至該第十單位間隔。然而，該1位元列錯誤檢查信號(CRC_r<0:7>)亦可被指定至該第九單位間隔，且該1位元行錯誤檢查信號(CRC_c<0:7>)亦可被指定至該第十單位間隔。
該行錯誤檢查信號(CRC_c<0:7>)可藉由對於在該等資料輸入/輸出終端DQ0到DQ7之行方向上資料集q00到q07、q10到q17、...、q70到q77執行錯誤檢查所產生。
該列錯誤檢查信號(CRC_r<0:7>)可藉由對於在該等資料輸入/輸出終端DQ0到DQ7之列方向上資料集q00到q70、q01到q71、...、q07到q77執行錯誤檢查所產生。
以下將說明藉由在該行方向與該列方向上執行該錯誤檢查產生該等行錯誤檢查信號(CRC_c<0:7>)與該等列錯誤檢查信號(CRC_r<0:7>)的錯誤檢查信號產生電路。
根據一示例性具體實施例的一種錯誤檢查信號產生電路314，即為一CRC邏輯，其中包括一第一產生單元315及一第二產生單元316。
第一產生單元315可配置成藉由對於在該等資料輸入/輸出終端DQ0到DQ7之行方向上資料集q00到q07、q10到q17、...、q70到q77執行錯誤檢查而產生該等行錯誤檢查信號(CRC_c<0:7>)。
第一產生單元315可配置成藉由對於在該等資料輸入/輸出終端DQ0到DQ7之行方向上該等個別資料集q00到q07、q10到q17、...、q70到q77之所有資料執行一XOR作業而產生該等行錯誤檢查信號(CRC_c<0:7>)。
第一產生單元315可以包括七個2輸入XOR閘極，其被提供於該行方向上的每個資料集，也就是總共56個2輸入XOR閘極。
第二產生單元316可配置成藉由對於在該等資料輸入/輸出終端DQ0到DQ7之列方向上資料集q00到q70、q01到q71、...、q07到q77執行錯誤檢查而產生該等列錯誤檢查信號(CRC_r<0:7>)。
第二產生單元316可配置成藉由對於在該等資料輸入/輸出終端DQ0到DQ7之列方向上該等個別資料集q00到q70、q01到q71、...、q07到q77之所有資料執行一XOR作業而產生該等列錯誤檢查信號(CRC_r<0:7>)。
第二產生單元316可以包括七個2輸入XOR閘極，其被提供於該列方向上的每個資料集，也就是總共56個2輸入XOR閘極。
因此，根據一示例性具體實施例，總共使用112個2輸入XOR閘極，藉以配置該CRC邏輯，使得相較於習用技術中需要總共328個2輸入XOR閘極，電路面積可相對減少約1/3。換言之，電路面積效率可增加約三倍。
再者，根據一示例性具體實施例，該等最終CRC值、或該等行錯誤檢查信號(CRC_c<0:7>)與該等列錯誤檢查信號(CRC_r<0:7>)藉由傳送通過該3階段XOR閘極路徑進行計算，使得相較於習用技術中需要6階段XOR閘極路徑，有可能以兩倍快的速度產生錯誤檢查信號。
根據上述的具體實施例，相較於典型的系統，有可能減少電路面積與錯誤檢查時間，而可實質地維持錯誤檢查能力能夠實質地等於典型的系統之能力，其將在以下詳細說明。
以下將說明用於偵測一單一位元錯誤的方法。
例如，假設經由DQ0輸入「01000110」，在該第一資料中發生一錯誤，並輸入CRC_c<0>=0。
因此，藉由對於經由DQ0輸入的資料「01000110」執行錯誤檢查可得到CRC_c<0>=1。因此，因為所收到的CRC_c<0>不同於上述計算的CRC_c<0>，其有可能偵測到該單一位元錯誤。
如同CRC_c<0>的相同方式，該單一位元錯誤可經由CRC_r<0>偵測到。
以下將說明用於偵測多重位元錯誤(像是例如一雙重位元錯誤)的方法。
當在第i個DQ中已經發生雙重位元錯誤，錯誤偵測不可能經由CRC_c<i>。然而，藉由經由CRC_r<j>與CRC_r<k>偵測一單一位元錯誤而有可能偵測到該雙重位元錯誤。
例如，假設經由DQ0輸入資料「00000110」，在該第一資料與該第二資料中發生一錯誤，並輸入CRC_c<0>=0。
因此，藉由對於經由DQ0輸入的資料「00000110」執行錯誤檢查可得到CRC_c<0>=0。因此，因為所收到的CRC_c<0>實質上等於上述計算的CRC_c<0>，其不可能偵測到該雙重位元錯誤。
然而，因為除了經由DQ0輸入的資料之外的資料皆正常，經由CRC_r<0>與CRC_r<1>偵測到一單一位元錯誤，使得其有可能偵測該雙重位元錯誤。
以下將說明用於偵測多重位元錯誤(例如一三重位元錯誤)的方法。
當在第i個DQ中已經發生該三重位元錯誤時，經由CRC_c<i>偵測到一單一位元錯誤，且該單一位元錯誤亦經由CRC_r<j>、CRC_r<k>與CRC_r<l>偵測到，使得其有可能偵測該三重位元錯誤。
上述的錯誤檢查功能可用於一種半導體記憶體裝置或執行資料傳輸的記憶體系統。
以下將根據另一示例性具體實施例說明半導體記憶體裝置或記憶體系統。
第4圖所示為根據另一示例性具體實施例之記憶體系統100，其中包括一半導體記憶體裝置300及一記憶體控制器400。
半導體記憶體裝置300可配置成回應於一讀取命令，而產生經由複數資料輸入/輸出終端DQ0到DQ7所傳送之資料群組的行方向與列方向之錯誤檢查信號，並連同該等資料群組輸出該等錯誤檢查信號。
半導體記憶體裝置300可配置成將該等錯誤檢查信號置入被指定至該等資料群組的整個單位間隔的一冗餘單位間隔當中，並傳送該等錯誤檢查信號。
半導體記憶體裝置300可配置成回應於一寫入命令，而產生經由該等複數資料輸入/輸出終端DQ0到DQ7接收之資料群組的行方向與列方向之錯誤檢查信號，並比較該等錯誤檢查信號與連同該等資料群組所接收的錯誤檢查信號，以檢查在該等資料群組中是否已經發生錯誤，藉此控制一資料寫入作業。另外，半導體記憶體裝置300可配置成提供記憶體控制器400具有該等所收到的資料群組之錯誤檢查資訊。
半導體記憶體裝置300包括一錯誤檢查電路310、一輸入/輸出電路320，及一核心區塊330。
錯誤檢查電路310可配置成藉由在資料群組之行方向與列方向上執行一錯誤檢查作業而產生一錯誤檢查信號CRC_CAL。
錯誤檢查電路310可配置成藉由比較一外部錯誤檢查信號CRC_RX與在其中產生的錯誤檢查信號CRC_CAL而產生一比較信號CRC_CMP。
輸入/輸出電路320可包括該等資料輸入/輸出終端DQ0到DQ7。另外，輸入/輸出電路320可以包括關於資料輸入/輸出的一電路配置。
輸入/輸出電路320可配置成將該錯誤檢查信號CRC_CAL置入被指定至該等資料群組的整個單位間隔中，並傳送該錯誤檢查信號CRC_CAL。
輸入/輸出電路320可經由一通訊匯流排500耦合至記憶體控制器400。通訊匯流排500可包括資料、位址與命令的匯流排。
核心區塊330可包括用於資料記錄的一記憶體區域，及用於在該記憶體區域上記錄資料或輸出所記錄資料的多種電路配置。
記憶體控制器400可配置成控制半導體記憶體裝置300之資料讀取/寫入作業，藉由在一寫入作業中執行資料群組之行方向與列方向的錯誤檢查而產生一錯誤檢查信號CRC_RX，並連同該等資料群組提供該錯誤檢查信號CRC_RX至半導體記憶體裝置300。
半導體記憶體裝置300之錯誤檢查電路310，及記憶體控制器400之錯誤檢查電路410可使用參照第2圖與第3圖所述之錯誤檢查方法來配置。
第5圖所示為錯誤檢查電路310，其中包括一錯誤檢查信號產生電路314與一比較單元317。
錯誤檢查信號產生電路314可配置成藉由在該等資料群組之行方向與列方向執行該錯誤檢查作業而產生該錯誤檢查信號CRC_CAL。
錯誤檢查信號產生電路314可配置成如第3圖所示。因此，該錯誤檢查信號CRC_CAL可以包括該等行錯誤檢查信號(CRC_c<0:7>)與該等列錯誤檢查信號(CRC_r<0:7>)。
比較單元317可配置成藉由比較由記憶體控制器400提供的錯誤檢查信號CRC_RX與由錯誤檢查信號產生電路314輸出的錯誤檢查信號CRC_CAL而產生該比較信號CRC_CMP。
該比較信號CRC_CMP可做為錯誤檢查資訊。因此，該比較信號CRC_CMP可被提供至核心區塊330或輸入/輸出電路320，藉以減少被記錄在半導體記憶體裝置300上的錯誤資料。另外，該比較信號CRC_CMP可被提供至記憶體控制器400，藉以要求資料重新傳輸。
以下將說明具有根據一示例性具體實施例之上述配置的記憶體系統100之作業。
對於一寫入作業，記憶體控制器400可以藉由在資料的行方向與列方向執行錯誤檢查而產生一錯誤檢查信號CRC_RX。
記憶體控制器400經由一資料匯流排將資料與該錯誤檢查信號CRC_RX提供於半導體記憶體裝置300。
此時，該錯誤檢查信號CRC_RX，也就是該等行錯誤檢查信號(CRC_c<0:7>)與該等列錯誤檢查信號(CRC_r<0:7>)被傳送至被指定用於在每個DQ中資料傳輸的該等十個單位間隔中的一第九單位間隔與一冗餘的第十單位間隔。
半導體記憶體裝置300經由該資料匯流排接收該資料與該錯誤檢查信號CRC_RX。
半導體記憶體裝置300之錯誤檢查電路310藉由在該接收資料的行方向與列方向執行錯誤檢查而產生一錯誤檢查信號CRC_CAL，並藉由比較該錯誤檢查信號CRC_CAL與該錯誤檢查信號CRC_RX而產生一比較信號CRC_CMP。
當該比較信號CRC_CMP係位於一位準時，該位準係定義該錯誤檢查信號CRC_CAL並未與該錯誤檢查信號CRC_RX相同，半導體記憶體裝置300之資料寫入即停止，並傳送一資料重新傳輸要求至記憶體控制器400。
在讀取作業的狀況下，半導體記憶體裝置300之錯誤檢查電路310，藉由在要被傳送的資料之行方向與列方向執行錯誤檢查而產生一錯誤檢查信號CRC_CAL。
半導體記憶體裝置300經由該資料匯流排提供記憶體控制器400資料與該錯誤檢查信號CRC_CAL。
此時，該錯誤檢查信號CRC_CAL，也就是該等行錯誤檢查信號(CRC_c<0:7>)與該等列錯誤檢查信號(CRC_r<0:7>)被傳送至被指定用於在每個DQ中資料傳輸的該等十個單位間隔中的一第九單位間隔與一冗餘的第十單位間隔。
以上已經說明一些具體實施例，本技術專業人士將可瞭解到所述的該等具體實施例僅做為範例。因此，此處所述之該資料錯誤檢查電路、該資料錯誤檢查方法、使用該資料錯誤檢查功能的資料傳輸方法，及該半導體記憶體裝置與使用該資料錯誤檢查功能的記憶體系統並不基於所述之該等具體實施例而被限制。而是此處所述之該資料錯誤檢查電路、該資料錯誤檢查方法、使用該資料錯誤檢查功能的資料傳輸方法，及該半導體記憶體與使用該資料錯誤檢查功能的記憶體系統僅受到在配合以上說明與附屬圖式之後的該等申請專利範圍之限制。
100．．．記憶體系統
300．．．半導體記憶體裝置
310．．．錯誤檢查電路
314．．．錯誤檢查信號產生電路
315．．．第一產生單元
316．．．第二產生單元
317．．．比較單元
320．．．輸入/輸出電路
330．．．核心區塊
400．．．記憶體控制器
410．．．錯誤檢查電路
500‧‧‧通訊匯流排
DQ0-DQ7‧‧‧資料輸入/輸出終端
第1圖為使用一典型錯誤檢查功能之資料傳輸的時序圖。
第2圖為根據一示例性具體實施例使用一錯誤檢查功能之資料傳輸的時序圖。
第3圖為根據一示例性具體實施例之錯誤檢查信號產生電路的電路圖。
第4圖為根據一示例性具體實施例之記憶體系統的方塊圖。
第5圖為根據一示例性具體實施第4圖所示之錯誤檢查電路的內部配置的方塊圖。

Claims (23)

  1. 一種半導體記憶體裝置，包含：一資料錯誤檢查電路，其中該資料錯誤檢查電路配置成藉由對於行資料集與列資料集執行複數錯誤檢查而產生錯誤檢查信號，其中該等行資料集與列資料集包含經由複數資料輸入/輸出終端輸入或輸出的複數資料段，其中該等錯誤檢查在一時脈信號的每半個循環處被同時地執行。
  2. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該資料錯誤檢查電路包含：一第一產生單元，其配置成藉由對於該等行資料集的錯誤檢查而產生行錯誤檢查信號；及一第二產生單元，其配置成藉由對於該等列資料集的錯誤檢查而產生列錯誤檢查信號。
  3. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該資料錯誤檢查電路包括複數XOR閘極，且其中該資料錯誤檢查電路配置成經由該等XOR閘極對於該等行資料集與該等列資料集執行一作業而產生該等錯誤檢查信號。
  4. 一種資料錯誤檢查方法，包含以下步驟：在一時脈信號的每半個循環處對於經由複數輸入終端連續輸入的資料執行第一錯誤檢查；在該時脈信號的每半個循環處對於經由複數輸入終端輸入的資料執行第二錯誤檢查；及根據該第一錯誤檢查的結果與該第二錯誤檢查的結 果判定是否已經發生錯誤。
  5. 如申請專利範圍第4項所述之資料錯誤檢查方法，其中該第一錯誤檢查與該第二錯誤檢查藉由執行一XOR作業來執行。
  6. 如申請專利範圍第4項所述之資料錯誤檢查方法，其中該判定是否已經發生錯誤的步驟包括根據該第一錯誤檢查的結果偵測一單一位元錯誤。
  7. 如申請專利範圍第4項所述之資料錯誤檢查方法，其中該判定是否已經發生錯誤的步驟中，包括藉由結合該第一錯誤檢查的結果與該第二錯誤檢查的結果來偵測一多重位元錯誤。
  8. 一種資料傳輸方法，包含以下步驟：藉由對於預備用於外部傳輸之複數資料段的行資料集與列資料集執行複數錯誤檢查而產生錯誤檢查信號；及藉由將該等錯誤檢查信號置入被指定至該等行資料集的複數單位間隔當中來執行資料傳輸，其中該等錯誤檢查在一時脈信號的每半個循環處被同時地執行。
  9. 如申請專利範圍第8項所述之資料傳輸方法，其中在該產生該等錯誤檢查信號的步驟中，該等錯誤檢查信號包括藉由對於該等行資料集與該等列資料集執行一XOR作業所得到的結果。
  10. 如申請專利範圍第8項所述之資料傳輸方法，其中該等錯誤檢查信號包括行錯誤檢查信號與列錯誤檢 查信號；及其中在該執行該資料傳輸的步驟中，該等行錯誤檢查信號與該等列錯誤檢查信號的其中之一者被置入該等單位間隔的一冗餘單位間隔。
  11. 一種半導體記憶體裝置，包含：一錯誤檢查電路，其配置成藉由在資料群組的一行方向與一列方向執行複數錯誤檢查作業而產生錯誤檢查信號；一輸入/輸出電路，其配置成將該等錯誤檢查信號置入被指定至該等資料群組的單位間隔當中，並傳送該等錯誤檢查信號；及一核心區塊，其包括用於記錄該等資料群組的一記憶體區域，其中該等錯誤檢查在一時脈信號的每半個循環處被同時地執行。
  12. 如申請專利範圍第11項所述之半導體記憶體裝置，其中該錯誤檢查電路配置成藉由比較外部錯誤檢查信號與在其中產生的該等錯誤檢查信號而產生一比較信號。
  13. 如申請專利範圍第12項所述之半導體記憶體裝置，其中該比較信號被提供至該核心區塊或該輸入/輸出電路，藉以減少會被記錄在該半導體記憶體上的錯誤資料。
  14. 如申請專利範圍第11項所述之半導體記憶體裝置，其中該輸入/輸出電路包括一資料輸入/輸出終端，其用於根據該等單位間隔傳送該等資料群組之行方向的資料集。
  15. 如申請專利範圍第14項所述之半導體記憶體裝置，其中該等錯誤檢查信號包括行錯誤檢查信號與列錯誤檢查信號；及其中該輸入/輸出電路配置成將該行方向之該等資料集、該等行錯誤檢查信號與該等列錯誤檢查信號置入被指定至該行方向之該等資料集的單位間隔當中，並傳送在該行方向之該等資料集、該等行錯誤檢查信號與該等列錯誤檢查信號。
  16. 一種記憶體系統，包含：一半導體記憶體裝置，其配置產生成在一讀取作業中要經由複數資料輸入/輸出終端所傳送的資料群組之一行方向與一列方向之錯誤檢查信號，並連同該等資料群組輸出該等錯誤檢查信號；及一記憶體控制器，其配置成控制該半導體記憶體裝置之資料讀取/寫入作業，藉由在一寫入作業中要被傳送之資料群組的一行方向與一列方向上執行複數錯誤檢查而產生錯誤檢查信號，並連同該等資料群組提供該等錯誤檢查信號至該半導體記憶體裝置，其中該等錯誤檢查在一時脈信號的每半個循環處被同時地執行。
  17. 如申請專利範圍第16項所述之記憶體系統，其中該半導體記憶體裝置配置成藉由將該等半導體記憶體裝置所產生的錯誤檢查信號置入被指定至要在該讀取作業中被傳送的該等資料群組之單位間隔當中，並經由該等資料輸 入/輸出終端輸出該等錯誤檢查信號。
  18. 如申請專利範圍第16項所述之記憶體系統，其中該半導體記憶體裝置配置成產生經由該等資料輸入/輸出終端接收之資料的一行方向與一列方向之錯誤檢查信號，並比較該等錯誤檢查信號與由該記憶體控制器所提供之該等錯誤檢查信號，以檢查在該等資料群組中是否已經發生錯誤，藉此控制一資料寫入作業。
  19. 如申請專利範圍第16項所述之記憶體系統，其中該半導體記憶體裝置配置成將藉由檢查是否已經發生錯誤所得到的結果提供於該記憶體控制器。
  20. 如申請專利範圍第16項所述之記憶體系統，其中該半導體記憶體裝置包含：一錯誤檢查電路，其配置成藉由在該等資料群組的行方向與列方向執行複數錯誤檢查作業而產生該等錯誤檢查信號；複數資料輸入/輸出終端，其配置成將該等錯誤檢查信號置入被指定至該等資料群組的單位間隔當中，並傳送該等錯誤檢查信號至外部；及一核心區塊，其包括用於記錄該等資料群組的一記憶體區域。
  21. 如申請專利範圍第20項所述之記憶體系統，其中該錯誤檢查電路包含：一錯誤檢查信號產生電路，其配置成藉由在該等資料群組的行方向與列方向執行該等錯誤檢查而產生該等 錯誤檢查信號；及一比較單元，其配置成藉由比較外部錯誤檢查信號與由該錯誤檢查信號產生電路所產生的該等錯誤檢查信號而產生一比較信號。
  22. 如申請專利範圍第21項所述之記憶體系統，其中該比較信號被提供至一核心區塊或資料輸入/輸出終端，藉以減少會被記錄在該半導體記憶體裝置上的錯誤資料。
  23. 如申請專利範圍第16項所述之記憶體系統，其中該記憶體控制器配置成將由該記憶體控制器產生的該等錯誤檢查信號置入被指定至要在該寫入作業中被傳送的該等資料群組之單位間隔當中，並將該等錯誤檢查信號提供於該半導體記憶體裝置。
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