JP2009135481A - 半導体装置 - Google Patents

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Abstract


【課題】インダクタのＱ値を向上させ、かつ、半導体装置の小型化の要求に応えることができる半導体装置を提供すること。
【解決手段】半導体装置１は、インダクタ１４１を含む配線を有し、絶縁層２１に形成された配線溝に前記インダクタ１４１を含む配線が埋設された銅配線層１４と、インダクタを含まず、他の絶縁層１５，１７，１９に形成された配線溝に埋設された銅配線層１１〜１３とが積層されている。
インダクタ１４１の平均グレインサイズが、インダクタを含まない銅配線層１１〜１３の配線の平均グレインサイズよりも大きい。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来、図６，７に示すように、半導体装置９００には、インダクタ９０１が設けられている（特許文献１参照）。図７は、図６のVII-VII方向の断面図である。
このインダクタ９０１は、多層配線の最上層の配線層９０４に設けられており、絶縁層９０３上に配置されている。そして、インダクタ９０１上にはＳｉＯ２からなる絶縁層９０５、絶縁層９０２が設けられている。
インダクタ９０１は最上層の配線層９０４に設けられているため、半導体基板とインダクタ９０１との間の寄生容量が少なくなるとともに、インダクタ９０１の厚みを厚くして、抵抗値を下げ、インダクタのＱ値を向上させている。
なお、インダクタ９０１およびインダクタ９０１以外の配線は、従来、電解めっき法により成膜されている。
特開２００４−３１５２０号公報 特開２００６−１９６８８３号公報 特開２００３−１０９９６０号公報
しかしながら、近年、さらなるＱ値の向上が求められているが、従来の半導体装置では、Ｑ値を高くすることが困難であった。
これは以下のような理由によるものである。
最上層の配線層９０４の厚みは最大で１０μｍ程度であるため、インダクタ９０１の厚みは数μｍが限界である。このため、インダクタ９０１のＱ値が低くなってしまう。
また、インダクタのＱ値を向上させるために、インダクタの配線幅を広くすることも考えられるが、半導体装置を平面視した場合のインダクタの専有面積が大きくなるため、半導体装置の小型化が阻害されてしまう。
本発明者らは、鋭意検討した結果、インダクタの平均グレインサイズがＱ値向上に大きく寄与することを見出した。インダクタの平均グレインサイズを大きくすることで、インダクタのＱ値を向上させることができ、かつ、半導体装置の小型化を達成することができることがわかった。
本発明によれば、インダクタを含む配線を有し、絶縁層に形成された配線溝に埋設された銅配線層と、インダクタを含まず、他の絶縁層に形成された配線溝に埋設された銅配線層とが積層された半導体装置において、前記インダクタの平均グレインサイズが、前記インダクタを含まない前記銅配線層の配線の平均グレインサイズよりも大きい半導体装置が提供される。
従来の半導体装置においては、インダクタおよびインダクタ以外の配線は、電解めっき法により形成されているため、インダクタの平均グレインサイズは、インダクタを含まない配線層の配線の平均グレインサイズと同じである。
これに対し、本発明では、インダクタの平均グレインサイズがインダクタを含まない銅配線層の配線の平均グレインサイズよりも大きい。インダクタの平均グレインサイズが従来の半導体装置に比べ大きくなっており、従来の半導体装置に比べ、インダクタの低抵抗化を図ることができ、Ｑ値を向上させることができる。
本発明では、インダクタの平均グレインサイズを大きくすることで、インダクタの低抵抗化を図っており、インダクタの専有面積を大きくする必要がないので、半導体装置の小型化を妨げることがない。
なお、本発明において、グレインサイズとは、各グレインの長軸と短軸の平均値から求められ、平均グレインサイズとは、各グレインサイズの数平均のことである。グレインサイズはグレインをＴＥＭ等で観察することで測定することができる。
また、本発明において、グレインサイズとは、配線がシード膜とこのシード膜上に設けられた銅膜とを有する場合には、シード膜を除いた銅膜のグレインサイズを意味する。
本発明によれば、インダクタのＱ値を向上させ、かつ、半導体装置の小型化の要求に応えることができる半導体装置が提供される。
以下、本発明の実施形態を図面に基づいて説明する。
図１を参照して、本実施形態の半導体装置１の概要について説明する。
本実施形態の半導体装置１は、インダクタ１４１を含む配線を有し、絶縁層２１に形成された配線溝に前記インダクタ１４１を含む配線が埋設された銅配線層１４と、インダクタを含まず、他の絶縁層１５，１７，１９に形成された配線溝に埋設された銅配線層１１〜１３とが積層されている。
インダクタ１４１の平均グレインサイズが、インダクタを含まない銅配線層１１〜１３の配線の平均グレインサイズよりも大きい。
なお、図１においては図面の見やすさを考慮し、絶縁層の断面のハッチングを省略している。
次に、本実施形態の半導体装置１について詳細に説明する。
この半導体装置１は、図示しない半導体基板上に複数の銅配線層１１〜１４が積層されたものである。銅配線層１１〜１４は銅を含有していればよく、銅単体であってもよく、さらには銅合金であってもよい。
各配線層１１〜１４は、半導体基板上に積層された複数の絶縁層１５、１７，１９，２１中にそれぞれ設けられている。
各配線層１１〜１４は、ビアＶにより接続されている。このビアＶは配線層１１〜１４が設けられた絶縁層１５、１７，１９，２１間にそれぞれ配置された絶縁層１６，１８，２０中に設けられている。ビアＶも銅を含有していることが好ましく、銅単体であってもよく、さらには銅合金であってもよい。
ここで、絶縁層１５〜２１としては、たとえば、ＳｉＯＣ膜等の低誘電率膜や、ＳｉＯ２膜等があげられる。
最上層の配線層１４は、インダクタ１４１と、インダクタ１４１以外の配線１４２とを含むものである。
インダクタ１４１の平面形状は、図２に示すように開環したリング形状である。なお、図１は図２のI-I方向の断面を示したものである。
インダクタ１４１は、銅のシード膜１４１Ａと、このシード膜１４１Ａ上に設けられた銅膜１４１Ｂとを有する。
ここで、インダクタ１４１は、絶縁層２１に形成された配線溝中に埋設されており、インダクタ１４１の延在方向と直交する方向の断面におけるインダクタ１４１の配線幅Ｗ１は、５μｍ以上である。インダクタ１４１の配線幅Ｗ１の上限は特にないが、インダクタ１４１の専有面積等を考慮すると、２０μｍ以下であることが好ましい。
配線１４２は、銅のシード膜１４１Ａと、このシード膜１４１Ａ上に設けられた銅膜１４２Ｂとを有する。
配線１４２の配線幅は、インダクタ１４１の配線幅よりも狭く、たとえば０．５μｍ以上、３μｍ以下である。
本実施形態では、インダクタ１４１の平均グレインサイズは、配線層１４におけるインダクタ１４１以外の配線１４２の平均グレインサイズよりも大きい。
インダクタ１４１の平均グレインサイズはたとえば、４μｍ以上、２０μｍ以下である。なかでも５μｍ以上であることが好ましい。このようにすることで、確実にインダクタ１４１の抵抗を低下させることができる。
また、インダクタ１４１の厚みＴは、たとえば、０．５μｍ以上４μｍ以下であり、インダクタ１４１の厚みＴ／インダクタ１４１の配線幅Ｗ１で示されるアスペクト比が０．２以下であることが好ましい。なかでもインダクタ１４１の厚みＴは、たとえば、０．５μｍ以上２μｍ以下であることが特に好ましい。なお、アスペクト比の下限値については特に限定がないが、インダクタ１４１の平面における専有面積等を考慮すると、０．０５以上であることが好ましい。
このようなインダクタ１４１は、面方位が（２００）である銅を含む。
また、インダクタ１４１は、図３に示すように、インダクタ１４１の延在方向と直交する方向の断面において、インダクタ１４１が埋設された配線溝の側壁から中心部に向かってインダクタ１４１のグレインサイズが大きくなっている。
このようにグレインの位置する場所によりグレインサイズが異なるが、いずれのグレインも他の配線層１１〜１３の配線の平均グレインサイズよりも大きい。
より詳細に説明すると、インダクタ１４１の配線溝の側壁側に面方位が（１１１）である銅のグレインが配置され、配線溝の中央に面方位が（２００）の銅のグレインが配置されている。詳しくは後述するが、バイアススパッタ（Ｃｕ膜）膜１４０Ｂを成膜して、熱処理を行う製法により、製造したインダクタ１４１ではグレインの配置が以上のような配置になる。
なお、図３は、図１のインダクタ１４１部分の拡大図である。
インダクタを含まない配線層１１〜１３は、インダクタ１４１を含む配線層１４よりも下層の配線層であり、それぞれ半導体基板側から第一配線層１１、第二配線層１２、第三配線層１３となっている。
各配線層１１〜１３の配線は、配線溝に沿って形成された銅のシード膜１０１と、この銅のシード膜１０１上に設けられた銅膜１０２とを有する。
第一配線層１１の配線幅、第二配線層１２の配線幅、第三配線層１３の配線幅はたとえば０．１μｍ〜０．８μｍである。
第一配線層１１、第二配線層１２、第三配線層１３の各配線幅は、最上層の配線層１４の配線幅Ｗ１よりも狭くなっている。
このような第一配線層１１の配線の平均グレインサイズ、第二配線層１２の平均グレインサイズ、第三配線層１３の平均グレインサイズは、いずれも上述したインダクタ１４１の平均グレインサイズよりも小さくなっている。
たとえば、第一配線層１１の配線の平均グレインサイズ、第二配線層１２の平均グレインサイズ、第三配線層１３の平均グレインサイズは、それぞれ、インダクタ１４１の平均グレインサイズの１／１０以下である。具体的には０．０１μｍ程度である。
ここで、本実施形態で、単に「平均グレインサイズ」といった場合には、銅膜１４１Ｂ，１４２Ｂ，１０２のグレインサイズの数平均を意味する。
なお、本実施形態では、第一配線層１１、第二配線層１２、第三配線層１３のシード膜１０１の平均グレインサイズは、配線層１４のシード膜１４１Ａの平均グレインサイズと同等である。
次に、半導体装置１の製造方法について説明する。
はじめに絶縁層１５に配線溝を形成し、ＣＶＤ法等により、銅のシード膜１０１を設ける。その後、シード膜１０１上に電解めっきにより銅膜１０２を形成し、配線溝を埋め込んで第一配線層１１を形成する。
次に、絶縁層１５上に絶縁層１６を設け、ビアＶを形成する。
この操作を繰り返し、第二配線層１２、ビアＶ、第三配線層１３、ビアＶを形成する。
次に、最上層の絶縁層２１を設け、この絶縁層２１中に配線溝を形成する。
ここで、図４を参照して、絶縁層２１に形成される配線層１４の形成方法について説明する。なお、図４では配線層１４、およびこの配線層１４が設けられる絶縁層２１のみを示し、下層の配線層等については省略している。また、図４では見やすさを考慮し絶縁層２１のハッチングを省略している。
はじめに、絶縁層２１に形成された配線溝に、たとえば、１５ｎｍ程度のＴａＮ膜等のバリアメタルを設けた後（図示略）、このバリアメタル上に銅のシード膜１４１Ａを形成する（図４（Ａ））。
シード膜１４１Ａは、たとえば厚みが１００ｎｍであり、スパッタリングにより成膜することができる。
次に、このシード膜１４１Ａ上に電解めっきにより銅膜１４０Ａを形成する。
銅膜１４０Ａの厚みは、たとえば、５００ｎｍである。銅膜１４０Ａは、（１１１）配向を有する。
ここで、シード膜１４１Ａと銅膜１４０Ａとの合計膜厚をｔ１とする（図４（Ｂ））。
次に、半導体基板に対しＲＦ（高周波）バイアス又はＤＣ（直流）バイアスを印加し、スパッタ成長表面をアルゴンイオンで照射しながら膜厚ｔ２のＣｕ（バイアススパッタＣｕ膜）膜１４０Ｂを成膜する。この膜厚ｔ２がｔ１よりも大きくなるように（ｔ２>ｔ１となるように）する（図４（Ｃ））。
ｔ２はたとえば、７００ｎｍとする。また、アルゴンのイオンエネルギは、たとえば、８０ｅＶである。
次に、結晶制御のために、アルゴン（Ａｒ）又は窒素雰囲気中で熱処理を行う。たとえば、熱処理は、４００℃で３０分行う。このとき、結晶配向性がＣｕ（２００）に変わり、同時に巨大なグレインを有するＣｕ膜１４０Ｃが形成される（図４（Ｄ））。次に、機械的化学研磨（ＣＭＰ）により配線以外のＣｕを除去することにより配線が形成される。
ここで、本実施形態では、インダクタ１４１の配線幅Ｗ１を５μｍ以上としているのに対し、インダクタ１４１以外の配線１４２の配線幅を３μｍ以下としている。
そのため、インダクタ１４１の平均グレインサイズは、大きくなるものの、インダクタ１４１以外の配線１４２の平均グレインサイズはさほど大きくならない。
これは、配線溝の幅が狭い場合には、グレインが巨大化できないことによるものである。
このような本実施形態によれば、以下の効果を奏することができる。
インダクタ１４１の平均グレインサイズがインダクタを含まない銅配線層１１〜１３の配線の平均グレインサイズよりも大きい。
従来の半導体装置においては、インダクタを含む銅配線層およびインダクタを含まない銅配線層いずれも、通常、電解めっき法により成膜されており、インダクタの平均グレインサイズは、インダクタを含まない配線層の配線の平均グレインサイズと同じである。従って、本実施形態では、インダクタ１４１の平均グレインサイズが電解めっき法で成膜された銅配線層１１〜１３の平均グレインサイズよりも大きくなっており、インダクタの平均グレインサイズが従来の半導体装置に比べ大きくなっている。従って、従来の半導体装置に比べ、インダクタ１４１の低抵抗化を図ることができ、Ｑ値を向上させることができる。
たとえば、本実施形態においては、インダクタ１４１の抵抗値が１．７５μΩ・ｃｍであるのに対し、銅配線層１１〜１３の各配線の抵抗値は２．０μΩ・ｃｍとなる。
本実施形態では、インダクタ１４１の平均グレインサイズを大きくすることで、インダクタ１４１の低抵抗化を図っており、インダクタ１４１の専有面積を大きくする必要がないので、半導体装置１の小型化を妨げることがない。
さらに、インダクタ１４１の平均グレインサイズがインダクタを含まない銅配線層１１〜１３の配線の平均グレインサイズの１０倍以上となっている。そのため、インダクタの平均グレインサイズがインダクタを含まない配線層の配線の平均グレインサイズと同じである従来の半導体装置に比べて、インダクタ１４１の低抵抗化を確実に図ることができ、Ｑ値を向上させることができる。
また、本実施形態では、インダクタ１４１の配線幅Ｗ１を５μｍ以上としている。
本発明者は、以前に特許文献３に開示された技術を発案している。これは、配線のグレインサイズを大きくすることで、配線の低抵抗化、エレクトロマイグレーション耐性の向上を図るものである。しかしながら、本発明者らが検討した結果、配線幅が小さいとグレインサイズが大きくならならず、ある程度の配線幅がないとグレインサイズは大きくならないことが判明した。
通常、インダクタはその抵抗値を低下させるために、配線幅が幅広に形成されている。本発明者らは、特許文献３の技術を一定以上の配線幅を有するインダクタに使用することで、はじめてグレインサイズを十分に大きくすることができ、抵抗値を下げてインダクタのＱ値を向上させることができることがわかった。
以上のような点から、インダクタ１４１の配線幅Ｗ１を５μｍ以上とすることで、インダクタ１４１の平均グレインサイズを確実に大きくすることができる。
さらには、インダクタ１４１の厚みＴ／インダクタ１４１の配線幅Ｗ１で示されるアスペクト比を０．２以下としている。アスペクト比が小さい、換言すると、インダクタ１４１の厚みが薄く、配線幅が広い場合において、本実施形態のインダクタの形成方法を使用することで、確実にグレインサイズを大きくすることができる。
なお、インダクタのアスペクト比が大きい場合には、配線溝の底部のグレインサイズが大きくならない場合がある。
さらには、インダクタ１４１の平均グレインサイズを４μｍ以上、好ましくは５μｍ以上としている。
本発明者が検討した結果、図５に示すようにインダクタの平均グレインサイズを４μｍ以上とすることで、抵抗値が急激に低下することが確認された。
従って、インダクタ１４１のグレインサイズの平均値を４μｍ以上とすることで、より低抵抗のインダクタとすることができる。
また、本実施形態では、インダクタ１４１の延在方向と直交する方向の断面において、インダクタ１４１が埋設された配線溝の側壁から中心部に向かってインダクタ１４１のグレインサイズが大きくなっている。
このようにグレインの位置する場所によりグレインサイズが異なるが、いずれのグレインも従来の電解めっき法により成膜されたインダクタのグレインよりも大きいため、低抵抗のインダクタ１４１となる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、配線層１４の配線１４２の平均グレインサイズは、インダクタ１４１の平均グレインサイズよりも小さいとしたが、インダクタ１４１の平均グレインサイズと同じであってもよい。
この場合には、インダクタ１４１の配線幅と、配線１４２の配線幅とを同じにすればよい。
さらに、前記実施形態では、インダクタ１４１の延在方向と直交する方向の断面において、インダクタ１４１が埋設された配線溝の側壁から中心部に向かってインダクタ１４１のグレインサイズが大きくなっているとしたが、これに限らず、インダクタ１４１の延在方向と直交する方向の断面において、配線溝にグレインが一つしかなくてもよい。前述したバイアススパッタ（Ｃｕ膜）膜１４０Ｂを成膜して、熱処理を行う製法により、製造することで、インダクタ１４１の延在方向と直交する方向の断面において、配線溝にグレインが一つしかないものとすることも可能である。
次に、本発明の実施例について説明する。
前記実施形態と同様の方法で半導体装置１を製造した。
具体的には、半導体基板上に、絶縁層１５を積層するとともにこの絶縁層１５中に銅の配線層１１を形成した。
配線層１１の配線幅は０．１μｍであり、シード膜１０１はスパッタリングにより成膜した。このシード膜１０１の厚みは１００ｎｍである。銅膜１０２は電解めっきにより成膜した。
同様の操作を繰り返し、絶縁層１６〜２１を設けるとともに、配線層１２，１３およびビアＶを形成した。
配線層１２，１３，ビアＶのシード膜１０１はスパッタリングにより成膜した。また、シード膜１０１の厚みは１００ｎｍである。銅膜１０２は電解めっきにより成膜した。さらに、配線層１２，１３の配線幅は０．１μｍである。
なお、絶縁層１５、１７，１９，２１としては、ＳｉＣＮ膜を使用し、絶縁層１６，１８，２０としては、ＳｉＯ２膜を使用した。
次に、絶縁層２１中に配線溝を形成した。インダクタ１４１を形成すべき配線溝の配線幅は１０μｍであり、インダクタ１４１以外の配線１４２の配線幅は２μｍであり、インダクタ１４１の厚み／インダクタ１４１の配線幅で示されるアスペクト比は０．１であった。
その後、配線溝にシード膜１４１Ａをスパッタリングにより成膜した。このシード膜１４１Ａの厚みは１００ｎｍである。
次に、電解めっきにより、５００ｎｍ厚の銅膜１４０Ａを成膜した。このとき、シード膜１４１Ａと銅膜１４０Ａの結晶配向性はＣｕ（１１１）であった。次に、クリーニングチャンバにて室温のＡｒ／Ｈ２プラズマにより、銅膜１４０Ａ表面の酸化銅が還元された。
その後、大気中に曝さずに、Ｃｕスパッタチャンバにて、基板にＲＦ又はＤＣバイアスが印加され、アルゴンイオンを成長表面に照射しながらスパッタ成膜した。その結果、銅膜１４０Ａ上にＣｕ（バイアススパッタＣｕ層）膜１４０Ｂが形成された。このときのアルゴンのイオンエネルギ（プラズマポテンシャル、即ち自己バイアス）は８０ｅＶであった。又、成膜膜厚（ｔ２）は膜厚（ｔ１）よりも厚い７００ｎｍとした。即ち、ｔ２>ｔ１となるようにした。又、基板は成膜中のプラズマ照射による温度上昇を防ぐために、−５℃に設定した。
次に、アルゴン雰囲気中で温度４００℃で３０分間熱処理を行った。このとき、インダクタ１４１の結晶配向性がＣｕ（１１１）からＣｕ（２００）に変化し、同時に巨大なグレインを有するＣｕ膜１４０Ｃが形成された。次に、機械的化学研磨（ＣＭＰ）により配線部以外のＣｕを除去した。
このような半導体装置では、インダクタ１４１の平均グレインサイズは４μｍであった。さらに、配線層１１〜１３の配線の平均グレインサイズは０．０１μｍであった。また、配線層１４のインダクタ１４１以外の配線１４２の平均グレインサイズは、インダクタ１４１の平均グレインサイズよりも小さかった。
なお、ここでは、配線あるいはインダクタの延在方向と直交する２から４の断面を解析し、各断面のグレインを計測した。そして、各配線のグレインサイズの数平均と、インダクタのグレインサイズの数平均を算出した。
また、インダクタ１４１は、面方位が（２００）である銅を含み、インダクタ１４１が埋設された配線溝の側壁から中心部に向かってインダクタ１４１のグレインサイズが大きくなっていた。さらには、インダクタの配線溝の側壁側に面方位が（１１１）である銅のグレインが配置され、配線溝の中央に面方位が（２００）の銅のグレインが配置されていた。
また、インダクタ１４１の抵抗値は１．７５μΩ・ｃｍであったのに対し、銅配線層１１〜１３の各配線の抵抗値は２．０μΩ・ｃｍであった。
なお、インダクタ１４１の延在方向と直交する断面におけるインダクタ１４１の配線幅を５μｍ以上とすることで、インダクタ１４１の平均グレインサイズを確実に４μｍ以上とでき、配線層１１〜１３の配線の平均グレインサイズよりも確実に大きくできる（たとえば、１０倍以上）ことがわかっている。さらに、インダクタ１４１の厚みＴ／インダクタ１４１の配線幅Ｗ１で示されるアスペクト比を０．２以下とすることで、平均グレインサイズを確実に大きくできることがわかっている。
本発明の一実施形態にかかる半導体装置を示す断面図である。 半導体装置のインダクタを示す平面図である。 半導体装置の要部を示す断面図である。 半導体装置の製造工程を示す図である。 インダクタの平均グレインサイズと抵抗値との関係を示す図である。 従来の半導体装置を示す平面図である。 従来の半導体装置の断面図である。
符号の説明
１ 半導体装置
１１ 第一配線層
１２ 第二配線層
１３ 第三配線層
１４ 銅配線層
１５〜２１ 絶縁層
１０１ シード膜
１０２ 銅膜
１４０Ａ 銅膜
１４０Ｂ 銅膜
１４０Ｃ 銅膜
１４１ インダクタ
１４１Ａ シード膜
１４１Ｂ 銅膜
１４２ 配線
１４２Ｂ 銅膜
９００ 半導体装置
９０１ インダクタ
９０２ 絶縁層
９０３ 絶縁層
９０４ 配線層
９０５ 絶縁層
Ｖ ビア

Claims (8)

  1. インダクタを含む配線を有し、絶縁層に形成された配線溝に埋設された銅配線層と、
    インダクタを含まず、他の絶縁層に形成された配線溝に埋設された銅配線層とが積層された半導体装置において、
    前記インダクタの平均グレインサイズが、前記インダクタを含まない前記銅配線層の配線の平均グレインサイズよりも大きい半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記インダクタの延在方向と直交する断面における前記インダクタの配線幅が５μｍ以上である半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記インダクタの厚み／前記インダクタの配線幅で示されるアスペクト比が０．２以下である半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置において、
    前記インダクタの平均グレインサイズが４μｍ以上である半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置において、
    前記インダクタは、面方位が（２００）である銅を含む半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置において、
    前記インダクタの延在方向と直交する断面において、前記インダクタが埋設された前記配線溝の側壁から中心部に向かって前記インダクタのグレインサイズが大きくなる半導体装置。
  7. 請求項１乃至６のいずれかに記載の半導体装置において、
    前記インダクタの延在方向と直交する断面において、前記インダクタの前記配線溝の側壁側に面方位が（１１１）である銅のグレインが配置され、前記配線溝の中央に面方位が（２００）の銅のグレインが配置されている半導体装置。
  8. 請求項１乃至７のいずれかに記載の半導体装置において、
    前記インダクタの平均グレインサイズが、前記インダクタを含まない前記銅配線層の配線の平均グレインサイズの１０倍以上である半導体装置。
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