TWI567890B - 半導體裝置結構及其製造方法 - Google Patents

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Description

半導體裝置結構及其製造方法
本發明係有關於一種半導體技術,特別為有關於一種雙鑲嵌結構及其製造方法。
半導體積體電路(integrated circuit,IC)產業已歷經了快速的成長。積體電路材料及設計之技術的進步造成積體電路世代的產生,每一世代的電路比前一世代更小且更複雜。在積體電路的發展過程中,通常增加了功能密度(即,每晶片面積所內連接的裝置的數量),卻降低了幾何尺寸(即,製程中所能製造出的最小元件或線路)。尺寸縮小所帶來的好處通常包括提高生產效率及降低相關成本。
為了達到裝置密度的要求,積體電路產業所使用的方法之一為採用鑲嵌結構及雙鑲嵌(dual-damascene)結構作為內連線結構。在鑲嵌製程中,將下層絕緣層圖案化,使其具有開放的溝槽。之後,沉積導電層並研磨至絕緣層的層位,以形成圖案化的導體特徵部件。雙鑲嵌製程使用類似的方法及形式,且透過單一沉積製程,以導電層填充兩個特徵部件(溝槽及通孔)。
然而,特徵部件(例如,內連線結構)之間的間距隨著特徵尺寸進一步縮小及密度要求的提高而縮短,因此製程持 續變得更加難以進行。在半導體裝置內形成具有更短間距的內連線結構是一大挑戰。
本發明實施例係提供一種半導體裝置結構,其包括一半導體基底。一導電特徵部件位於半導體基底上。一介電層位於導電特徵部件及半導體基底上。一通孔位於介電層內,其中通孔具有橢圓形的截面輪廓。一溝槽位於介電層內,其中通孔自溝槽的一底部延伸,且溝槽的一溝槽寬度寬於通孔的一通孔寬度。至少一層導電材料填入通孔及溝槽,且電性連接至導電特徵部件。
本發明實施例係提供一種半導體裝置結構,其包括一半導體基底。一導電特徵部件位於半導體基底上,其中導電特徵部件具有一線寬。一介電層位於導電特徵部件及半導體基底上。一通孔位於介電層內。一溝槽位於介電層內,其中通孔自溝槽的一底部延伸,且溝槽的一溝槽寬度寬於通孔的一通孔寬度並大致上等於線寬。至少一層導電材料填入通孔及溝槽,且電性連接至導電特徵部件。
本發明實施例係提供一種半導體裝置結構的製造方法,包括提供一半導體基底,其中一導電特徵部件形成於該半導體基底上。在半導體基底及導電特徵部件上形成一介電層。在介電層上形成一硬式罩幕層,其中硬式罩幕層具有一溝槽開口,對準於導電特徵部件。在硬式罩幕層上形成一遮罩層,其中遮罩層具有一通孔開口,其延伸橫跨溝槽開口且露出溝槽開口的一部分。透過通孔開口與溝槽開口之間的一重疊部 分蝕刻介電層,以在介電層內形成一通孔。去除局部的硬式罩幕層,以擴大溝槽開口。透過擴大的溝槽開口蝕刻介電層,以在介電層內形成一溝槽。在通孔及溝槽填入至少一層導電材料。
100‧‧‧半導體基底
102a、102b‧‧‧導電特徵部件
104‧‧‧絕緣層
106‧‧‧蝕刻停止層
107a‧‧‧下部
107b‧‧‧上部
108‧‧‧介電層
109‧‧‧表面
110、110a‧‧‧硬式罩幕層
111a、111b‧‧‧底部
112a、112b‧‧‧溝槽開口
114‧‧‧遮罩層
116a、116b、116a’、116b’‧‧‧通孔開口
118a、118b、118a’、118b’‧‧‧通孔
120‧‧‧保護層
121‧‧‧頂表面
122a、122b‧‧‧溝槽開口
123a、123b‧‧‧底部
124a、124b‧‧‧溝槽
125a、125b‧‧‧側壁
126‧‧‧導電層
128a、128b‧‧‧導線
130a、130b‧‧‧導電插塞
A1、A2‧‧‧重疊部分
d1、d2‧‧‧距離
L1、L1’、L1”、L2、W5‧‧‧長軸長度
L3‧‧‧短軸長度
P、P’‧‧‧間距
W1、W1’‧‧‧線寬
W2、W3、W4‧‧‧寬度
第1A-1至1J-1圖係繪示出根據某些實施例之半導體裝置結構的製造過程的各個階段的剖面示意圖。
第1A-2至1J-2圖係繪示出根據某些實施例之半導體裝置結構的製造過程的各個階段的平面示意圖。
第2圖係繪示出根據某些實施例之半導體裝置結構的製造過程其中一階段的平面示意圖。
第3圖係繪示出根據某些實施例之半導體裝置結構的製造過程其中一階段的平面示意圖。
第4圖係繪示出根據某些實施例之半導體裝置結構的剖面示意圖。
第5A圖係繪示出根據某些實施例之半導體裝置結構的平面示意圖。
第5B圖係繪示出根據某些實施例之半導體裝置結構的平面示意圖。
以下的揭露內容提供許多不同的實施例或範例,以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例,以求簡化發明的說明。當 然,這些特定的範例並非用以限定本發明。例如,若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第二特徵之上或上方,即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例,亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間,而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外,本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的,並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者,為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係,可使用空間相關用語,例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語等。可以理解的是,除了圖式所繪示的方位之外,空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如,旋轉90度或者位於其他方位),並對應地解讀所使用的空間相關用語的描述。可以理解的是,在所述方法之前、期間及之後,可提供額外的操作步驟,且在某些方法實施例中,所述的某些操作步驟可被替代或省略。
以下描述本發明的某些實施例。第1A-1至1J-1圖係繪示出根據某些實施例之半導體裝置結構的製造過程的各個階段的剖面示意圖。第1A-2至1J-2圖係繪示出根據某些實施例之半導體裝置結構的製造過程的各個階段的平面示意圖。在某些實施例中,第1A-1至1J-1圖係繪示出沿著第1A-2至1J-2圖所示之平面示意圖中剖線I-I的剖面示意圖。
如第1A-1圖所示,提供一半導體基底100。在某些實施例中,半導體基底100為半導體基底塊材(bulk semiconductor substrate),例如半導體晶圓。舉例來說,半導體基底100包括矽或其他元素半導體材料(例如,鍺)。在某些實施例中,半導體基底100包括化合物半導體。化合物半導體可包括碳化矽、砷化鎵、砷化銦、磷化銦、其他適合的化合物半導體或其組合。在某些實施例中,半導體基底100包括絕緣層上半導體(semiconductor-on-insulator,SOI)基底。可透過氧離子佈植隔離法(separation by implantation of oxygen,SIMOX)、晶圓接合製程、其他可應用的方法或其組合製作SOI基底。
在某些實施例中,隔離特徵部件(未繪示)形成於半導體基底100內,以定義及隔離形成於半導體基底100內的各種裝置部件(未繪示)。舉例來說,隔離特徵部件包括淺溝槽隔離(shallow trench isolation,STI)特徵部件或局部半導體氧化(local oxidation of semiconductor,LOCOS)特徵部件。
可形成於半導體基底100內的各種裝置部件的範例包括電晶體(例如,金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)、互補型金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、高壓電晶體、高頻電晶體、P型通道場效電晶體及/或N型通道場效電晶體(PFETs/NFETs)等)、二極體、其他適合的部件或其組合。可進行各種製程(例如,沉積製程、蝕刻製程、離子佈值製程、光微影製程、退火製程、 平坦化製程、其他可應用的製程或其組合),以形成各種裝置部件。
如第1A-1圖所示,導電特徵部件102a及導電特徵部件102b形成於半導體基底100上。在某些實施例中,每個導電特徵部件102a及102b為一導線,其電性連接至對應的一裝置部件。舉例來說,導電接觸部件(未繪示)用來形成裝置部件與導電特徵部件之間的電性連接。
在某些實施例中,導電特徵部件102a及102b由銅、鋁、金、鈦、鈷、鎢、其他適合的導電材料或其組合所構成。每個導電特徵部件102a及102b具有一線寬W1。在某些實施例中,線寬W1介於大約7nm至大約20nm的範圍。在某些實施例中,線寬W1為在半導體裝置結構內的導線的最小線寬。在某些實施例中,導電特徵部件102a與導電特徵部件102b之間的間距P大致上為線寬W1的2倍。間距P可介於大約14nm至大約40nm的範圍。
在某些其他實施例中,每個導電特徵部件102a及102b包括一個或多個導線(conductive line)及一個或多個導電插塞(conductive via),而第1A-1圖僅為簡化的圖式。寬度W1則代表導電特徵部件102a或導電特徵部件102b中最寬的導線的線寬。
在某些實施例中,一絕緣層104形成於半導體基底100上,如第1A-1圖所示。在某些實施例中,絕緣層104由氧化矽、硼矽玻璃(borosilicate glass,BSG)、磷矽玻璃(phosphoric silicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass, BPSG)、氟矽玻璃(fluorinated silicate glass,FSG)、多孔介電材料、其他適合的低介電常數(K)材料或其組合所構成。可進行各種製程(包括沉積製程、蝕刻製程、平坦化製程或類似的製程),以形成導電特徵部件102a及102b以及絕緣層104。
如第1A-1圖所示,在某些實施例中,蝕刻停止層106沉積於絕緣層104及導電特徵部件102a及102b上。蝕刻停止層106用來保護導電特徵部件102a及102b於後續形成通孔及溝槽的製程期間不被破壞。在某些實施例中,蝕刻停止層106由碳化矽(SiC)、含碳氮化矽(SiCN)、含碳氧化矽(SiCO)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合的材料或其組合所構成。在某些實施例中,可透過化學氣相沉積(chemical vapor deposition,CVD)製程、旋塗製程、其他適合的方法或其組合沉積蝕刻停止層106。本發明實施例具有許多變化。在某些其他實施例中,未形成蝕刻停止層106。
如第1A-1圖所示,在某些實施例中,一介電層108沉積於蝕刻停止層106上。介電層108作為金屬層介電層(inter-metal dielectric,IMD)層。在某些實施例中,介電層108由低介電常數(K)材料所構成。低介電常數材料的介電常數小於二氧化矽的介電常數。舉例來說,低介電常數材料的介電常數介於大約1.2至大約3.5的範圍。隨著半導體裝置的密度增加及電路部件的尺寸變得更小,電阻電容(resistance capacitance,RC)延遲時間對電路性能的影響逐漸增加。使用低介電常數材料作為介電層108有助於降低電阻電容延遲。
在某些實施例中,介電層108包括旋塗無機介電材 料、旋塗有機介電材料、多孔介電材料、有機高分子、有機矽玻璃、含氟氧化矽類材料(SiOF)、含氫矽酸鹽類材料(hydrogen silsesquioxane,HSQ)、含甲基矽酸鹽類材料(methyl silsesquioxane,MSQ)、多孔有機類材料、其他適合的材料或其組合。在某些實施例中,介電層108包括含有矽、碳、氧或氫的材料。舉例來說,介電層108包括二氧化矽、含碳氧化矽(SiOC或SiCOH)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或其組合。在某些實施例中,介電層108由碳摻雜碳氧化矽所構成。碳摻雜碳氧化矽也可稱為有機矽酸鹽玻璃(organosilicate glass,OSG)或C-oxide。在某些實施例中,碳摻雜碳氧化矽包括含甲基矽酸鹽(MSQ)、含氫矽酸鹽(HSQ)、聚倍半矽氧烷(polysilsesquioxane)、其他適合的材料或其組合。在某些實施例中,介電層108包括氟矽玻璃(FSG),例如氟摻雜聚二甲基矽氧烷(-(O-Si(CH3)2-O)-)。在某些實施例中,可透過化學氣相沉積製程、旋塗製程、噴塗製程、其他可應用的方法或其組合沉積介電層108。
如第1A-1圖及第1A-2圖所示,在某些實施例中,一硬式罩幕層110形成於介電層108上。硬式罩幕層110用於協助進行後續的蝕刻製程。在某些實施例中,硬式罩幕層110由含金屬的材料所構成。含金屬的材料可包括鈦、氮化鈦、鉭、氮化鉭、鎢、其他適合的材料或其組合。在某些其他實施例中,硬式罩幕層110由氮化矽、氮氧化矽、聚合物碳、石墨碳、碳化矽、二氧化鈦、矽、其他適合的材料或其組合所構成。在某些實施例中,硬式罩幕層110包括多層堆疊結構。多層堆疊結 構可由相同的材料所構成。或者,多層堆疊結構中的某些層由不同材料所構成。
如第1A-1圖及第1A-2圖所示,在某些實施例中,將硬式罩幕層110圖案化,以使其具有一個或多個溝槽開口,例如溝槽開口112a及溝槽開口112b。溝槽開口112a及112b用於協助在後續的製程中在介電層108內形成通孔及溝槽。舉例來說,溝槽開口112a及112b用以定義或決定通孔及溝槽的位置及尺寸。在某些實施例中,溝槽開口112a及112b朝介電層108延伸,而未完全穿透硬式罩幕層110。溝槽開口112a具有一底部111a,且溝槽開口112b具有一底部111b。為清楚表示,在第1A-2圖中,底部111a及111b以粗體線條繪示。由於溝槽開口112a及112b未完全穿透硬式罩幕層110,因此在後續的製程期間介電層108仍然可以受到保護。後續的製程期間所產生的水氣、化學殘留物或類似物質可與整個介電層108隔絕,因此可維持介電層108的品質。然而,應注意的是,本發明實施方式不限定於上述實施例。在某些其他實施例中,溝槽開口112a及112b可完全穿透硬式罩幕層110至露出介電層108。
在某些實施例中,一硬式罩幕層沉積於介電層108上,然後經過圖案化而形成硬式罩幕層110。包括光微影製程及蝕刻製程的圖案化製程係用以形成溝槽開口112a及112b。在某些其他實施例中,使用電子束曝光製程(electron beam writing)、離子束曝光製程(ion beam writing)、無遮罩光微影製程(mask-less photolithography)、雷射束曝光製程(laser beam writing)、其他可應用的方法或其組合將硬式罩幕層110圖案 化。
隨著半導體裝置的特徵尺寸不斷縮小,微影疊對(lithography overlay)控制越來越困難。舉例來說,導電特徵部件102a或導電特徵部件102b的線寬W1縮小至介於大約7nm至大約20nm的範圍。如以上所述,溝槽開口112a及112b用以定義或決定通孔的位置及尺寸。因此,在溝槽開口與下層導電特徵部件之間的對位(alignment)也決定了通孔與導電特徵部件之間的對位。上述對位會影響後續所形成的內連線結構的電性。如果溝槽開口與導電特徵部件之間嚴重錯位(misalignment),也會對後續所形成的通孔產生不利的影響。
如第1A-1圖及第1A-2圖所示,每個溝槽開口112a及112b具有一寬度W2。在某些實施例中,為了確保溝槽開口與導電特徵部件之間適當的對位,寬度W2設定為小於線寬W1。每個溝槽開口112a及112b位於對應的導電特徵部件102a或102b的正上方。換句話說,溝槽開口於對應的導電特徵部件上的假想投影位於導電特徵部件的相對邊緣之間,且假想投影未延伸跨過導電特徵部件的邊緣。
在某些實施例中,寬度W2介於大約5nm至大約18nm的範圍。在某些實施例中,寬度W2與線寬W1的比值(W2/W1)介於大約0.5至大約0.8的範圍。由於導電特徵部件對於溝槽開口而言是相對較大的瞄準目標,因此每個溝槽開口112a及112b能夠更容易地與導電特徵部件102a或102b對準。
即使在形成溝槽開口112a及112b的圖案化製程期間發生了錯位或偏移,相對較寬的導電特徵部件使溝槽開口的 圖案化製程能夠具有較大的疊對範圍(overlay margin)。每個溝槽開口112a及112b仍然可以位於對應的導電特徵部件的正上方。
在某些情況下,如果寬度比值(W2/W1)大於大約0.8,則寬度W2可能過大,使得溝槽開口與導電特徵部件之間不容易對準。在另一些情況下,如果寬度比值(W2/W1)小於大約0.5,寬度W2可能太小,使得後續形成於介電層108內的通孔對應地具有較小的寬度,其造成導電特徵部件(例如導電特徵部件102a)與後續將形成於通孔內的導電插塞之間的接觸面積可能不夠。因此,導電插塞與導電特徵部件之間形成高電阻。
然而,可以理解的是,寬度比值(W2/W1)並不限定於大約0.5至大約0.8的範圍。在某些情況下,寬度比值(W2/W1)可以介於不同的範圍。例如,寬度比值(W2/W1)介於大約0.4至大約0.9的範圍。
之後,在某些實施例中,一遮罩層114沉積於硬式罩幕層110上,如第1B-1圖及第1B-2圖所示。遮罩層114填入溝槽開口112a及112b,然後透過圖案化製程去除局部的遮罩層114,以形成包括通孔開口116a及通孔開口116b的通孔開口。在某些實施例中,遮罩層114由光阻材料或類似材料所構成。通孔開口116a及116b露出硬式罩幕層110的一部分以及溝槽開口112a及112b的一部分。通孔開口116a及116b也露出未被遮罩層114覆蓋的溝槽開口112a的底部111a及溝槽開口112b的底部111b,如第1B-1圖及第1B-2圖所示。通孔開口116a及116b以及露出的溝槽開口112a及112b共同協助在介電層108內形成通 孔。
如第1B-1圖及第1B-2圖所示,每個通孔開口116a及116b具有一寬度W3。在某些實施例中,寬度W3設定為大於溝槽開口112a及112b的寬度W2。因此,可以確保通孔開口116a及116b分別延伸橫跨溝槽開口112a及112b。如第1B-1圖及第1B-2圖所示,通孔開口116a與溝槽開口112a之間形成一重疊部分A1。類似地,通孔開口116b與溝槽開口112b之間也形成一重疊部分A2
重疊部分A1及A2共同形成一通孔圖案,通孔圖案後續將大致上轉移至介電層108,以形成通孔。由於通孔開口116a延伸橫跨溝槽開口112a,因此重疊部分A1的寬度等於溝槽開口112a的寬度W2。類似地,通孔開口116b也延伸橫跨溝槽開口112b,通孔開口116b與溝槽開口112b之間的重疊部分A2的寬度大致上等於寬度W2。每個重疊部分A1及A2大致上具有相同的寬度,且對應於將形成於介電層108內的通孔。
在某些實施例中,寬度W3介於大約8nm至大約45nm的範圍。在某些實施例中,寬度W3與寬度W2的比值(W3/W2)介於大約1.2至大約3.5的範圍。在某些情況下,如果寬度比值(W3/W2)小於大約1.2,通孔開口116a的寬度W3可能太小,其導致疊對範圍小。如果發生了錯位,某些通孔開口可能不能夠延伸跨越對應的溝槽開口,造成某些重疊部分的寬度可能小於寬度W2,對應地形成的通孔將具有不同寬度,進而對產品的品質造成不良的影響。
在另一些情況下,如果寬度比值(W3/W2)大於大約 3.5,寬度W3可能過大,使得硬式罩幕層110露出的面積過多。硬式罩幕層110露出的面積越多,露出的硬式罩幕層110於後續的通孔蝕刻製程期間被破壞的可能性越大。由通孔開口116a或116b露出的硬式罩幕層110可能會損壞或被去除而露出介電層108,而無法再保護下層的介電層108。如此一來,可能形成具有非預期寬度的通孔。
然而,可以理解的是,寬度比值(W3/W2)並不限定於大約1.2至大約3.5的範圍。在某些情況下,寬度比值(W3/W2)可以介於不同的範圍。例如,寬度比值(W3/W2)介於大約2至大約5的範圍。
在某些實施例中,每個通孔開口116a及116b具有大致上為圓形的上視輪廓,如第1B-2圖所示。換句話說,當從第1B-1圖所示之結構的正上方觀看通孔開口116a及116b時,通孔開口116a及116b的周圍大致上是圓形的。換句話說,每個通孔開口116a及116b具有大致上圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓)。然而,本發明實施例不限於此,通孔開口的上視輪廓或截面輪廓可以具有不同的形狀,例如正方形、橢圓形、矩形、三角形、四邊形或其他適合的形狀。
如第1C-1圖及第1C-2圖所示,在某些實施例中,去除局部的介電層108,以形成通孔118a及通孔118b。透過通孔開口116a及116b與溝槽開口112a及112b之間的重疊部分,蝕刻硬式罩幕層110,使得重疊部分下方的硬式罩幕層110的一部分被去除,進而露出介電層108。之後,在通孔的蝕刻製程中 使用另一種蝕刻劑,以蝕刻介電層108。如此一來,形成通孔118a及118b。在通孔的蝕刻製程期間,保留的硬式罩幕層110保護介電層108不被蝕刻。在某些實施例中,通孔118a及118b皆延伸至蝕刻停止層106內,如第1C-1圖及第1C-2圖所示。
如以上所述,通孔開口與溝槽開口之間的重疊部分A1及A2(可參照第1B-2圖)共同形成通孔圖案。在進行通孔的蝕刻製程之後,通孔圖案轉移至介電層108,以形成通孔118a及118b。通孔118a的位置及尺寸由溝槽開口112a及通孔開口116a的圖案共同決定或定義。因此,每個通孔118a及118b具有大致上相同的寬度,其大致上等於溝槽開口112a或112b的寬度W2
如以上所述,溝槽開口112a及112b對準於對應的導電特徵部件102a及102b。因此,對應形成的通孔118a及118b也分別對準於導電特徵部件102a及102b。通孔118a及118b的位置及尺寸皆可以控制。在某些實施例中,通孔118a及118b的尺寸及輪廓大致上相同。
由於圓角效應,形成於介電層108內的通孔118a可能具有與重疊部分A1不完全相同的上視輪廓或與重疊部分A1不完全相同的截面輪廓。在某些實施例中,通孔118a具有大致上為橢圓形或卵形的上視輪廓,如第1C-2圖所示。通孔118a具有大致上為橢圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓)。類似地,在某些實施例中,通孔118b也具有大致上為橢圓形或卵形的上視輪廓,如第1C-2圖所示。通孔118b也具有大致上為橢圓形的截面輪廓 (沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓)。
在某些實施例中,每個通孔118a及118b包括一長軸及垂直於長軸的一短軸,如第1C-2圖所示。長軸具有一長軸長度L1,且短軸具有一短軸長度,短軸長度大致上等於溝槽開口112a的寬度W2。在某些實施例中,長軸長度L1大致上等於具有圓形上視輪廓的通孔開口116a的寬度W3。在某些實施例中,長軸長度與短軸長度的比值大致上等於寬度比值(W3/W2)。例如,長軸長度與短軸長度的比值介於大約1.2至大約3.5的範圍。
在某些實施例中,在同一製程步驟中同時形成通孔118a及118b。然而,本發明的實施方式不限於上述實施例。在某些其他實施例中,使用雙重圖案化製程(double patterning),形成通孔118a及118b。在此情況下,在不同的製程步驟中依序形成通孔118a及118b。
本發明的實施例具有許多優點。舉例來說,擴大了遮罩層114的圖案化製程的範圍。第2圖係繪示出根據某些實施例之半導體裝置結構的製造過程其中一階段的平面示意圖。如以上所述,在某些實施例中,透過光微影製程圖案化遮罩層114,以形成通孔開口116a及116b。由於尺寸縮小,因此在某些情況下,通孔開口116a及116b可能出現錯位或偏移。在某些實施例中,相較於第1C-2圖所示之通孔開口116b,通孔開口116b’偏移了,如第2圖所示。
在某些實施例中,即使發生未對準或偏移,溝槽開口112b與通孔開口116b’之間的重疊部分的形狀及尺寸大致 上仍是相同的。因此,對應形成的通孔118b’的尺寸及形狀仍然大致上相同於第1C-2圖所示之通孔118a或通孔118b的尺寸及形狀。因為溝槽開口112b與導電特徵部件(未繪示)之間可對準,因此通孔118b’也對準於導電特徵部件。
如第2圖所示,在某些實施例中,通孔118b’也具有大致上為橢圓形的上視輪廓或大致上為橢圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓)。通孔118b’也包括一長軸及垂直於長軸的一短軸,如第2圖所示。長軸具有一長軸長度L2,且短軸具有一短軸長度,短軸長度大致上等於溝槽開口112b的寬度W2。在某些實施例中,長軸長度L2大致上等於寬度W3。在某些實施例中,長軸長度與短軸長度的比值介於大約1.2至大約3.5的範圍。通孔118a及通孔118b’的形狀及尺寸大致上相同。將形成於通孔118a及118b’內的導電插塞可表現出大致上相同的電性。
如第1C-1圖所示,在某些實施例中,通孔118a的側壁大致上垂直於介電層108的頂表面上。然而,本發明實施例具有許多變化,並不限於第1C-1圖所示的實施例。在某些其他實施例中,通孔118a具有傾斜的側壁。在某些實施例中,通孔118a的寬度沿著自通孔118a的頂部朝通孔118a的底部之方向逐漸減少。
本發明實施例具有許多變化。舉例來說,通孔的上視輪廓或截面輪廓並不限定於大致上為橢圓形。在某些實施例中,通孔具有大致上為圓形的上視輪廓或大致上為圓形的截面輪廓(沿著平行於半導體基板之主要表面的一平面而取得上 述截面輪廓)。可以根據需要透過調整通孔開口及溝槽開口的尺寸及形狀,改變通孔的尺寸及形狀。
第3圖係繪示出根據某些實施例之半導體裝置結構的製造過程其中一階段的平面示意圖。在某些實施例中,遮罩層114具有通孔開口116a’,其具有大致上為橢圓形的上視輪廓或大致上為橢圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓)。通孔開口116a’包括一長軸及垂直於長軸的一短軸,如第3圖所示。長軸具有一長軸長度W5。長軸長度W5設定為大於溝槽開口112a的寬度W2,以確保通孔開口116a’延伸橫跨溝槽開口112a。
短軸具有一短軸長度L3。在某些實施例中,短軸長度L3大致上等於溝槽開口112a的寬度W2。一重疊部分形成於溝槽開口112a與通孔開口116a’之間。在透過溝槽開口112a及通孔開口116a’蝕刻介電層108之後,重疊部分的圖案大致上轉移至介電層108,以形成通孔118a’。在某些實施例中,通孔118a’具有大致上為圓形的上視輪廓或大致上為橢圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓),如第3圖所示。
可以根據需要透過調整通孔開口116a’的形狀或尺寸,改變通孔118a’的形狀或尺寸。在某些實施例中,短軸長度L3大於溝槽開口112a的寬度W2。在此情況下,通孔118a’具有大致上為橢圓形的上視輪廓或大致上為橢圓形的截面輪廓(沿著平行於半導體基板之主要表面的一平面而取得上述截面輪廓)。在某些其他實施例中,短軸長度L3小於溝槽開口112a 的寬度W2。在此情況下,通孔118a’具有大致上為橢圓形的上視輪廓或大致上為橢圓形的截面輪廓(沿著平行於半導體基板之主要表面的一平面而取得上述截面輪廓)。
如第1D-1圖所示,在某些實施例中,去除遮罩層114,且在硬式罩幕層110上沉積一保護層120。在某些實施例中,使用灰化(ashing)製程、剝離(striping)製程或其他可應用的製程去除遮罩層114。保護層120填入通孔118a及118b以及溝槽開口112a及112b內。保護層120用於在後續的溝槽蝕刻製程期間保護通孔118a及118b。在某些實施例中,保護層120由光阻材料或其他適合的材料所構成。在某些實施例中,使用化學氣相沉積製程、原子層沉積(atomic layer deposition,ALD)製程、其他可應用的製程或其組合沉積保護層120。
如第1E-1圖及第1E-2圖所示,在某些實施例中,對保護層120進行回蝕刻(etching back)製程。在某些實施例中,使用乾式蝕刻製程回蝕刻保護層120。舉例來說,使用含氧電漿回蝕刻保護層120。溝槽開口112a及112b之外的保護層120以及溝槽開口112a及112b內的保護層120的上部被移除。如第1E-1圖所示,在回蝕刻製程之後,保護層121的一頂表面121位於硬式罩幕層110的一表面109下方。
在某些實施例中,在氣壓為大約1.5毫托耳(mTorr)至大約300毫托耳的製程腔室內對保護層120進行回蝕刻製程。在某些實施例中,使用一種氣體或多種氣體混合物形成適合的蝕刻劑。氣體或氣體混合物可包括氧氣、氮氣、氫氣、四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷 (CH3F)、氯氣、其他適合的氣體或其組合。在某些實施例中,使用蝕刻源電壓(top source voltage)及偏壓(bias voltage)協助進行回蝕刻製程。蝕刻源電壓為大約150V至大約1500V的範圍。偏壓為大約5V至大約1000V的範圍。在某些其他實施例中,不施加偏壓。
如第1F-1圖及第1F-2圖所示,在某些其他實施例中,去除局部的硬式罩幕層110,以形成一修飾的硬式罩幕層110a。溝槽開口112a及112b擴大形成開口122a及開口122b。在某些實施例中,使用蝕刻製程來修整硬式罩幕層110而形成修飾的硬式罩幕層110a。在某些實施例中,進行上述蝕刻製程時不使用光阻層。在某些實施例中,透過對硬式罩幕層110等向性蝕刻而形成修飾的硬式罩幕層110a。在某些實施例中,對硬式罩幕層110進行等向性蝕刻製程,以去除硬式罩幕層110的表面部分,因此薄化了硬式罩幕層110而形成修飾的硬式罩幕層110a,且擴大了溝槽開口112a及112b而形成開口122a及122b。
溝槽開口122a及122b共同形成一溝槽圖案,溝槽圖案將大致上轉移至介電層108,以形成溝槽。如第1F-1圖及第1F-2圖所示,每個溝槽開口122a及122b具有一寬度W4。在某些實施例中,寬度W4大致上等於導電特徵部件102a或102b的線寬W1。在某些實施例中,寬度W4介於大約7nm至大約20nm的範圍。在某些其他實施例中,寬度W4大於導電特徵部件102a或102b的線寬W1。例如,寬度W4介於大約8nm至大約22nm的範圍。
在某些實施例中,在氣壓為大約1.5毫托耳(mTorr) 至大約300毫托耳的製程腔室內對硬式罩幕層110進行蝕刻製程。在某些實施例中,使用一種氣體或多種氣體混合物形成適合的蝕刻劑。氣體或氣體混合物可包括四氟化碳(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、氯氣、氮氣、三氯化硼(BCl3)、溴化氫(HBr)、其他適合的氣體或其組合。在某些實施例中,使用蝕刻源電壓及偏壓協助進行回蝕刻製程。蝕刻源電壓為大約150V至大約1500V的範圍。偏壓為大約5V至大約1000V的範圍。在某些其他實施例中,不施加偏壓。
如第1G-1圖及第1G-2圖所示,在某些實施例中,透過擴大的溝槽開口122a及122b,蝕刻介電層108,以形成溝槽124a及溝槽124b。在某些實施例中,每個溝槽124a及124b的溝槽寬度大致上等於擴大的溝槽開口122a或122b的寬度W4。在某些實施例中,溝槽124a或124b的溝槽寬度大致上等於導電特徵部件102a或102b的線寬W1。上述溝槽寬度可介於大約7nm至大約20nm的範圍。在某些實施例中,溝槽124a與溝槽124b之間的間距P’大致上等於導電特徵部件102a與導電特徵部件102b之間的間距P。
在某些實施例中,在同一製程步驟中同時形成溝槽124a及124b。然而,本發明的實施方式並不限定於此。在某些其他實施例中,使用雙重圖案化製程,形成溝槽124a及124b。在此情況下,在不同的製程步驟中依序形成溝槽124a及124b。
透過保護層120,通孔118a及118b於形成溝槽124a及124b的蝕刻製程期間受到保護不被破壞。因此,在形成溝槽 124a及124b之後,通孔118a及118b的輪廓及尺寸大致上保持不變。保護層120的一部分可保留於通孔118a及118b內,如第1G-1圖及第1G-2圖所示。
如第1G-1圖及第1G-2圖所示,溝槽124a具有相對的側壁125a及125b。側壁125a與通孔118a橫向地間隔一距離d1,而側壁125b與通孔118a橫向地間隔一距離d2。在某些實施例中,由於等向性地蝕刻硬式罩幕層110,因此距離d1大致上等於距離d2。通孔118a位於溝槽124a的一中間區域。類似地,通孔118b位於溝槽124b的一中間區域。
如第1G-1圖及第1G-2圖所示,溝槽124a具有一底部123a,溝槽124b具有一底部123b。通孔118a自溝槽124a的底部123a朝導電特徵部件102a。類似地,通孔118b自溝槽124b的底部123b延伸。
之後,在某些實施例中,去除保護層120,且去除局部的蝕刻停止層106,以露出導電特徵部件102a及102b,如第1H-1圖及第1H-2圖所示。在某些實施例中,進行蝕刻製程,以依序去除保護層120及蝕刻停止層106。每一蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程、其他可應用的製程或其組合。
如第1H-1圖所示,在某些實施例中,溝槽124a及124b以及通孔118a及118b形成於一單層結構(即,介電層108)中。換句話說,介電層108為單一膜層。介電層108具有圍繞通孔118a及118b的一下部107a,以及圍繞溝槽124a及124b的一上部107b。在某些實施例中,介電層108的上部107b與下部107a之間不具有蝕刻停止層。上部107b及下部107a為單一介電層的 一部份。
之後,沉積一層或多層導電材料,以填充溝槽124a及124b以及通孔118a及118b。如第1I-1圖所示,在某些實施例中,一導電層126沉積於修飾的硬式罩幕層110a上,且填入溝槽124a及124b以及通孔118a及118b內。導電層126由一種或多種導電材料所構成。導電材料可包括銅、鋁、鎢、鈦、鎳、金、鉑、鈷、其他適合的導電材料或其組合。在某些實施例中,透過化學鍍(electrochemical plating)製程、無電鍍(electroless plating)製程、物理氣相沉積(physical vapor deposition,PVD)製程、化學氣相沉積(CVD)製程、旋塗製程、其他可應用的方法或其組合沉積導電層126。導電層126可為單一膜層或具有多層堆疊結構。在某些實施例中,使用一晶種層(未繪示)協助形成導電層126。
在某些實施例中,在沉積導電層126之前,一阻擋層(未繪示)形成於溝槽124a及124b的側壁及底部以及通孔118a及118b的側壁及底部。舉例來說,阻擋層順應性地沉積於溝槽124a及124b以及通孔118a及118b內。阻擋層用於保護介電層108,避免後續形成的導電層126內的金屬材料擴散至介電層108。在某些實施例中,阻擋層由氮化鉭、氮化鈦、氮化鎢、其他適合的材料或其組合所構成。在某些實施例中,透過物理氣相沉積製程、化學氣相沉積製程、其他可應用的方法或其組合沉積阻擋層。
如第1J-1圖及第1J-2圖所示,在某些實施例中,進行平坦化製程,以薄化導電層126直到露出介電層108。因此, 形成了半導體裝置結構的內連線結構(或雙鑲嵌結構)。內連線結構包括導電插塞130a及導電插塞130b以及導線128a及導線128b。在某些實施例中,平坦化製程包括化學機械研磨製程(chemical mechanical polishing,CMP)、機械磨削製程(mechanical grinding)、蝕刻製程、其他可應用的方法或其組合。
本發明的實施例具有許多優點。如第1J-1圖及第1J-2圖所示,導電特徵部件102a寬於導電插塞130a。由溝槽開口112a定義出的導電插塞130a位於導電特徵部件102a的正上方。因此,可避免短路的問題。導線128a自對準於導電插塞130a,且導線128b自對準於導電插塞130b。每個導電插塞130a及130b設置於對應的導線128a或128b的中間區域。導電插塞130a及130b及導線128a或128b所形成的導電結構的尺寸、輪廓及形狀大致上相同,因此具有大致上相同的電性。如此一來,形成額外的電路以補償錯位或圖案化製程偏移所造成的導電結構之間的差異並非必要的。因此,設計窗口顯著地擴大。
本發明的實施方式具有許多變化。第4圖係繪示出根據某些實施例之半導體裝置結構的剖面示意圖。第4圖所示之半導體裝置結構的製造方法類似於第1A圖至第1J圖所示之製造方法。透過微調蝕刻條件,通孔及/或溝槽的側壁可以有所變化。在某些實施例中,通孔118a及118b具有傾斜的側壁。在某些實施例中,溝槽124a及124b具有傾斜的側壁。
在某些實施例中,導線128a的延伸方向與導電特徵部件102a的延伸方向大致上彼此平行,如第1J-1圖及第1J-2圖所示。然而,本發明的實施方式不限於上述實施例。第5A 圖係繪示出根據某些實施例之半導體裝置結構的平面示意圖。第5A圖所示之半導體裝置結構的製造方法類似於第1A圖至第1J圖所示之製造方法。為了清楚表示,未繪示出介電層108。如第5A圖所示,導線128a的延伸方向與導電特徵部件102a的延伸方向並未互相平行。在某些實施例中,導線128a的延伸方向與導電特徵部件102a的延伸方向大致上彼此垂直。
在某些實施例中,透過形成於導線128a與導電特徵部件102a之間的通孔118a內的一導電插塞,使得導線128a電性連接至導電特徵部件102a。在某些實施例中,通孔118a具有大致上為橢圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓)。通孔118a具有一長軸長度L1’。在某些實施例中,長軸長度L1’大致上等於導電特徵部件102a的線寬W1’。在其他某些實施例中,長軸長度L1’小於導電特徵部件102a的線寬W1’。
本發明的實施方式具有許多變化。在某些其他實施例中,通孔118a具有大致上為橢圓形的截面輪廓(沿著平行於半導體基板100之主要表面的一平面而取得上述截面輪廓),如第5B圖所示。通孔118具有一寬度為L1”。在某些實施例中,寬度為L1”大致上等於導電特徵部件102a的線寬W1’。在某些其他實施例中,寬度為L1”小於導電特徵102a的線寬W1’。
本發明提供形成具有雙鑲嵌內連線結構的半導體裝置結構的技術手段之各種實施例。在一介電層上提供具有溝槽開口的一硬式罩幕層及具有通孔開口的一遮罩層。通孔開口與溝槽開口之間的重疊部分形成一通孔圖案,透過通孔蝕刻製 程,將通孔圖案轉移至介電層,而形成通孔。進一步修整硬式罩幕層,以放大溝槽開口,進而形成一溝槽圖案,溝槽圖案自對準於通孔圖案。透過溝槽蝕刻製程,溝槽圖案也轉移至介電層,而形成溝槽。一導電材料填入溝槽及通孔內,以形成雙鑲嵌內連線結構。每個雙鑲嵌內連線結構具有大致上相同的尺寸、輪廓及形狀。半導體裝置結構的性能及可靠度顯著地提升。
根據某些實施例,提供一種半導體裝置結構。半導體裝置結構包括一半導體基底及位於半導體基底上的一導電特徵部件。半導體裝置結構也包括一介電層及一通孔,介電層位於導電特徵部件及半導體基底上,且通孔位於介電層內。通孔具有橢圓形的截面輪廓。半導體裝置結構還包括一溝槽,位於介電層內,且通孔自溝槽的一底部延伸。溝槽的一溝槽寬度寬於通孔的一通孔寬度。再者,半導體裝置結構包括一層或一層以上的導電材料,其填入通孔及溝槽,且電性連接至導電特徵部件。
根據某些實施例,提供一種半導體裝置結構。半導體裝置結構包括一半導體基底及位於半導體基底上的一導電特徵部件。導電特徵部件具有一線寬。半導體裝置結構也包括一介電層,位於導電特徵部件及半導體基底上。半導體裝置結構還包括一通孔及一溝槽,通孔及溝槽位於介電層內,且通孔自溝槽的一底部延伸。溝槽的一溝槽寬度寬於通孔的一通孔寬度並大致上等於線寬。再者,半導體裝置結構包括至少一層導電材料填入通孔及溝槽,且電性連接至導電特徵部件。
根據某些實施例,提供一種半導體裝置結構的製 造方法。半導體裝置結構的製造方法包括提供一半導體基底,其中一導電特徵部件形成於該半導體基底上。半導體裝置結構的製造方法也包括在半導體基底及導電特徵部件上形成一介電層。半導體裝置結構的製造方法還包括在介電層上形成一硬式罩幕層。硬式罩幕層具有一溝槽開口,對準於導電特徵部件。再者,半導體裝置結構的製造方法包括在硬式罩幕層上形成一遮罩層。遮罩層具有一通孔開口,延伸橫跨溝槽開口且露出溝槽開口的一部分。半導體裝置結構的製造方法也包括透過通孔開口與溝槽開口之間的一重疊部分蝕刻介電層,以在介電層內形成一通孔。半導體裝置結構的製造方法還包括去除局部的硬式罩幕層,以擴大溝槽開口。透過擴大的溝槽開口蝕刻介電層,以在介電層內形成一溝槽。另外,半導體裝置結構的製造方法包括在通孔及溝槽填入一層或一層以上的導電材料。
以上概略說明了本發明數個實施例的特徵,使所屬技術領域中具有通常知識者對於後續本發明的詳細說明可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可輕易作為其它結構或製程的變更或設計基礎,以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明之精神和保護範圍內,且可在不脫離本發明之精神和範圍內,當可作更動、替代與潤飾。
100‧‧‧半導體基底
102a、102b‧‧‧導電特徵部件
104‧‧‧絕緣層
106‧‧‧蝕刻停止層
107a‧‧‧下部
107b‧‧‧上部
108‧‧‧介電層
118a、118b‧‧‧通孔
124a、124b‧‧‧溝槽
128a、128b‧‧‧導線
130a、130b‧‧‧導電插塞
d1、d2‧‧‧距離
P、P’‧‧‧間距
W1‧‧‧線寬
W2、W4‧‧‧寬度

Claims (10)

  1. 一種半導體裝置結構,包括:一半導體基底;一導電特徵部件,位於該半導體基底上;一介電層,位於該導電特徵部件及該半導體基底上;一通孔,位於該介電層內,其中該通孔在一平面圖中具有橢圓形的截面輪廓;一溝槽,位於該介電層內,其中該通孔自該溝槽的一底部延伸,且該溝槽的一溝槽寬度寬於該通孔的一通孔寬度;以及至少一層導電材料,填入該通孔及該溝槽,且電性連接至該導電特徵部件。
  2. 如申請專利範圍第1項所述之半導體裝置結構,其中:該溝槽具有一第一側壁及與該第一側壁相對的一第二側壁;該第一側壁與該通孔橫向地間隔一第一距離;以及該第二側壁與該通孔橫向地間隔一第二距離,其中該第一距離大致上等於該第二距離。
  3. 如申請專利範圍第2項所述之半導體裝置結構,其中該導電特徵部件具有一線寬大致上等於該溝槽寬度,且該溝槽寬度介於7nm至20nm的範圍。
  4. 如申請專利範圍第1項所述之半導體裝置結構,更包括一蝕刻停止層,位於該半導體基底與該介電層之間,其中:該介電層具有一上部及一下部; 該上部圍繞該溝槽;該下部圍繞該通孔;以及該上部與該下部之間沒有蝕刻停止層。
  5. 一種半導體裝置結構,包括:一半導體基底;一導電特徵部件,位於該半導體基底上,其中該導電特徵部件具有一線寬;一介電層,位於該導電特徵部件及該半導體基底上;一通孔,位於該介電層內;一溝槽,位於該介電層內,其中該通孔自該溝槽的一底部延伸,且該溝槽的一溝槽寬度寬於該通孔的一通孔寬度且大致上等於該線寬,其中該通孔在該溝槽的該底部具有橢圓形的開口;以及至少一層導電材料,填入該通孔及該溝槽,且電性連接至該導電特徵部件。
  6. 如申請專利範圍第5項所述之半導體裝置結構,其中:該溝槽具有一第一側壁及與該第一側壁相對的一第二側壁;該第一側壁與該通孔橫向地間隔一第一距離;以及該第二側壁與該通孔橫向地間隔一第二距離,其中該第一距離大致上等於該第二距離,且該溝槽寬度介於7nm至20nm的範圍。
  7. 如申請專利範圍第5項所述之半導體裝置結構,其中:該介電層具有一上部及一下部; 該上部圍繞該溝槽;該下部圍繞該通孔;以及該上部與該下部之間沒有蝕刻停止層。
  8. 一種半導體裝置結構的製造方法,包括:提供一半導體基底,其中一導電特徵部件形成於該半導體基底上;在該半導體基底及該導電特徵部件上形成一介電層;在該介電層上形成一硬式罩幕層,其中該硬式罩幕層具有一溝槽開口,對準於該導電特徵部件;在該硬式罩幕層上形成一遮罩層,其中該遮罩層具有一通孔開口,其延伸橫跨該溝槽開口且露出該溝槽開口的一部分;透過該通孔開口與該溝槽開口之間的一重疊部分蝕刻該介電層,以在該介電層內形成一通孔;去除局部的該硬式罩幕層,以擴大該溝槽開口;透過擴大的該溝槽開口蝕刻該介電層,以在該介電層內形成一溝槽;以及在該通孔及該溝槽填入至少一層導電材料。
  9. 如申請專利範圍第8項所述之半導體裝置結構的製造方法,其中該導電特徵部件具有一線寬寬於該溝槽開口的一寬度,且該導電特徵部件的該線寬大致上等於擴大的該溝槽開口的一寬度。
  10. 如申請專利範圍第8項所述之半導體裝置結構的製造方法,其中等向性蝕刻該硬式罩幕層,以去除局部的該硬式 罩幕層,且其中該半導體裝置結構的製造方法更包括:在去除局部的該硬式罩幕層之前,在該通孔內形成一保護層;在去除局部的該硬式罩幕層之前回蝕刻該保護層,使得該保護層的一頂表面位於該硬式罩幕層的一表面下方;以及在形成該溝槽之後以及在填入該至少一層導電材料之前,去除該保護層。
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