CN114334809A - 内连线结构的制备方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000002184 metal Substances 0.000 claims abstract description 315
- 229910052751 metal Inorganic materials 0.000 claims abstract description 315
- 238000013041 optical simulation Methods 0.000 claims abstract description 32
- 238000013461 design Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000012937 correction Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供一种内连线结构的制备方法，包括：提供衬底，在所述衬底上形成第一金属层、第二金属层及连接所述第一金属层和所述第二金属层的金属通孔，其中，所述金属通孔的形成包括：根据所述第一金属层和所述第二金属层中金属导线的延伸方向及间距，对所述金属通孔进行光学仿真图形设计，以修正所述金属通孔。本发明根据第一金属层和第二金属层中金属导线的延伸方向及间距，通过光学仿真图形设计对金属通孔进行修正，借由光学仿真图形设计去收敛现有硬掩模层无法局限的方向，进而避免由于金属导线间距过小导致法人金属通孔两侧的金属导线短路。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种内连线结构的制备方法。
背景技术
半导体器件的制造必须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的工艺流程上会区分为两类主要的次工艺流程，分别为前段制程(Front End of Line，简称FEOL)和后段制程(Back End of Line，简称BEOL)。后段制程可包括金属层的形成，以及在晶圆上不同层的金属层间金属连线、通孔的形成等。其中，内连线结构是为了实现半导体芯片器件之间的电连接的重要结构，目前已发展出各种内连线结构以及形成工艺，例如铜互连结构。
在先进半导体制程当中，后段的制程为了增加电路绕线的密度，会尽可能的缩小金属绕线的最小宽距比(Pitch)，但因为电路绕线除了金属绕线之外还包括数目众多的通孔结构(Via)，以达到跳线相接的功能性要求，但在如此小的间距下加上当层金属与通孔结构的复杂状况下，便容易让通孔造成与两侧金属导线的短路。
发明内容
本发明的目的在于提供一种内连线结构的制备方法，对金属通孔进行修正，以避免由于金属导线间距过小导致金属通孔两侧的金属导线短路。
为实现上述目的，本发明提供一种内连线结构的制备方法，包括：提供衬底，在所述衬底上形成第一金属层、第二金属层及连接所述第一金属层和所述第二金属层的金属通孔，其中，所述金属通孔的形成包括：根据所述第一金属层和所述第二金属层中金属导线的延伸方向及间距，对所述金属通孔进行光学仿真图形设计，以修正所述金属通孔。
可选的，所述第一金属层为下层金属层，所述第二金属层为上层金属层，所述第一金属层的延伸方向和所述第二金属层的延伸方向垂直，且所述第一金属层和所述第二金属层均垂直于所述金属通孔。
可选的，第一金属层包括至少两条沿第一方向延伸的第一金属导线，相邻所述第一金属导线之间具有第一间距；所述第二金属层包括至少两条沿第二方向延伸的第二金属导线，相邻所述第二金属导线之间具有第二间距；其中，所述第一间距小于所述第二间距，所述光学仿真图形设计包括沿所述第二方向内缩所述金属通孔的尺寸；所述第一间距大于所述第二间距，所述光学仿真图形设计包括沿所述第一方向内缩所述金属通孔的尺寸。
可选的，所述第一间距小于或等于所述第二间距，所述光学仿真图形设计还包括沿所述第一方向拓展所述金属通孔的尺寸；所述第一间距大于所述第二间距，所述光学仿真图形设计还包括沿所述第二方向拓展所述金属通孔的尺寸。
可选的，修正后的所述金属通孔的横向截面呈椭圆形，且所述椭圆形的长轴沿所述第一金属层和所述第二金属层中金属导线的间距较小的延伸方向延伸。
可选的，所金属通孔的侧壁与所述第一金属层的夹角的范围为85°~90°。
可选的，所述金属通孔沿所述第一方向或所述第二方向内缩的尺寸为1nm~10nm。
可选的，所述第一金属层和所述第二金属层均为铜金属层。
可选的，所述第一金属层和所第二金属层之间还形成有金属间介电层，所述金属通孔贯穿所述金属间介电层。
可选的，所述金属通孔的形成过程包括：
根据光学仿真图形设计制定所述金属通孔的掩模版；
采用所述掩模版在所述金属间介电层上形成硬掩模层；
刻蚀所述金属间介电层形成贯穿所述金属间介电层的通孔；
在所述通孔内填充金属材料形成金属通孔。
综上，本发明提供一种内连线结构的制备方法，根据第一金属层和第二金属层中金属导线的延伸方向及间距，对连接所述第一金属层和所述第二金属层的金属通孔进行光学仿真图形设计，以修正所述金属通孔，借由光学仿真图形设计去收敛现有硬掩模层无法局限的方向，进而避免由于金属导线间距过小导致金属通孔两侧的金属导线短路。
附图说明
图1A为一内连线结构的示意图；
图1B为图1A经OPC修正后在硅片上形成的内连线结构的示意图；
图2A为本发明一实施例提供的内连线结构中金属通孔修正的示意图；
图2B为本发明另一实施例提供的内连线结构中金属通孔修正的示意图；
图2C为本发明一实施例提供的修正后的内连线结构的示意图；
图3为一修正后的内连线结构种金属通孔的电镜图。
其中，附图标记为：
M1-第一金属层；M2-第二金属层；V1-金属通孔
a1、a2-金属通孔的半径的内缩尺寸；b1、b2-金属通孔的半径的拓展尺寸；
D1-第一间距；D2-第二间距。
具体实施方式
以下结合附图和具体实施例对本发明的内连线结构的制备方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
随着半导体技术的快速发展，芯片特征尺寸不断缩小，半导体工艺中使用的光刻波长已经远大于关键特征尺寸(CD)，这使得衍射、干涉等导致的光学临近效应成为影响光刻工艺的关键因素。光学邻近效应修正(OPC) 是通过对掩模版图形进行修正，最大可能的解决光刻图形变形的问题, 典型地如光刻后线端缩短边缘的现象。另外, 随着线宽特征尺寸的不断缩小，曝光图形尤其是通孔结构的掩模版误差因子(Mask Error Effect，MEEF)也明显增大，相应地，掩模版图形尺寸的微小波动可能导致硅片上图形线宽的巨大波动。
图1A为一内连线结构的示意图，图1B为图1A经OPC修正后在硅片上形成的内连线结构的示意图。如图1A和图1B所示，第一金属层M1和第二金属层M2通过金属通孔V1进行连接，形成内连线结构。在后段的制程中，为了增加电路绕线的密度，会尽可能的缩小金属绕线的最小宽距比(Pitch)，如图1 A所示，第一金属层M1中相邻的两条金属导线之间的间距较小，刻蚀形成的金属通孔V1容易导致其两侧的金属导线短路。在金属通孔V1刻蚀前，常规的光学邻近效应修正(OPC) 一般是在最佳光刻条件和设定焦深能量范围内，对光刻过程中通孔的线宽变化，边缘放置误差，图形断裂，图形桥接等光刻图形变形的问题的修正，针对金属导线间距较小导致的短路问题并没有很好的解决。如图1B所示，针对图1A所示目标内连线结构，进行常规的OPC修正后，依然存在金属通孔导致其两侧的金属导线短路的风险。
为解决上述问题，本实施例提供一种内连线结构的制备方法，根据第一金属层和第二金属层中金属导线的延伸方向及间距，对连接所述第一金属层和所述第二金属层的金属通孔进行光学仿真图形设计，以修正所述金属通孔，可藉由光学仿真图形设计去收敛硬掩层无法局限的方向，进而避免由于金属导线间距过小导致金属通孔两侧的金属导线短路。
本实施例提供一种内连线结构的制备方法，包括：提供衬底，在所述衬底上形成第一金属层、第二金属层及连接所述第一金属层和所述第二金属层的金属通孔；其中，所述金属通孔的形成包括：根据所述第一金属层和所述第二金属层中金属导线的延伸方向及间距，对所述金属通孔进行光学仿真图形设计，以修正所述金属通孔。
如图2A所示，所述第一金属层M1为下层金属层，所述第二金属层M2为上层金属层，所述第一金属层M1的延伸方向和所述第二金属层M2的延伸方向垂直，且所述第一金属层M1和所述第二金属层M2均垂直于所述金属通孔V1。其中，所述第一金属层M1包括至少两条沿第一方向（例如为X方向）延伸的第一金属导线，相邻所述第一金属导线M1之间具有第一间距D1；所述第二金属层M2包括至少两条沿第二方向（例如为Y方向）延伸的第二金属导线，相邻所述第二金属导线M2之间具有第二间距D2。当所述第一间距D1小于所述第二间距D2时，所述光学仿真图形设计包括沿所述第二方向内缩所述金属通孔的尺寸，如图2A所示，所述金属通孔V1的尺寸沿第二方向（Y方向）内缩a1，即金属通孔向金属导线间距小的金属层的延伸方向的垂直方向内缩。在本发明其他实例中，当下层金属层中相邻金属导线之间的间距大于上层金属层中相邻金属导线之间的间距时，所述光学仿真图形设计包括沿所述第一方向（Y方向）内缩所述金属通孔V1的尺寸；当下层金属层中相邻金属导线之间的间距和上层金属层中相邻金属导线之间的间距相等时，形成金属通孔V1存在金属导线短路的情况下，可以采用光学仿真图形设计选择性修正金属通孔V1的尺寸，由于刻蚀形成的金属通孔V1一般呈梯形，优选修正所述金属通孔V1在上层金属层延伸方向（第二方向）的尺寸。
进一步的，在本发明一些实施例中，所述金属通孔V1在第一方向或第二方向的尺寸进行相应内缩之后，所述光学仿真图形设计还包括沿第二方向或第一方向拓展所述金属通孔V1的尺寸。如图2B 所示，当所述第一金属层M1中相邻金属导线之间的第一间距D1小于所述第二金属层M2中相邻金属导线之间第二间距D2时，所述金属通孔V1的尺寸沿第二方向（Y方向）内缩a1之后，所述金属通孔V1的尺寸沿第一方向（X方向）拓展b1。相应的，在本发明其他实施例中，当所述第一金属层M1中相邻金属导线之间的第一间距D1大于所述第二金属层M2中相邻金属导线之间第二间距D2时，在所述金属通孔V1的尺寸沿第一方向（X方向）内缩a1之后，所述金属通孔V1的尺寸还沿第二方向（Y方向）拓展b1。
当相邻第一金属层M1之间的第一间距D1过小，刻蚀形成金属通孔V1容易导致金属通孔V1两侧的第一金属层M1的金属导线短路时，通过光学仿真图形设计所述金属通孔V1的尺寸沿第二方向（Y方向）内缩a1，然后所述金属通孔V1的尺寸沿第一方向（X方向）内缩b1，如此可以避免金属通孔V1的尺寸沿第二方向内缩a1后光刻图形尺寸面积过小而产生的光刻曝光景深问题或干法蚀刻维负载效应产生的通孔断路问题。
图2C为修正后内连线结构的示意图。如图2C 所示，修正后的金属通孔V1的横向截面呈椭圆形，且所述椭圆形的长轴沿所述第一金属层M1和所述第二金属层M2中金属导线的间距较小的延伸方向延伸，具体的，第一金属层M1中第一金属导线之间的第一间距D1小于第二金属层M2中第二金属导线之间的第二间距D2，修正后的金属通孔V1的截面呈椭圆形，所述椭圆形的长轴沿第一金属层M1（X方向）的延伸方向延伸，避免由于金属导线间距过小导致的金属通孔两侧的金属导线短路。
本实施例中，所述金属通孔V1的尺寸沿第一方向或沿第二方向内缩a1的范围为1nm~10nm，例如a1为2nm、4nm或6nm；所述金属通孔V1的尺寸沿第一方向或第二方向拓展b1的范围为1nm~8nm，例如b1为1 nm、3nm或5nm。相邻金属通孔V1之间的距离大于第一金属层M1中第一金属导线之间的第一间距D1，进一步的，如图2C所示，相邻第二金属导线上布置的金属通孔V1之间的距离均大于第二金属层M2中第二金属导线之间的第一间距D2，相邻第二金属导线上布置的金属通孔V1之间的距离均大于第一金属层M1中第一金属导线之间的第一间距D1。优选的，位于同一层的金属通孔V1的尺寸在同一方向内缩或拓展的尺寸相同，即a1= a2， b1= b2。在其他一些实施例中，位于同一层的金属通孔V1半径在同一方向内缩或拓展的尺寸也可以根据实际电路结构进行相应调整，在此不作具体限定。
需要所说明的是，这里金属通孔V1的尺寸沿第一方向或沿第二方向内缩或拓展是指以原有金属通孔的中心为原点沿第一方向或沿第二方向径向压缩或拉伸，且本实施例中沿第一方向或沿第二方向径向压缩或拉伸均为双向对称性压缩或拉伸。在本发明其他实施例中金属通孔V1的尺寸沿第一方向或沿第二方向内缩或拓展也可以是单向压缩或拉伸。
本实施例中，所述第一金属层M1和所第二金属层M2之间还形成有金属间介电层，所述金属通孔V1贯穿所述金属间介电层。所述第一金属层和所述第二金属层例如均为铜（Cu）金属层，所述金属间介电层的材料可以包含低介电常数(k值小于5)材料或超低介电常数(k值小于3)材料。例如，所述金属间介电层可以为二氧化硅、掺杂氟二氧化硅、多孔结构介电层等。所述金属通孔V1内填充有接触金属，所述接触金属包括铜（Cu）或钨（W）。
本实施例提供的内连线结构的制备方法中，所述金属通孔的形成过程包括：根据光学仿真图形设计制定所述金属通孔的掩模版，采用所述掩模版在所述金属间介电层上形成硬掩模层，刻蚀所述金属间介电层形成贯穿所述金属间介电层的通孔，及在所述通孔内填充金属材料形成金属通孔。
具体的，首先，在一衬底上依次形成第一金属层和金属间介电层；接着根据要制备内连线结构中不同金属层中金属导线的间距，对连接不同金属层的金属通孔的尺寸进行光学仿真图形设计；然后根据光学仿真图形设计制定所述金属通孔的掩模版，采用所述掩模版在所述金属间介电层上形成带有金属通孔图案的硬掩模层；接着根据所述硬掩模层刻蚀所述金属间介电层，形成贯穿所述金属间介电层的通孔，并在所述通孔内填充金属材料形成金属通孔；形成金属通孔后在所述金属间介电层和金属通孔上形成上层金属层。
现有技术中，刻蚀形成金属通孔时，金属间介电层上的硬掩模层并不能很好地局限金属通孔的刻蚀方向，如图1B 所示，本实施例，通过光学仿真图形设计，制定所述金属通孔的掩模版，去收敛现有硬掩膜层无法局限的方向，进而对金属通孔修正，避免由于金属导线间距过小导致金属通孔两侧的金属导线短路。图3为采用上述方法形成的金属通孔的结构示意图。如图3所示，金属通孔的顶部呈圆头状，几乎无损失，金属通孔的侧壁与第一金属层M1的夹角θ的范围为90°~85°，接近垂直角度。可见，采用本实施例提供中的内连线结构的制备方法，金属通孔的连接性能良好，且不会因为金属导线间距过小导致金属通孔两侧金属导线短路，内连线结构的性能良好。
需要说明的是，本实施例中的光学仿真图形设计可以代替现有的光学邻近效应修正(OPC)，也可以在现有的光学邻近效应修正(OPC)基础上对金属通孔进行修正，以达到更好的刻蚀效果。
综上所述，本发明提供一种内连线结构的制备方法，根据第一金属层和第二金属层中金属导线的延伸方向及间距，对连接所述第一金属层和所述第二金属层的金属通孔进行光学仿真图形设计，以修正所述金属通孔，借由光学仿真图形设计去收敛现有硬掩膜层无法局限的方向，进而避免由于金属导线间距过小导致金属通孔两侧的金属导线短路。
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种内连线结构的制备方法，其特征在于，包括：
提供衬底，在所述衬底上形成第一金属层、第二金属层及连接所述第一金属层和所述第二金属层的金属通孔，其中，所述金属通孔的形成包括：根据所述第一金属层和所述第二金属层中金属导线的延伸方向及间距，对所述金属通孔进行光学仿真图形设计，以修正所述金属通孔。
2.根据权利要求1所述的内连线结构的制备方法，其特征在于，所述第一金属层为下层金属层，所述第二金属层为上层金属层，所述第一金属层的延伸方向和所述第二金属层的延伸方向垂直，且所述第一金属层和所述第二金属层均垂直于所述金属通孔。
3.根据权利要求2所述的内连线结构的制备方法，其特征在于，所述第一金属层包括至少两条沿第一方向延伸的第一金属导线，相邻所述第一金属导线之间具有第一间距；所述第二金属层包括至少两条沿第二方向延伸的第二金属导线，相邻所述第二金属导线之间具有第二间距；其中，所述第一间距小于所述第二间距，所述光学仿真图形设计包括沿所述第二方向内缩所述金属通孔的尺寸；所述第一间距大于所述第二间距，所述光学仿真图形设计包括沿所述第一方向内缩所述金属通孔的尺寸。
4.根据权利要求3所述的内连线结构的制备方法，其特征在于，所述第一间距小于或等于所述第二间距，所述光学仿真图形设计还包括沿所述第一方向拓展所述金属通孔的尺寸；所述第一间距大于所述第二间距，所述光学仿真图形设计还包括沿所述第二方向拓展所述金属通孔的尺寸。
5.根据权利要求4所述的内连线结构的制备方法，其特征在于，修正后的所述金属通孔的横向截面呈椭圆形，且所述椭圆形的长轴沿所述第一金属层和所述第二金属层中金属导线的间距较小的延伸方向延伸。
6.根据权利要求5所述的内连线结构的制备方法，其特征在于，所述金属通孔的侧壁与所述第一金属层的夹角的范围为85°~90°。
7.根据权利要求5所述的内连线结构的制备方法，其特征在于，所述金属通孔沿所述第一方向或所述第二方向内缩的尺寸为1nm~10nm。
8.根据权利要求1所述的内连线结构的制备方法，其特征在于，所述第一金属层和所述第二金属层均为铜金属层。
9.根据权利要求1所述的内连线结构的制备方法，其特征在于，所述第一金属层和所第二金属层之间还形成有金属间介电层，所述金属通孔贯穿所述金属间介电层。
10.根据权利要求9所述的内连线结构的制备方法，其特征在于，所述金属通孔的形成过程包括：
根据光学仿真图形设计制定所述金属通孔的掩模版；
采用所述掩模版在所述金属间介电层上形成硬掩模层；
刻蚀所述金属间介电层形成贯穿所述金属间介电层的通孔；
在所述通孔内填充金属材料形成金属通孔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210229005.6A CN114334809A (zh) | 2022-03-10 | 2022-03-10 | 内连线结构的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210229005.6A CN114334809A (zh) | 2022-03-10 | 2022-03-10 | 内连线结构的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114334809A true CN114334809A (zh) | 2022-04-12 |
Family
ID=81034024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210229005.6A Pending CN114334809A (zh) | 2022-03-10 | 2022-03-10 | 内连线结构的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114334809A (zh) |
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2022
- 2022-03-10 CN CN202210229005.6A patent/CN114334809A/zh active Pending
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