TWI566337B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI566337B
TWI566337B TW104103971A TW104103971A TWI566337B TW I566337 B TWI566337 B TW I566337B TW 104103971 A TW104103971 A TW 104103971A TW 104103971 A TW104103971 A TW 104103971A TW I566337 B TWI566337 B TW I566337B
Authority
TW
Taiwan
Prior art keywords
region
trench
layer
array
semiconductor device
Prior art date
Application number
TW104103971A
Other languages
English (en)
Other versions
TW201624626A (zh
Inventor
楊金成
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201624626A publication Critical patent/TW201624626A/zh
Application granted granted Critical
Publication of TWI566337B publication Critical patent/TWI566337B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件，且包括用於改善半導體元件(例如是三維記憶體結構)之製造的方法及結構。
反及(NAND)快閃記憶體為一非揮發性記憶體且被廣泛地應用於包括行動電話、數位相機以及固態硬碟(solid-state hard drives)中。反及快閃記憶體之高儲存密度，尤其和反或(NOR)快閃記憶體相比，具有相當大的市場滲透率。這樣的儲存密度係部分透過使用串聯記憶胞串列於一接地線(ground line)與位元線之間而達成，可降低需要的金屬接點(metal contacts)數量。這些串列由於其與反及閘極的相似性而一般被稱為「反及串列」。一反及串列中的每一記憶胞可藉由記憶胞與其他的反及串列相鄰之記憶胞分享的字元線取得位址。在過去，反及快閃記憶體已由一二維(平面)陣列實現，此二維平面係由字元線與位元線所定義，字元線與位元線彼此垂直交叉，記憶胞係形成於交叉點。
反及串列佈局已更進一步發展，以達到具有更大的儲存密度。這樣的努力已導致三維反及快閃記憶體的發展，其中 記憶胞係互相垂直堆疊於頂部。
近日之發展包括使用應用於電荷捕捉記憶體技術(charge trapping memory technique)之薄膜電晶體(TFT)技術以及應用於反熔絲記憶體(anti-fuse memory)之交叉點陣列技術(cross-point array technique)。關於後者，多層的字元線及位元線於其各自的交叉點係提供有記憶元件。發展亦包括使用電荷捕捉記憶體技術形成垂直反及記憶胞，其中具有操作類似於反及之垂直通道的一多閘極場效電晶體結構(multi-gate field effect transistor structure)係利用矽-氧-氮-氧-矽(SONOS，以下以SONOS稱之)電荷捕捉技術，以製造於各個閘極/垂直通道介面的儲存位點(storage site)。關於後者，近日之發展已藉由形成經絕緣材料所分開的導電材料條堆疊以及於堆疊之導電材料之間的介面區中提供記憶元件，改善三維半導體元件之尺寸及製造成本。
第1圖繪示一三維反及快閃陣列結構的示意圖。此圖顯示部分垂直閘極(Vertical Gate,VG)元件作為一範例，包括配置為三維方式的串列選擇線(string select line)(SSLn)10、總體位元線(global select line,GSL)11、通道12、源極線(SL)17、源極線(SSLn)18、源極接點(source contact)20、金屬線21、位元線31、32、33、及位元線接點(bit line contact)41、42、43。串列選擇線10及總體位元線11可包括位於多插塞(poly plugs)頂部上之附加的矽化物層，以減少整體的電阻。
在製造半導體元件的當中，完成元件之形成時，不同的結構可能被放置於彼此鄰近處。例如，三維記憶體結構可包括周圍電路(periphery circuit)及陣列電路(array circuit)。形成這些不同的結構之所需的不同條件可能對其他結構導致不利的影響。三維記憶陣列結構之位於或大約於陣列及周圍邊界之處可包括一大的臺階高度差。為了補償此大的臺階高度差，需要採取複雜的平坦化製程，並需要進行一些更多的額外步驟，而這些製程及步驟於本揭露中係被認為是耗時及耗費成本的。
因此，目前需要提供一改善的製造流程，以進一步減少步驟的數量。
本揭露係半導體元件及用於製造半導體元件之方法。在一實施例中，製造半導體元件之方法包括提供一基板。方法更包括於基板上形成具有第一高度的陣列區、具有大於第一高度之第二高度的周圍區、及分隔陣列區與周圍區的邊界區。方法更包括形成複數個交替的絕緣及導電層於陣列區及邊界區的至少一部分之上。方法更包括於邊界區之至少一部分中通過複數個交替的絕緣及導電層形成溝槽，溝槽具有傾斜側壁。
在另一示範實施例中，半導體元件包括一基板及形成於基板上的一陣列區，陣列區具有第一高度。半導體元件更包括形成於基板上的一周圍區，周圍區具有大於第一高度之第二高度。半導體元件更包括一邊界區，此邊界區分隔陣列區與周圍區。半導體元件更包括複數個交替的絕緣及導電層於陣列區及邊 界區的至少一部分之上。半導體元件更包括於邊界區之至少一部分中通過複數個交替的絕緣及導電層所形成的溝槽，溝槽具有傾斜側壁。
本發明之多個特色、方面及實施例係配合所附圖式進行詳細說明。
伴隨著包含於本申請之主體中的示範性圖式，這些示範性圖式及實施例係藉由本申請所請之任何一個申請專利範圍所列舉出之主題提供一書面的詳細說明。這些示範性圖式不應用以限制本申請中所最終提申的任何的申請專利範圍。
再者，雖然為了方便起見，類似的元件符號可用以表示類似的結構，可以理解的是，各種示範實施例可被視為不同的變化。
10‧‧‧串列選擇線
11‧‧‧總體位元線
12‧‧‧通道
14‧‧‧陣列區
16‧‧‧周圍區
17、18‧‧‧源極線
20‧‧‧源極接點
21‧‧‧金屬線
31、32、33‧‧‧位元線
41、42、43‧‧‧位元線接點
100‧‧‧基板
102‧‧‧淺溝槽隔離
104‧‧‧絕緣層
104a‧‧‧第一絕緣層
106‧‧‧導電層
108、118、128‧‧‧溝槽
108a‧‧‧側壁
110‧‧‧襯墊氮化物層
110a‧‧‧襯墊氮化物
112‧‧‧高密度電漿氧化物
114‧‧‧多插塞
120‧‧‧光阻圖案
122b‧‧‧光阻
124b、124c、124d‧‧‧光阻邊界
130、132、134‧‧‧凹部
202a、ADT‧‧‧陣列深溝槽
A、B、C、D、E‧‧‧邊界
d、d1、d2‧‧‧間隙
h‧‧‧高度
OP1‧‧‧氧化物層/多晶矽層堆疊
α、β‧‧‧角度
第1圖繪示一三維反及快閃陣列(3D NAND flash array)的示意圖。
第2圖繪示在陣列區中的矽基板被蝕刻移除之後之示範性半導體元件的剖面圖。
第3圖繪示在交替的絕緣/導電堆疊形成於整個基板表面中之後之示範性半導體元件的剖面圖。
第4圖繪示在陣列區中進行溝槽蝕刻之後之示範性半導體元件的剖面圖。
第5圖繪示在平坦化結構形成於陣列區之溝槽中之後之示範性半導體元件的剖面圖。
第6圖繪示在溝槽之外之氮化物線層被移除之後之示範性半導體元件的剖面圖。
第7圖繪示在多插塞形成於陣列區中之後之示範性半導體元件的剖面圖。
第8圖繪示在溝槽形成於陣列區中之後之另一示範性半導體元件的剖面圖。
第9圖繪示在平坦化製程完成之後之另一示範性半導體元件的剖面圖。
第10圖繪示關於可能影響半導體元件之製造過程的因子的示範實驗數據以及在不同的陣列深溝槽與氧化物/多晶矽層堆疊間之偏差(ADT-OP1 bias)下的剖面輪廓。
第11A至11D圖繪示製造一半導體元件之示範實施例的剖面圖。
第12圖繪示在製造一半導體元件期間之形成光阻層的示範實施例。
第13A至13D圖繪示製造一半導體元件之示範實施例的剖面圖。
現在將參照所附圖式說明示範實施例，圖式係形成本揭露之一部分且繪示可能實行的示範實施例。本揭露及所附之申請專利範圍中所使用之用語「示範實施例」、「示範性實施例」、 及「本發明之實施例」並不需要意指單一實施例(雖然有可能)，且各種的示範實施例可在不脫離示範實施例之範疇或精神之下易於進行結合和/或交換。再者，本揭露及所附之申請專利範圍所使用之術語僅是用於描述示範實施例之目的，並非用於限定。在此方面，如本揭露及所附之申請專利範圍所使用之用語「之中」可包括「之內」及「之上」，且用語「一」、「該」可包括單數及複數形式。再者，如本揭露及所附之申請專利範圍所使用之用語「藉由」可亦意指「由」，視上下文而定。再者，如本揭露及所附之申請專利範圍所使用之用語「若」可亦意指「當」或「於」，視上下文而定。再者，如本揭露及所附之申請專利範圍所使用之字彙「和/或」可意指並包含一個或多個相關所列之項目的任一及所有可能的結合。
本揭露一般係有關於多層半導體結構，且更特別係有關於形成三維垂直閘極反及元件之高品質多層堆疊。
第2圖繪示位於基板100上之三維垂直閘極半導體元件之一示範實施例。半導體元件可包括一陣列區14及一周圍區16。為了在陣列區14中製造三維記憶體元件，一實質的臺階高度h可形成於陣列區14與周圍區16之間的半導體基板100之中。在一示範實施例中，臺階高度h可在0.8至1.6微米(μm)的範圍之中。
隔離結構(例如是繪示於第2圖中的淺溝槽隔離(STI)102)是形成於周圍區16之中，此外位於陣列區中之基板的 部分202a係被蝕刻移除。陣列深溝槽(array deep trench,ADT)202a之蝕刻後檢視(after etch inspection,AEI)的輪廓角度α將取決於陣列深溝槽光阻輪廓及蝕刻配方。如第3圖所繪示，交替的絕緣層104及導電層106可形成為基板100之上的一堆疊。在一實施例中，第一絕緣層104a可能較其他絕緣層更厚，例如是在1500至3000埃(Angstrom)的範圍之中。絕緣層104的材料可以是氧化物且藉由低壓化學氣相沉積製程(LPCVD process)所形成，而導電層106可以是n型多晶矽或p型多晶矽。在示範實施例中，總數為8個的交替的導電層106及絕緣層104可形成為總厚度約11000埃。應理解的是，本揭露之形成於堆疊中之交替的導電層106及絕緣層104之數量於示範實施例中可以是大於8個或小於8個。再者，於本揭露中可理解，各個層之厚度及其他製程之變化可實質上與上述內容及本揭露有所相同或有所改變。
如第4圖中所繪示，圖案化製程可在陣列/周圍的邊界區中進行，以形成溝槽108。在示範實施例中，如圖所示，3微米之間隙分隔溝槽108之邊緣。由於溝槽108是形成為類碗型(bowl-like shape)(亦即是溝槽108之頂部的周圍較寬)，側壁108a可包括一錐形斜面。就此點而言，交替的絕緣層104及導電層106的保留部分可包括一錐形側。
圖案化製程可包括各向異性蝕刻(anisotropic etching)。錐形斜面側壁108a之蝕刻後檢視之輪廓的角度β及α將取決於定義氧化物層/多晶矽層堆疊(OP1)矩形時的光阻輪廓及 蝕刻配方，以及定義陣列深溝槽(array deep trench,ADT)矩形時的光阻輪廓及蝕刻配方。其中陣列深溝槽(ADT)矩形與氧化物層/多晶矽層堆疊(OP1)矩形的距離大小(ADT-OP1 bias，第10圖中d的大小)，亦為影響輪廓的角度β及α之深度的關鍵。本發明中可理解到可能影響此距離大小(ADT-OP1 bias,d)的一些製程因子，包括定義ADT及OP1圖型的光罩圖形尺寸，兩圖案的重疊位移(overlay shift,OVL shift)及各別曝光能量。第10圖提供範圍在不同的ADT-OP1 bias(d)下的剖面圖案(溝槽108之邊緣的間隙，即為ADT-OP1 bias(d))。
如第5圖中所繪示，首先，可形成一襯墊氮化物層110。此後，可進行一沉積及平面化製程，以形成高密度電漿氧化物結構(HDP oxide structure)112。
如第6圖中所繪示，溝槽外之襯墊氮化物層110的部分可被移除，留下一部分110a之襯墊氮化物110a。襯墊氮化物層110可藉由將半導體基板100暴露於磷酸(H3PO4)被移除。磷酸將移除周圍區16及陣列區14中之暴露的氮化物。
如第7圖中所繪示，多插塞114可形成於陣列區14中。在進行上述動作時，可形成包括如第7圖所示之淺溝槽隔離102、絕緣層/導電層104/106堆疊、碗形的襯墊氮化物(例如是氮化矽)/高密度電漿氧化物110a/112之隔離、及多插塞114。
本揭露中應理解的是，示範實施例中分隔溝槽108之邊緣的間隙可以小於3微米。例如，如第8圖所示，在溝槽蝕 刻之後，若此間隙是約0.8至1.5微米之間，溝槽118可能不會通過底部完全敞開，如圖所示。就此點而言，襯墊氮化物層110可以被形成，接續可藉由高密度電漿氧化物112沉積及進行平坦化步驟，以獲得如第9圖所示之平坦表面。
此後，可進行附加的製程，以形成三維垂直閘極反及元件，例如是第1圖所示之元件。此處應理解的是，上述製造步驟所形成之三維垂直閘極反及元件僅為可藉由本發明所製造的一示範元件，且其他非三維垂直閘極反及元件的半導體元件亦被仔細考慮於示範實施例中。
上述製程中所製造的三維記憶體陣列結構於陣列與周圍邊界之間可包括一大的臺階高度差。為了補償此大的臺階高度差，可能需要耗時且耗費成本之複雜的平坦化製程，包括一些額外的步驟。
一改善的製造過程的示範實施例可使得步驟的數量有所減少。然而，如圖所示，上述實施例是導向於陣列/周圍邊界及陣列區中的隔離結構之間形成一大的間隙，氧化物層/多晶矽層堆疊(OP1)的光罩可能是位於陣列/周圍邊界上的圖案。請參照第11A至11D圖所繪示之光阻邊界之不同的位置A、B、C、及D。如第11A(1)圖所示，間隙可形成於光阻122a之陣列/周圍邊界及層(絕緣層、導電層、第一絕緣層)104、106、104a之間。第11A(2)圖繪示進行蝕刻步驟中間的結果，以移除部份的絕緣/多晶矽層，於基板100上產生一平坦表面。同時，由於蝕刻步驟之側向蝕刻， 光阻邊界124a可具有錐形斜面。在周圍區中多餘的絕緣及多晶矽層已受到移除之後(如第11A(3)及11A(4)圖中所繪示)，蝕刻步驟可能亦移除陣列的一些部分，並形成溝槽128，如此可能進一步需要如上述實施例中所進行的絕緣填充及平坦化。
現在請參閱第11B(1)圖，光阻122b可被形成為光阻122b之陣列/周圍邊界及層(絕緣層、導電層、與第一絕緣層)104、106、與104a之間不具有間隙。在進行蝕刻步驟以移除多餘的絕緣/多晶矽層之後(第11B(2)及11B(3)圖)，光阻邊界124b可具有錐形斜面及一平的(平坦)表面，如第11B(3)圖所示。由於光阻邊界124b因側向蝕刻再次具有錐形斜面，一部分的光阻頂面係再次被蝕刻移除。當移除此光阻，如第11B(4)圖中所示，僅保留具有平坦區域之一小凹部130。因此，可能不需要進一步進行上述第11A圖之實施例的絕緣填充與平坦化。
第11C圖繪示光阻可形成於邊界C之另一實施例。在進行蝕刻步驟以移除多餘的絕緣/多晶矽層之後(第11C(2)及11C(3)圖)，光阻邊界124c可具有錐形斜面。當移除光阻，如第11C(4)圖中所示，僅可形成不具平坦區域之一小凹部132。因此，可能不需要進一步進行上述第11A圖之實施例的絕緣填充與平坦化。
第11D圖繪示光阻可形成於邊界D之另一實施例。在進行蝕刻步驟以移除多餘的絕緣/多晶矽層之後(第11D(2)及11D(3)圖)，光阻邊界124d可具有錐形斜面。當移除光阻，如第 11D(4)圖中所示，僅可形成一小平坦表面的凹部134。因此，可能不需要進一步進行上述第11A圖之實施例的絕緣填充與平坦化。
在示範實施例中，光阻可形成於B及D所指之邊界之間，如第12圖中所繪示。就此點而言，於示範實施例中，邊界B及D之間的距離可以是約260奈米(nm)，邊界B及C之間的距離可以是約200奈米，邊界C及D之間的距離可以是約60奈米。
現在請參閱第13A圖，一大的間隙d1可形成於陣列/周圍邊界及層(絕緣層、導電層、與第一絕緣層)104、106與104a之間，其中光阻圖案120僅覆蓋陣列區14。在圖案化陣列區14之後，可形成具有錐形側壁108a之一深溝槽108。淺溝槽隔離102可形成於周圍區的矽基板100中。此後，絕緣層/導電層104/106堆疊可形成於基板100表面之上。接著，圖案化製程可以在陣列/周圍邊界區中進行，以移除周圍區16中多餘的絕緣層/導電層104/106堆疊，得到2個區域之間的平坦基板表面。此後，可進行圖案化製程，以移除多餘的絕緣/導電層，於基板100上產生平坦表面。另一方面，第13B、13C、及13D圖繪示小凹部130、132、及134的形成。於本揭露中可理解的是，繪示於第11B至11D圖中可分別經由邊界B、C、及D所形成的此種小凹部130、132、及134係小於溝槽108。因此，可能不需要進一步進行上述第13A圖之實施例的絕緣填充與平坦化。
此後，多插塞114可形成於陣列區，且可依需求進行其他平坦化步驟，以達成一平坦表面。
本揭露中應理解的是，可進行上述及本揭露之外或對上述及本揭露中有所置換的其他動作，包括形成具有更加垂直輪廓(亦即角度α更大)的溝槽108及/或凹部130、132及134之側壁。
陣列可以實行於一積體電路中。積體電路亦可包括一控制器，控制器可連接於字元線、串列選擇線、位元線、及其他關於陣列的線。透過這些連接並藉由使用感測電路，控制器可協調包括讀取、寫入、與程式化操作之陣列操作。控制器可實行為一通用處理機(general purpose processor)，執行一電腦程式以進行陣列操作。電腦程式可藉由處理器以非臨時記憶存取的方式儲存。在其他實施例中，控制器可透過本領域所知的特殊用途應用電路(special purpose application circuitry)或由記憶體陣列提供單晶片系統功能的混合模組來執行。在其他實施例中，控制器可透過特殊用途邏輯電路與通用處理器之混合來執行。此外，控制器可執行或利用一有限狀態機器以進行陣列操作。
應理解的是，本文所描述之原則可應用於示範性實施例中所述的反及快閃記憶體元件的情況之外，包括反或快閃記憶體元件、一次性可程式化(one-time programmable,OTP)記憶體元件、其他反熔絲基的記憶體元件(anti-fuse-based memory device)、浮動閘極記憶體元件、電荷捕捉記憶體元件、非揮發性 記憶體元件、嵌入式記憶體元件、及/或其他記憶體元件、或甚至是金氧半導體元件(MOS device)。
當關於揭露之原則的各種實施例已描述於上文中，應理解的是這些實施例僅以範例之方式表示，並非作為限制。因此，本發明之廣度及範圍不應藉由任何一個上述之示範性實施例所限制，然僅應參照本揭露所請之申請專利範圍及其均等物所定義。再者，上述優點及特徵係提供於所述之實施例中，然不應將本申請之申請專利範圍的應用限制於達成任何一者或所有的上述優點之製程及結構。
例如，如本揭露所示，「形成」一層、複數個層、複數個交替的層、多層、堆疊、及/或結構可包括產生層、多層、堆疊、及/或結構的任何一種方法，包括沉積法及類似方法。「多層」可以是一個層、結構、及/或包括複數個內層及/或複數個層、多層、結構的堆疊、及/或堆疊於或形成於另一者上或之上的堆疊。內部結構可包括半導體的任何的內部結構，包括電荷儲存結構(例如是包括一穿隧介電層、一捕捉層、及一阻擋氧化物層的SONOS、帶隙工程-矽-氧-氮-氧-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon,BE-SONOS)結構)。
雖然一個或多個層、多層、及/或結構可於本揭露中被描述為「矽」、「多晶矽」、「導電」、「氧化物」、及/或「絕緣」層、多層、及/或結構，應理解的是，這些示範實施例可應用於其他材料及/或組成的層、多層、及/或結構。再者，於示範實施例 中，這些結構可以是晶型結構及/或非晶型結構的形式。
再者，一個或多個層、多層、及/或結構的「圖案化」可包括於一個或多個層、多層、及/或結構上產生所欲的圖案的任何方法，這些方法包括藉由施加具有預成形圖案(pre-formed pattern)的光阻遮罩(未顯示)、以及根據光阻遮罩上之預成形圖案蝕刻這些層、多層、及/或結構以進行光蝕刻製程。
於本揭露中應理解的是，所述的這些原則可應用於示範性實施例中所述的反及型元件之外的情況，包括反或型元件、其他記憶體儲存元件、浮動閘極記憶體元件、電荷捕捉記憶體元件、非揮發性記憶體元件、及/或內嵌式記憶體元件。
本揭露中所使用的各種用語於本技術領域中具有特殊的意義。一特定之用語是否應理解為「領域中之術語」是取決於此用語所使用的語境而定。「連接於」、「傳遞於」、「關於」或其他類似用語一般應廣義理解為包括參考元件之間直接傳遞與連接、或參考元件之間透過一個或多個中間物傳遞與連接的兩個情形。這些及其他用語是按照本發明中所使用的語境來解釋，也因此本領域中具有通常知識者能理解在所揭露的語境中的這些用語。上述定義並非排除可能基於所揭露之語境所賦予這些用語的其他意義。
表示比較、量測、及時間的用詞，例如是「當時」、「均等」、「於...期間」、「完全」、及類似用語，應理解為意指「實質上於當時」、「實質上均等」、「實質上於...期間」、「實質上完全」 等等，其中「實質上」表示這些比較、量測、及時間為可達成隱含狀態或明顯狀態之期望的結果。
100‧‧‧基板
102‧‧‧淺溝槽隔離
104‧‧‧絕緣層
104a‧‧‧第一絕緣層
106‧‧‧導電層
122b‧‧‧光阻
124b‧‧‧光阻邊界
130‧‧‧凹部
B‧‧‧邊界
d2‧‧‧間隙

Claims (15)

  1. 一種製造半導體元件的方法，該方法包括：提供一基板，該基板包括一陣列區、一周圍區、及一邊界區，該陣列區具有一第一高度，該周圍區具有大於該第一高度的一第二高度，該邊界區分隔該陣列區與該周圍區；形成複數個交替的絕緣層及導電層於該基板上；以及形成一溝槽，該溝槽係於該邊界區之至少一部分中通過該些交替的絕緣層及導電層，該溝槽具有複數個傾斜側壁。
  2. 如申請專利範圍第1項所述之方法，其中該邊界區包括連接該陣列區之一表面與該周圍區之一表面的一陡峭臺階，且該些交替的絕緣層及導電層係形成於該陡峭臺階之側壁的至少一部分之上。
  3. 如申請專利範圍第2項所述之方法，其中通過該些交替的絕緣層及導電層的該溝槽係藉由放置一光阻於該陣列區及該邊界區之至少一部分之上所形成。
  4. 如申請專利範圍第3項所述之方法，其中該光阻之一邊緣以及形成於該陡峭臺階之側壁上的該些交替的絕緣層及導電層之一外表面之間係形成小於約3微米的一間隙。
  5. 如申請專利範圍第3項所述之方法，其中該光阻之一邊緣以及形成於該陡峭臺階之側壁上的該些交替的絕緣層及導電層之一外表面之間係形成約120奈米至380奈米的一間隙。
  6. 如申請專利範圍第1項所述之方法，更包括形成一介電層於該溝槽之至少一部分之上，其中形成該介電層於該溝槽之至少一部分之上的步驟包括形成該介電層於該溝槽之該些傾斜側壁的至少一部分之上。
  7. 如申請專利範圍第6項所述之方法，其中該介電層包括氮氧化物層。
  8. 如申請專利範圍第6項所述之方法，更包括以一第二介電材料填充該溝槽。
  9. 一種半導體元件，包括：一基板，該基板包括一陣列區、一周圍區、及一邊界區，該陣列區具有一第一高度，該周圍區具有大於該第一高度的一第二高度，該邊界區分隔該陣列區與該周圍區；複數個交替的絕緣層及導電層，形成於該基板之上；以及一溝槽，於該邊界區之至少一部分中通過該些交替的絕緣層及導電層所形成，該溝槽具有複數個傾斜側壁。
  10. 如申請專利範圍第9項所述之半導體元件，其中該邊界區包括連接該陣列區之一表面與該周圍區之一表面的一陡峭臺階，且該些交替的絕緣層及導電層係形成於該陡峭臺階之側壁的至少一部分之上。
  11. 如申請專利範圍第9項所述之半導體元件，其中該溝槽之周圍邊緣之間的距離係小於約3微米。
  12. 如申請專利範圍第9項所述之半導體元件，其中該溝槽 之周圍邊緣之間的距離係約120奈米至380奈米。
  13. 如申請專利範圍第9項所述之半導體元件，更包括形成一介電層於該溝槽之至少一部分之上，其中該介電層係形成於該溝槽之該些傾斜側壁的至少一部分之上。
  14. 如申請專利範圍第13項所述之半導體元件，其中該介電層包括氮氧化物層。
  15. 如申請專利範圍第13項所述之半導體元件，更包括該溝槽中的一第二介電材料。
TW104103971A 2014-12-29 2015-02-05 半導體元件及其製造方法 TWI566337B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/584,416 US9859292B2 (en) 2014-12-29 2014-12-29 3D memory process and structures

Publications (2)

Publication Number Publication Date
TW201624626A TW201624626A (zh) 2016-07-01
TWI566337B true TWI566337B (zh) 2017-01-11

Family

ID=56165131

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104103971A TWI566337B (zh) 2014-12-29 2015-02-05 半導體元件及其製造方法

Country Status (3)

Country Link
US (1) US9859292B2 (zh)
CN (1) CN105990250A (zh)
TW (1) TWI566337B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10474027B2 (en) 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
CN110729296B (zh) * 2019-10-21 2022-03-22 长江存储科技有限责任公司 三维存储器及其形成方法
US11424346B2 (en) * 2020-06-30 2022-08-23 Nanya Technology Corporation Semiconductor device with programmable feature and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104852A (en) * 2009-02-10 2011-02-01 Sony Corp Solid-state imaging device, method of manufacturing the same, and electronic apparatus
US20130241019A1 (en) * 2009-05-12 2013-09-19 Sony Corporation Solid-state imaging device, electronic apparatus, and method for manufacturing solid-state imaging device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4791799B2 (ja) * 2005-11-07 2011-10-12 株式会社東芝 半導体記憶装置及びその製造方法
US7629247B2 (en) * 2007-04-12 2009-12-08 Sandisk 3D Llc Method of fabricating a self-aligning damascene memory structure
KR101486745B1 (ko) * 2008-11-05 2015-02-06 삼성전자주식회사 스페이서가 없는 비휘발성 메모리 장치 및 그 제조방법
JP2010283256A (ja) * 2009-06-08 2010-12-16 Toshiba Corp 半導体装置およびｎａｎｄ型フラッシュメモリの製造方法
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
JP4987918B2 (ja) * 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR101652873B1 (ko) * 2010-02-18 2016-08-31 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
KR20120126399A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101807250B1 (ko) * 2011-07-11 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8823075B2 (en) * 2012-11-30 2014-09-02 Sandisk Technologies Inc. Select gate formation for nanodot flat cell
JP2014154197A (ja) * 2013-02-13 2014-08-25 Toshiba Corp 不揮発性記憶装置
KR102138820B1 (ko) * 2014-01-08 2020-07-28 삼성전자주식회사 자기 기억 소자
US9299580B2 (en) * 2014-08-19 2016-03-29 Applied Materials, Inc. High aspect ratio plasma etch for 3D NAND semiconductor applications
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9412753B2 (en) * 2014-09-30 2016-08-09 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104852A (en) * 2009-02-10 2011-02-01 Sony Corp Solid-state imaging device, method of manufacturing the same, and electronic apparatus
US20130241019A1 (en) * 2009-05-12 2013-09-19 Sony Corporation Solid-state imaging device, electronic apparatus, and method for manufacturing solid-state imaging device

Also Published As

Publication number Publication date
US9859292B2 (en) 2018-01-02
CN105990250A (zh) 2016-10-05
US20160190151A1 (en) 2016-06-30
TW201624626A (zh) 2016-07-01

Similar Documents

Publication Publication Date Title
US9515023B2 (en) Multilevel contact to a 3D memory array and method of making thereof
WO2019209394A1 (en) Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US20120231593A1 (en) Method for fabricating 3d-nonvolatile memory device
US11056498B2 (en) Semiconductor device and manufacturing method therefor
CN108183106A (zh) 半导体器件及制造其的方法
US10199386B2 (en) Semiconductor memory device and method for manufacturing same
US8643076B2 (en) Non-volatile memory device and method for fabricating the same
JP5659135B2 (ja) パターン形成方法
JP2008098641A (ja) Ｎａｎｄフラッシュメモリー装置及びその製造方法
KR20130007703A (ko) 3차원 반도체 기억 소자 및 그 제조방법
JP2008283095A (ja) 不揮発性半導体記憶装置及びその製造方法
US20200185402A1 (en) Semiconductor devices including channel structures
US20120020158A1 (en) Semiconductor memory device and manufacturing method thereof
TWI566337B (zh) 半導體元件及其製造方法
KR20220079599A (ko) 3차원 메모리 및 3차원 로직을 갖는 소자 및 형성 방법
JP5330440B2 (ja) 半導体装置の製造方法
JP2003289114A (ja) 半導体記憶装置及びその製造方法
KR100634006B1 (ko) 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법
JP2011211111A (ja) 不揮発性半導体記憶装置及びその製造方法
US20120025293A1 (en) Semiconductor memory device having a floating gate and a control gate and method of manufacturing the same
JP2010021493A (ja) 半導体装置およびその製造方法
TWI580086B (zh) 記憶體裝置及其製造方法
JP2013219179A (ja) 半導体装置及びその製造方法
JP2001332637A (ja) 半導体記憶装置及びその製造方法
TWI539520B (zh) 記憶體元件及其形成方法與半導體元件的形成方法