JP2011211111A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
きる。
【解決手段】 半導体基板10と、半導体基板上10に形成されたゲート絶縁膜11と、
半導体基板10上にワード線方向に沿って配置され、ゲート絶縁膜11を介して形成され
た浮遊ゲート電極12と、浮遊ゲート電極12上に第1ゲート間絶縁膜13を介して形成
された制御ゲート14を有する複数のメモリセルトランジスタMCと、ゲート絶縁膜11
上に形成されたボトム電極32と、ゲート絶縁膜11及びボトム電極32に形成された開
口EIIを通じて半導体基板10に接するトップ電極33と、開口EIIの下に形成され
、半導体基板10と逆の不純物濃度の型である接続拡散層31とを有するビット線コンタ
クトBCとを備えたことを特徴とする。
【選択図】 図2
Description
関するものである。
搭載されている。
細化が推し進められている。
善策として、例えば、特許文献1が挙げられる。
案する。
と、前記半導体基板上に第1方向に沿って配置され、前記ゲート絶縁膜を介して形成され
た浮遊ゲート電極と、前記浮遊ゲート電極上に第1ゲート間絶縁膜を介して形成された制
御ゲートを有する複数のメモリセルトランジスタと、前記ゲート絶縁膜上に形成されたボ
トム電極と、前記ゲート絶縁膜及びボトム電極に形成された開口を通じて前記半導体基板
に接するトップ電極とを有するビット線コンタクトと、前記開口の下に形成され、前記半
導体基板と逆の不純物濃度の型である接続拡散層とを備えたことを特徴とする不揮発性半
導体記憶装置が提供される。
ト絶縁膜と、前記半導体基板上に第1方向に沿って配置され、前記ゲート絶縁膜を介して
形成された浮遊ゲート電極と、前記浮遊ゲート電極上に第1ゲート間絶縁膜を介して形成
された制御ゲートを有する複数のメモリセルトランジスタと、前記ゲート絶縁膜上に形成
されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形成された開口通じて前記半導
体基板に接する接続電極と、前記接続電極上に形成されたトップ電極とを有するビット線
コンタクトと、前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接
続拡散層とを備えたことを特徴とする不揮発性半導体記憶装置が提供される。
モリセル領域において前記半導体基板上に浮遊ゲート電極を形成するとともに、コンタク
ト領域において前記露出した半導体基板上に前記浮遊ゲート電極を形成する工程と、前記
浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体基板をエッチングして第1方向に延び
る素子分離溝を形成する工程と、前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複
数の素子領域に分離する素子分離絶縁膜を形成する工程と、前記半導体基板上にゲート間
絶縁膜を形成する工程と、前記コンタクト領域において前記ゲート間絶縁膜前記浮流ゲー
ト電極及び前記ゲート絶縁膜を除去し、前記半導体基板を露出する開口を形成する工程と
、前記開口の底部の前記半導体基板の表面に、前記半導体基板と逆の不純物濃度の型であ
る接続拡散層を形成する工程と、前記開口内に接続電極及びとを形成する工程と、前記ゲ
ート間絶縁膜及び前記接続電極上に制御ゲート電極を形成する工程と、前記浮遊ゲート電
極、前記ゲート間絶縁膜及び前記制御ゲート電極を加工し、前記メモリセル及び前記コン
タクト電極を形成する工程と、前記メモリセル及び前記コンタクト電極をマスクとしてイ
オン注入する工程と、前記コンタクト領域において、トップ電極を形成し、前記コンタク
ト電極を形成する工程とからなる不揮発性半導体記憶装置の製造方法が提供できる。
きる。
、全図にわたり共通の部分には共通の参照符号を付す。
<1.平面構造例>
図1にこの発明の第1の実施形態に係る半導体記憶装置のメモリセルアレイの平面構造
例について説明する。本例では、半導体記憶装置として、NAND型フラッシュメモリを
一例に挙げて説明する。
L方向と交差するワード線(WL)方向に所定の間隔で配置された複数のアクティブエリ
アAA(Active Area)を備えている。これら、アクティブエリアAA間には素子分離絶
縁膜STIが形成されている。また、メモリセルアレイ100は、ワード線方向に沿って
延び、ビット線方向に所定の間隔で配置されたワード線WLを備えている。このアクティ
ブエリアAAとワード線WLの交差する部分にメモリセルMCが形成されている。このメ
モリセルMCがビット線方向に複数個直列配置されることによりメモリセルストリングを
形成している。
されている。この選択ゲートSGとアクティブエリアAAの交点には選択ゲートトランジ
スタSGTが形成されている。また、選択ゲートSGはビット線方向において隣接し、こ
の選択ゲートSG間には、ビット線コンタクトエリアBCAが設けられている。このビッ
ト線コンタクトエリアBCAのアクティブエリアAAにコンタクトプラグ35が設けられ
ている。
た、ビット線コンタクトエリアBCAのほぼ中央部にはワード線方向に延びる開口EII
が配置されている。なお、開口EIIはビット線コンタクトエリアBCAの中央部に限ら
れず、ビット線コンタクトエリアBCAのいずれかに配置されていればよい。この開口E
I及び開口EIIの構造に関しては断面構造例にて説明する。
図2にこの発明の第1の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図2(a)は図1のA−A線に沿った断面図であり、図2(b)は
図1のB−B線に沿った断面図であり、図2(c)は図1のC−C線に沿った断面図であ
る。
して形成された浮遊ゲート電極12と、浮遊ゲート電極12上に形成されたゲート間絶縁
膜13を介して形成された制御ゲート電極14を有している。メモリセルMC間の半導体
基板10の表面にはソース・ドレイン拡散層となる拡散層26を有している。ここで、メ
モリセルMC、ゲート絶縁膜11と拡散層26でメモリセルトランジスタMTを構成して
いる。
れたゲート電極25と、このゲート電極25を挟むようにして形成されたソース・ドレイ
ン拡散層となる拡散層21を有している。このゲート電極25は、浮遊ゲート電極12と
同じ材料からなる下層ゲート電極22、下層ゲート電極22上に形成され、開口EIを有
するゲート間絶縁膜23を介して形成された上層ゲート電極24を有している。下層ゲー
ト電極22と上層ゲート電極24は開口EIを通じて電気的に接続されている。
トを形成し、メモリセルユニットの端部のメモリセルトランジスタMTの拡散層26と選
択ゲートトランジスタSGTの拡散層21が共通接続されることによりNANDストリン
グを形成している。
ンタクト電極BCは、半導体基板10の上面に形成されたゲート絶縁膜11を介し、浮遊
ゲート電極12と同じ材料からなるボトム電極32と、このボトム電極32の上部に形成
されたゲート間絶縁膜33と、これらゲート絶縁膜11、ボトム電極32及びゲート間絶
縁膜33を貫通して半導体基板10の表面を露出する開口EIIを介して半導体基板10
の表面と接し、制御ゲート電極14と同じ材料からなるトップ電極34と、このトップ電
極34の上面に接するコンタクトプラグ35から構成されている。ボトム電極32の開口
EIIにより露出された側面と開口EII中に形成されたトップ電極34の側面は接して
おり、電気的に接続されている。また、トップ電極34の上面の位置は、制御ゲート電極
14及び上層ゲート電極24の上面の位置とほぼ等しい。
基板10の間にゲート絶縁膜11が形成されている。この部分に、ゲート絶縁膜11が形
成されることにより、後述する開口EIIとボトム電極32との合わせマージンを大きく
することができる。
ている。この接続拡散層31は拡散層21と接続されていることが好ましいが、離れてい
てもコンタクト電極BCから拡散層21に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極BCに2.5Vを加える場合であれば、ボトム電極32と半導体基板
10の間に形成されたゲート絶縁膜11の下に反転層が形成され、接続拡散層31と拡散
層21を接続する。なお、見やすくするため、図面では接続拡散層31と拡散層21とが
離れている場合を記載する。
トプラグ35を介してコンタクト電極BCに接続される上層配線61が形成されている。
絶縁膜STIが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10が
アクティブエリアAAとなる。
る。この浮遊ゲート電極12の下部側面は素子分離絶縁膜STIと接している。また、こ
の浮遊ゲート電極12の上部は素子分離絶縁膜STIの上面から突出している。この素子
分離絶縁膜STIの上面と浮遊ゲート電極12の上面及び側面に連続してゲート間絶縁膜
13が形成されている。このゲート間絶縁膜13上には制御ゲート電極14が形成されて
いる。
10の表面から半導体基板10中に至る素子分離絶縁膜STIが形成されている。この素
子分離絶縁膜STIに挟まれる半導体基板10がアクティブエリアAAとなる。この半導
体基板10の表面には接続拡散層31が形成されている。
いる。このトップ電極34の下部における側面の一部は素子分離絶縁膜STIと接してい
る。また、トップ電極34の上面は素子分離絶縁膜STIの上面より高く、それぞれのア
クティブエリアAA上に形成されたトップ電極34は素子分離絶縁膜STIによって分離
されている。それぞれのトップ電極34の上面に接するようコンタクトプラグ35が形成
されている。コンタクトプラグ35の上面に接するように上層配線61が形成されている
。また、コンタクトプラグ35及び上層配線61は層間絶縁膜51で覆われている。
次に、第1の実施形態の半導体記憶装置の製造方法について、図3乃至図7を用いて説
明する。図各図の(a)は図1のA−A線に沿った断面図であり、各図の(b)は図1の
B−B線に沿った断面図であり、各図の(c)は図1のC−C線に沿った断面図である。
不純物を導入し、N型ウェル(n-well)を形成する。続いて、上記形成したN型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のP型不純物を導入し、P型ウェル(p-we
ll)を形成する。
を用いてシリコン酸化膜からなるゲート絶縁膜11を形成する。次に、ゲート絶縁膜11
上に、例えば、第1のポリシリコン112を堆積させる。次に、半導体基板10及び第1
のポリシリコン112を選択的にエッチングし、トレンチ溝を形成し、絶縁膜を埋め込む
ことにより素子分離絶縁膜STIを形成する。
後に、第1のポリシリコン112及び素子分離絶縁膜STI上に、例えば、ONO膜から
なる絶縁膜113を堆積させる。次に、選択ゲートトランジスタSGTが形成される領域
における絶縁膜113の一部を除去し、第1のポリシリコン112を露出する開口EIを
形成する。この開口EIを形成する工程をEI工程と称する。
、ビット線コンタクトエリアBCAにおける絶縁膜113、第1のポリシリコン112及
びゲート絶縁膜11の一部を除去し、半導体基板10を露出する開口EIIを形成する。
る。最終形状としては、コンタクト電極BCのボトム電極32の端部において、ボトム電
極32と半導体基板10の間にゲート絶縁膜11が形成されることになる。その結果、合
わせずれにより開口EIIがボトム電極32から外れる可能性が低くなる。
、開口EIIが形成される部分の絶縁膜113も同時に除去する。その後、EII工程に
おいて、ビット線コンタクトエリアBCA以外の領域をレジストマスクで覆い、絶縁膜1
13をマスクとして第1のポリシリコン112及びゲート絶縁膜11を除去し、半導体基
板10を露出する。この変形例においては、高精度の加工、位置合わせを要求されるEI
工程のリソグラフィを利用して開口EIIのマスクを形成することができる。その結果、
開口EIIの開口幅及び形成位置を精度調整することが可能になる。
イオンインプランテーション法により接続拡散層31を形成する。その結果、開口EII
のほぼ直下領域に接続拡散層31を形成することができる。
のポリシリコン112上、開口EII中に第2のポリシリコン114を堆積させる。その
結果、第1のポリシリコン112と第2のポリシリコン114が開口EIを通じて接続さ
れ、半導体基板10中の接続拡散層31と第1のポリシリコン112と第2のポリシリコ
ン114が開口EIIを通じて接続される。
リコン窒化膜からなる、マスク材(図示せず)を形成し、リソグラフィ技術を用いてワー
ド線WL、選択ゲートSGのパターンを形成するとともに、ビット線コンタクトエリアB
CAにおいては、ワード線方向に伸びるマスクパターンを形成する。
2のポリシリコン114及びマスク材をエッチングにて除去する。その結果、メモリセル
MC、選択ゲートトランジスタSGTのゲート電極25及びコンタクト電極BCの形状が
形成される。
なり、絶縁膜113がゲート間絶縁膜13となり、第2のポリシリコン114が制御ゲー
ト電極14となる。また、選択ゲートトランジスタSGTにおける第1のポリシリコン1
12が、下層ゲート電極22となり、絶縁膜113がゲート間絶縁膜23となり第2のポ
リシリコン114が上層ゲート電極24となる。また、コンタクト電極BCにおける第1
のポリシリコン112が、ボトム電極32となり、絶縁膜113がゲート間絶縁膜33と
なり、第2のポリシリコン114がトップ電極34となる。
極BCのトップ電極34をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板10に注入する。その結果、メモリセルMC
間及びゲート電極25を挟むようにしてソース・ドレイン拡散層21、26が形成される
。
子分離絶縁膜STI上を開口するようにマスクパターン(図示せず)を形成し、トップ電
極34をエッチングする。その結果、図7(c)に示すように、トップ電極34がそれぞ
れのアクティブエリアAA上にのみ形成されるように分離される。この工程をトップ電極
分離工程と称する。
積させ、コンタクトプラグ35を形成する領域にトップ電極34を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ35が形成される。
とにより、図2に示す不揮発性半導体記憶装置が製造される。
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記(1
)乃至(3)の効果が得られる。
(1)コンタクト電極BCのアスペクト比を小さくできる。
上記のように、トップ電極34の上面にコンタクトプラグ35を形成することでコンタ
クト電極BCを形成している。ここで、コンタクトプラグ35の高さは上層配線61の底
面からトップ電極34の上面までの距離である。すなわち、トップ電極34の分だけコン
タクトプラグ35の高さを減らすことができ、加工マージンを向上させると共に、コンタ
クトプラグ35の形状を安定化させることができる。
コンタクト電極BCの底部にコンタクトプラグ35の径より広い幅を有するトップ電極
34が形成されている。すなわち、コンタクト電極BCの全体の抵抗を下げることができ
る。また、コンタクトプラグ35の径を広げる必要はないので、不揮発性半導体記憶装置
の縮小化にも有利である。
トップ電極34は浮遊ゲート電極12と同時に形成できる。その結果、工程数を増加さ
せることなく、コンタクト電極BCの形状を改善し、コンタクト抵抗を低くすることがで
きる。
第2の実施形態では、第1の実施形態と異なり開口EIIに、抵抗率がボトム電極32よ
りも低い接続電極32−1が埋め込まれている点が異なる。なお、第1の実施形態と同じ
構成は説明を省略し、同じ符号を付す。
第1の実施形態と同じであるので省略する。
図8にこの発明の第2の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図8(a)は図1のA−A線に沿った断面図であり、図8(b)は
図1のB−B線に沿った断面図であり、図8(c)は図1のC−C線に沿った断面図であ
る。
が形成されている。このコンタクト電極BCは、半導体基板10の上面に形成されたゲー
ト絶縁膜11を介し、浮遊ゲート電極12と同じ材料からなるボトム電極32と、このボ
トム電極32の上部に形成されたゲート間絶縁膜33と、これらゲート絶縁膜11、ボト
ム電極32及びゲート間絶縁膜33を貫通して半導体基板10の表面を露出する開口EI
I中に形成された接続電極32−1と、ゲート間絶縁膜33及び接続電極32−1上に形
成され、制御ゲート電極14と同じ材料からなるトップ電極34と、このトップ電極34
の上面に接するコンタクトプラグ35から構成されている。ボトム電極32の開口EII
により露出された側面と接続電極32−1の側面は接しており、電気的に接続されている
。また、トップ電極34の上面の位置は、制御ゲート電極14及び上層ゲート電極24の
上面の位置とほぼ等しい。
基板10の間にゲート絶縁膜11が形成されている。この部分に、ゲート絶縁膜11が形
成されることにより、開口EIIとボトム電極32との合わせマージンを大きくすること
ができる。
ている。この接続拡散層31は拡散層21と接続されていることが好ましいが、離れてい
てもコンタクト電極BCから拡散層21に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極BCに2.5Vを加える場合であれば、ボトム電極32と半導体基板
10の間に形成されたゲート絶縁膜11の下に反転層が形成され、接続拡散層31と拡散
層21を接続する。なお、見やすくするため、図面では接続拡散層31と拡散層21とが
離れている場合を記載する。
トプラグ35を介してコンタクト電極BCに接続される上層配線61が形成されている。
上面とほぼ同じであるが、この場合に限られない。例えば、図9に示すように、接続電極
32−1の上面の高さはゲート間絶縁膜33の上面よりも低くても良い。また、接続電極
32−1の上面の高さはボトム電極32の上面より低くても良い。
絶縁膜STIが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10が
アクティブエリアAAとなる。
る。この浮遊ゲート電極12の下部側面は素子分離絶縁膜STIと接している。また、こ
の浮遊ゲート電極12の上部は素子分離絶縁膜STIの上面から突出している。この素子
分離絶縁膜STIの上面と浮遊ゲート電極12の上面及び側面に連続してゲート間絶縁膜
13が形成されている。このゲート間絶縁膜13上には制御ゲート電極14が形成されて
いる。
Cの断面形状は、半導体基板10の表面から半導体基板10中に至る素子分離絶縁膜ST
Iが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10がアクティブ
エリアAAとなる。この半導体基板10の表面には接続拡散層31が形成されている。
ている。この接続電極32―1の下部における側面の一部は素子分離絶縁膜STIと接し
ている。また、接続電極32―1の上面は素子分離絶縁膜STIの上面より高く、それぞ
れのアクティブエリアAA上に形成された接続電極32―1は素子分離絶縁膜STIによ
って分離されている。それぞれの接続電極32―1の上面に接するようにトップ電極34
が形成され、このトップ電極34の上面に接するようにコンタクトプラグ35が形成され
ている。コンタクトプラグ35の上面に接するように上層配線61が形成されている。ま
た、コンタクトプラグ35及び上層配線61は層間絶縁膜51で覆われている。
次に、第2の実施形態の半導体記憶装置の製造方法について、図10乃至図11を用い
て説明する。図各図の(a)は図1のA−A線に沿った断面図であり、各図の(b)は図
1のB−B線に沿った断面図であり、各図の(c)は図1のC−C線に沿った断面図であ
る。
省略する。
12を半導体基板10の表面に堆積させる。その後、異方性エッチングにより、開口EI
I中のみに導電材料212が残存するように加工する。この際、エッチング残りが発生し
ないように、オーバーエッチングをすることが好ましい。その結果、図9に示すように、
後に接続電極32−1となる導電材料212の上面の高さは、後にゲート間絶縁膜33と
なる絶縁膜113の上面よりも低くなる。また、導電材料212の上面の高さは、後にボ
トム電極32となる第1のポリシリコン112の上面より低くなる場合もある。
の低い材料が好ましい。また、導電材料212と半導体基板10の間に、例えば、チタン
、チタンナイトライドからなるバリアメタルが形成されていても良い。
のポリシリコン112上、導電材料212上に第2のポリシリコン114を堆積させる。
続され、半導体基板10中の接続拡散層31と導電材料212と第2のポリシリコン11
4が開口EIIを通じて接続される。
す第2の実施形態に係る不揮発性半導体記憶装置が製造される。
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第1の
実施形態の(1)乃至(3)の効果に加えて(4)の効果が得られる。
(4)コンタクト電極BCの抵抗を低くすることができる。
2−1が埋め込まれている。その結果、コンタクト電極BCの抵抗をさらに低くすること
ができる。また、接続電極32−1の抵抗率をトップ電極34の抵抗率よりも低い材料を
使用することによりさらにコンタクト電極BCの抵抗を下げることができる。
第3の実施形態では、第1の実施形態と異なり第1及び第2のコンタクト電極BCにト
ップ電極34及びゲート間絶縁膜33が含まれていない点が異なる。なお、第1の実施形
態、及び、第2の実施形態と同じ構成は説明を省略し、同じ符号を付す。
第1の実施形態と同じであるので省略する。
図12にこの発明の第3の実施形態に係る半導体記憶装置のメモリセルアレイの断面構
造例について説明する。図12(a)は図1のA−A線に沿った断面図であり、図12(
b)は図1のB−B線に沿った断面図であり、図12(c)は図1のC−C線に沿った断
面図である。
Cが形成されている。このコンタクト電極BCは、半導体基板10の上面に形成され、半
導体基板10の表面を露出する開口EIIを有するゲート絶縁膜11が形成され、このゲ
ート絶縁膜11上及び開口EII中に形成され半導体基板10と接し、浮遊ゲート電極1
2と同じ材料からなるボトム電極32と、このボトム電極32の上面に接するコンタクト
プラグ35から構成されている。また、ボトム電極32の上面の位置は、浮遊ゲート電極
12及び下層ゲート電極22の上面の位置より低い。
基板10の間にゲート絶縁膜11が形成されている。この部分に、ゲート絶縁膜11が形
成されることにより、開口EIIとボトム電極32との合わせマージンを大きくすること
ができる。
ている。この接続拡散層31は拡散層21と接続されていることが好ましいが、離れてい
てもコンタクト電極BCから拡散層21に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極BCに2.5Vを加える場合であれば、ボトム電極32と半導体基板
10の間に形成されたゲート絶縁膜11の下に反転層が形成され、接続拡散層31と拡散
層21を接続する。なお、見やすくするため、図面では接続拡散層31と拡散層21とが
離れている場合を記載する。
トプラグ35を介してコンタクト電極BCに接続される上層配線61が形成されている。
離絶縁膜STIが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10
がアクティブエリアAAとなる。
る。この浮遊ゲート電極12の下部側面は素子分離絶縁膜STIと接している。また、こ
の浮遊ゲート電極12の上部は素子分離絶縁膜STIの上面から突出している。この素子
分離絶縁膜STIの上面と浮遊ゲート電極12の上面及び側面に連続してゲート間絶縁膜
13が形成されている。このゲート間絶縁膜13上には制御ゲート電極14が形成されて
いる。
BCの断面形状は、半導体基板10の表面から半導体基板10中に至る素子分離絶縁膜S
TIが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10がアクティ
ブエリアAAとなる。この半導体基板10の表面には接続拡散層31が形成されている。
いる。このボトム電極32の側面は素子分離絶縁膜STIと接している。また、ボトム電
極32の上面は素子分離絶縁膜STIの上面より低く、それぞれのアクティブエリアAA
上に形成されたボトム電極32は素子分離絶縁膜STIによって分離されている。それぞ
れのボトム電極32の上面に接するようにコンタクトプラグ35が形成されている。コン
タクトプラグ35の上面に接するように上層配線61が形成されている。また、コンタク
トプラグ35及び上層配線61は層間絶縁膜51で覆われている。
次に、第3の実施形態の半導体記憶装置の製造方法について、図13乃至図16を用い
て説明する。図各図の(a)は図1のA−A線に沿った断面図であり、各図の(b)は図
1のB−B線に沿った断面図であり、各図の(c)は図1のC−C線に沿った断面図であ
る。
不純物を導入し、N型ウェル(n-well)を形成する。続いて、上記形成したN型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のP型不純物を導入し、P型ウェル(p-we
ll)を形成する。
法を用いてシリコン酸化膜からなるゲート絶縁膜11を形成する。次に、リソグラフィ技
術を用いて、ビット線コンタクトエリアBCAにおけるゲート絶縁膜11の一部を開口す
るマスクパターン(図示せず)を形成する。このマスクパターンを用いてゲート絶縁膜1
1を除去して、半導体基板10の表面を露出する開口EIIを形成する。また、このマス
クパターンを用いて接続拡散層31を形成する。この開口EIIを形成する工程をEII
工程と称する。その後、マスクパターンを除去する。
のポリシリコン112を堆積させる。次に、半導体基板10及び第1のポリシリコン11
2を選択的にエッチングし、トレンチ溝を形成し、絶縁膜を埋め込むことにより素子分離
絶縁膜STIを形成する。
後に、第1のポリシリコン112及び素子分離絶縁膜STI上に、例えば、ONO膜から
なる絶縁膜113を堆積させる。次に、選択ゲートトランジスタSGTが形成される領域
及びビット線コンタクトエリアBCAにおける絶縁膜113を除去し、第1のポリシリコ
ン112を露出する開口EIを形成する。この開口EIを形成する工程をEI工程と称す
る。
1のポリシリコン112上に第2のポリシリコン114を堆積させる。その結果、第1の
ポリシリコン112と第2のポリシリコン114が開口EIを通じて接続される。
シリコン窒化膜からなる、マスク材(図示せず)を形成し、リソグラフィ技術を用いてワ
ード線WL、選択ゲートSGのパターンを形成するとともに、ビット線コンタクトエリア
BCAにおいては、ワード線方向に伸びるマスクパターンを形成する。
2のポリシリコン114及びマスク材をエッチングにて除去する。その結果、メモリセル
MC、選択ゲートトランジスタSGTのゲート電極25及びコンタクト電極BCの形状が
形成される。
なり、絶縁膜113がゲート間絶縁膜13となり、第2のポリシリコン114が制御ゲー
ト電極14となる。また、選択ゲートトランジスタSGTにおける第1のポリシリコン1
12が、下層ゲート電極22となり、絶縁膜113がゲート間絶縁膜23となり第2のポ
リシリコン114が上層ゲート電極24となる。また、コンタクト電極BCにおける第1
のポリシリコン112が、ボトム電極32となり、第2のポリシリコン114がトップ電
極34となる。
極BCのトップ電極34をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板10に注入する。その結果、メモリセルMC
間及びゲート電極25を挟むようにしてソース・ドレイン拡散層21、26が形成される
。
るようにマスクパターン(図示せず)を形成し、トップ電極34及びボトム電極32の上
部をエッチングする。この時、図16(c)に示すように、ボトム電極32の上面を素子
分離絶縁膜の上面より低くなるまでエッチングを行う。その結果、ボトム電極32がそれ
ぞれのアクティブエリアAA上にのみ形成されるように分離される。この工程を、ボトム
電極分離工程と称する。
ト線コンタクトエリアBCAの素子分離絶縁膜STI上のみを開口するのではなく、ビッ
ト線コンタクトエリアBCAの全領域を開口することができる。その結果、リソグラフィ
マージンを大きくすることができる。
去しておくことで、同じ材質の第1及び第2のポリシリコンをエッチングすればよい。そ
の結果、加工を容易にすることができる。
より、ボトム電極32の下面全域にソース・ドレイン拡散層21を形成することも可能で
ある。このことは、メモリセルMC、選択ゲートトランジスタSGTのゲート電極25の
高さよりもボトム電極32の高さの方が低いため、イオンインプランテーション法による
不純物イオンがボトム電極32を通過して半導体基板10に到達することができるからで
ある。その結果、接続拡散層31とソース・ドレイン拡散層21を接続することができ、
コンタクト電極BCの電位を効果的にソース・ドレイン拡散層21に転送することができ
る。
積させ、コンタクトプラグ35を形成する領域にトップ電極34を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ35が形成される。
とにより、図12に示す不揮発性半導体記憶装置が製造される。
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第1の
実施形態の(1)乃至(3)の効果に加えて(5)の効果が得られる。
(5)コンタクト電極BCの加工が容易になる。
電極分離工程と異なり、ビット線コンタクトエリアBCAの素子分離絶縁膜STI上のみ
を開口するのではなく、ビット線コンタクトエリアBCAの全領域を開口することができ
る。その結果、リソグラフィマージンを大きくすることができる。
第4の実施形態では、第3の実施形態と異なり開口EIIに、抵抗率がボトム電極32
よりも低い接続電極32−4が埋め込まれている点が異なる。なお、第1の実施形態乃至
第3の実施形態と同じ構成は説明を省略し、同じ符号を付す。
第1の実施形態と同じであるので省略する。
図17にこの発明の第4の実施形態に係る半導体記憶装置のメモリセルアレイの断面構
造例について説明する。図17(a)は図1のA−A線に沿った断面図であり、図17(
b)は図1のB−B線に沿った断面図であり、図17(c)は図1のC−C線に沿った断
面図である。
Cが形成されている。このコンタクト電極BCは、半導体基板10の上面にゲート絶縁膜
11が形成され、このゲート絶縁膜11上に形成され、浮遊ゲート電極12と同じ材料か
らなるボトム電極32と、このボトム電極32の上面に接するコンタクトプラグ35から
構成されている。これらゲート絶縁膜11、ボトム電極32を貫通して半導体基板10の
表面を露出する開口EIIを介して半導体基板10の表面と接しする接続電極32−4と
、このボトム電極32及び接続電極32−4の上面に接するコンタクトプラグ35から構
成されている。ボトム電極32の開口EIIにより露出された側面と開口EII中に形成
された接続電極32−4の側面は接しており、電気的に接続されている。また、ボトム電
極32及び接続電極32−4の上面の位置は、浮遊ゲート電極12及び下層ゲート電極2
2の上面の位置よりも低い。また、コンタクトプラグ35はボトム電極32、または、接
続電極32−4のいずれか一方に接している場合であっても良い。
基板10の間にゲート絶縁膜11が形成されている。この部分に、ゲート絶縁膜11が形
成されることにより、開口EIIとボトム電極32との合わせマージンを大きくすること
ができる。
ている。この接続拡散層31は拡散層21と接続されていることが好ましいが、離れてい
てもコンタクト電極BCから拡散層21に電位を転送できる距離であれば問題ない。例え
ば、コンタクト電極BCに2.5Vを加える場合であれば、ボトム電極32と半導体基板
10の間に形成されたゲート絶縁膜11の下に反転層が形成され、接続拡散層31と拡散
層21を接続する。なお、見やすくするため、図面では接続拡散層31と拡散層21とが
離れている場合を記載する。
ト電極BCに接続される上層配線61が形成されている。
離絶縁膜STIが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10
がアクティブエリアAAとなる。
る。この浮遊ゲート電極12の下部側面は素子分離絶縁膜STIと接している。また、こ
の浮遊ゲート電極12の上部は素子分離絶縁膜STIの上面から突出している。この素子
分離絶縁膜STIの上面と浮遊ゲート電極12の上面及び側面に連続してゲート間絶縁膜
13が形成されている。このゲート間絶縁膜13上には制御ゲート電極14が形成されて
いる。
BCの断面形状は、半導体基板10の表面から半導体基板10中に至る素子分離絶縁膜S
TIが形成されている。この素子分離絶縁膜STIに挟まれる半導体基板10がアクティ
ブエリアAAとなる。この半導体基板10の表面には接続拡散層31が形成されている。
ている。この接続電極32−4の下部における側面は素子分離絶縁膜STIと接している
。また、接続電極32−4の上面は素子分離絶縁膜STIの上面より低く、それぞれのア
クティブエリアAA上に形成された接続電極32−4は素子分離絶縁膜STIによって分
離されている。それぞれの接続電極32−4の上面に接するようにコンタクトプラグ35
が形成されている。コンタクトプラグ35の上面に接するように上層配線61が形成され
ている。また、コンタクトプラグ35及び上層配線61は層間絶縁膜51で覆われている
。
次に、第4の実施形態の半導体記憶装置の製造方法について、図18乃至図21を用い
て説明する。図各図の(a)は図1のA−A線に沿った断面図であり、各図の(b)は図
1のB−B線に沿った断面図であり、各図の(c)は図1のC−C線に沿った断面図であ
る。
省略する。
12を半導体基板10の表面に堆積させる。その後、異方性エッチングにより、開口EI
I中のみに導電材料412が残存するように加工する。この際、エッチング残りが発生し
ないように、オーバーエッチングをすることが好ましい。その結果、後に接続電極32−
1となる導電材料412の上面の高さは、後にゲート間絶縁膜33となる絶縁膜113の
上面よりも低くなる。また、導電材料412の上面の高さは、後にボトム電極32となる
第1のポリシリコン112の上面より低くなる場合もある。
の低い材料が好ましい。また、導電材料412と半導体基板10の間に、例えば、チタン
、チタンナイトライドからなるバリアメタルが形成されていても良い。
のポリシリコン112上、導電材料412上に第2のポリシリコン114を堆積させる。
続され、半導体基板10中の接続拡散層31と導電材料212と第2のポリシリコン11
4が開口EIIを通じて接続される。
シリコン窒化膜からなる、マスク材(図示せず)を形成し、リソグラフィ技術を用いてワ
ード線WL、選択ゲートSGのパターンを形成するとともに、ビット線コンタクトエリア
BCAにおいては、ワード線方向に伸びるマスクパターンを形成する。
2のポリシリコン114及びマスク材をエッチングにて除去する。その結果、メモリセル
MC、選択ゲートトランジスタSGTのゲート電極25及びコンタクト電極BCの形状が
形成される。
なり、絶縁膜113がゲート間絶縁膜13となり、第2のポリシリコン114が制御ゲー
ト電極14となる。また、選択ゲートトランジスタSGTにおける第1のポリシリコン1
12が、下層ゲート電極22となり、絶縁膜113がゲート間絶縁膜23となり第2のポ
リシリコン114が上層ゲート電極24となる。また、コンタクト電極BCにおける第1
のポリシリコン112が、ボトム電極32となり、導電材料412が接続電極32−4と
なり、、第2のポリシリコン114がトップ電極34となる。
極BCのトップ電極34をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板10に注入する。その結果、メモリセルMC
間及びゲート電極25を挟むようにしてソース・ドレイン拡散層21、26が形成される
。
るようにマスクパターン(図示せず)を形成し、トップ電極34、ボトム電極32の上部
及び接続電極32−4の上部をエッチングする。この時、図16(c)に示すように、ボ
トム電極32及び接続電極32−4の上面を素子分離絶縁膜の上面より低くなるまでエッ
チングを行う。その結果、接続電極32−4がそれぞれのアクティブエリアAA上にのみ
形成されるように分離される。この工程を、接続電極分離工程と称する。
全領域を開口することができる。その結果、リソグラフィマージンを大きくすることがで
きる。
去しておくことで、加工を容易にすることができる。
り、ボトム電極32の下面全域にソース・ドレイン拡散層21を形成することも可能であ
る。このことは、メモリセルMC、選択ゲートトランジスタSGTのゲート電極25の高
さよりもボトム電極32の高さの方が低いため、イオンインプランテーション法による不
純物イオンがボトム電極32を通過して半導体基板10に到達することができるからであ
る。その結果、接続拡散層31とソース・ドレイン拡散層21を接続することができ、コ
ンタクト電極BCの電位を効果的にソース・ドレイン拡散層21に転送することができる
。
積させ、コンタクトプラグ35を形成する領域にトップ電極34を露出する開口を形成す
る。次に、この開口に導電体を埋め込むことによりコンタクトプラグ35が形成される。
とにより、図17に示す不揮発性半導体記憶装置が製造される。
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも、第1乃
至3の実施形態の(1)乃至(5)の効果が得られる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定され
るものではない。例えば、特開2002−141469号公報に開示された図7(e)及
び0089段落の工程とトップ電極分離工程、ボトム電極分離工程及び接続電極分離工程
を同時に行うこともできる。その結果、工程数を増やすことなく、本実施形態に係る不揮
発性半導体記憶装置が製造される。
変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の
要旨を備えている限り、本発明の範囲に含有される。
・・ゲート絶縁膜、12・・・浮遊ゲート電極、13、33・・・ゲート間絶縁膜、14
・・・制御ゲート電極、31・・・接続拡散層、32・・・ボトム電極、34・・・トッ
プ電極
Claims (5)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に第1方向に沿って配置され、前記ゲート絶縁膜を介して形成された
浮遊ゲート電極と、前記浮遊ゲート電極上に第1ゲート間絶縁膜を介して形成された制御
ゲートを有する複数のメモリセルトランジスタと、
前記ゲート絶縁膜上に形成されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形
成された開口を通じて前記半導体基板に接するトップ電極とを有するビット線コンタクト
と、
前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接続拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に第1方向に沿って配置され、前記ゲート絶縁膜を介して形成された
浮遊ゲート電極と、前記浮遊ゲート電極上に第1ゲート間絶縁膜を介して形成された制御
ゲートを有する複数のメモリセルトランジスタと、
前記ゲート絶縁膜上に形成されたボトム電極と、前記ゲート絶縁膜及びボトム電極に形
成された開口通じて前記半導体基板に接する接続電極と、前記接続電極上に形成されたト
ップ電極とを有するビット線コンタクトと、
前記開口の下に形成され、前記半導体基板と逆の不純物濃度の型である接続拡散層と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 前記浮遊ゲート電極と前記ボトム電極は同じ材料であり、前記第1ゲート間絶縁膜と前
記第2ゲート間絶縁膜は同じ材料であり、前記制御ゲート電極と前記上層ゲート電極は同
じ材料であることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記下層プラグ電極の抵抗率は前記ボトム電極の抵抗率よりも低いことを特徴とする請
求項2に記載の不揮発性半導体記憶装置。 - メモリセルが形成されるメモリセル領域と、コンタクト電極が形成されるコンタクト領
域とを有する不揮発性半導体記憶装置において、
半導体基板上にゲート絶縁膜を形成する工程と、
メモリセル領域において前記半導体基板上に浮遊ゲート電極を形成するとともに、コン
タクト領域において前記露出した半導体基板上に前記浮遊ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記ゲート絶縁膜及び前記半導体基板をエッチングして第1方向
に延びる素子分離溝を形成する工程と、
前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複数の素子領域に分離する素子分
離絶縁膜を形成する工程と、
前記半導体基板上にゲート間絶縁膜を形成する工程と、
前記コンタクト領域において前記ゲート間絶縁膜前記浮流ゲート電極及び前記ゲート絶
縁膜を除去し、前記半導体基板を露出する開口を形成する工程と、
前記開口の底部の前記半導体基板の表面に、前記半導体基板と逆の不純物濃度の型であ
る接続拡散層を形成する工程と、
前記開口内に接続電極及びとを形成する工程と、
前記ゲート間絶縁膜及び前記接続電極上に制御ゲート電極を形成する工程と、
前記浮遊ゲート電極、前記ゲート間絶縁膜及び前記制御ゲート電極を加工し、前記メモ
リセル及び前記コンタクト電極を形成する工程と、
前記メモリセル及び前記コンタクト電極をマスクとしてイオン注入する工程と、
前記コンタクト領域において、トップ電極を形成し、前記コンタクト電極を形成する工
程とからなる不揮発性半導体記憶装置の製造方法。
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