TWI556408B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明關於一種包括一半導體元件在內之半導體裝置及其製造方法。
包括半導體元件在內之記憶體裝置大致分類成二個領域：一為在未供電時即失去儲存資料的揮發性記憶體裝置，及一為即使是未供電時仍保有儲存資料的非揮發性記憶體裝置。
揮發性記憶體裝置之一典型範例為一動態隨機存取記憶體(DRAM)。一DRAM以一方式儲存資料，使一包括在一記憶體元件內之電晶體被選定且電荷蓄積在一電容器中。
當資料從一DRAM讀取時，電容器中之電荷係因上述原理而喪失；因此，每次資料讀出時皆須寫入。再者，當一電晶體在斷開(off)狀態時，由於漏電流(斷開(off)狀態電流)流動於包括在一記憶體元件內之電晶體之一源極與一汲極之間，即使電晶體未被選定，電荷仍流入或流出，致使一資料保留週期變短。基於此原因，寫入操作(再新操作)必須依預定間隔時間執行，且其難以充分減低電力消耗。再者，由於當供電停止時儲存資料喪失，故需另一使用磁性材料或光學材料之記憶體裝置，以利於長時間保留資料。
揮發性記憶體裝置之另一範例為一靜態隨機存取記憶體(SRAM)。一SRAM使用一電路(例如一正反器)保留儲存資料，因此不需要再新操作，此為其超越DRAM之一項優點。惟，每一記憶體容量之成本增加，因為其使用一電路(例如一正反器)。再者，如同在一DRAM中，SRAM中之儲存資料一樣會在供電停止時喪失。
非揮發性記憶體裝置之一典型範例為一快閃記憶體。一快閃記憶體包括一設於一電晶體之閘極與通道形成區之間之浮動閘，且其藉由將電荷保留在浮動閘中而儲存資料。因此，一快閃記憶體之優點在於資料保留週期極長(半永久性)且其不需要揮發性記憶體裝置所需之再新操作(例如參閱專利文件1)。
惟，在一快閃記憶體中，有一項問題是一記憶體元件在預定之寫入量後會變成失去功能，因為一包括在記憶體元件內之閘極絕緣層係因寫入時所產生之穿隧電流而劣化。為了減輕此問題之效應，可以使用一方法，例如記憶體元件之間之寫入量均等，但是需要複雜之周邊電路才能使用此方法。再者，即使使用此方法，關於壽命之基本問題仍未獲解決。易言之，一快閃記憶體並不適用於資料頻頻重寫之應用中。
此外，高電壓必須用於將電荷注入浮動閘或去除電荷，故需一電路。再者，其需較長時間以注入或去除電荷，且其不易增加寫入與抹除資料之速度。
[參考文件]
[參考文件1]日本公告專利申請案S57-105889
有鑑於上述問題，本發明實施例之一目的在提供一種備有一新穎結構之半導體裝置，其中即使在未供給電力且不限制寫入數量時，儲存之資料仍可保留。
在本發明中，一半導體裝置係使用一純淨之氧化物半導體形成。一使用純淨氧化物半導體形成之電晶體可將資料長時間保留，因為其漏電流極小。
本發明之一實施例包括複數個記憶體單元，各包括一第一電晶體、一第二電晶體、及一電容器。該第一電晶體包括一第一通道形成區；一第一閘極絕緣層，其設於該第一通道形成區上；一第一閘極，其與該第一通道形成區重疊且設於該第一閘極絕緣層上；及一第一源極與一第一汲極，其電氣連接於該第一通道形成區。該第二電晶體包括一第二通道形成區；一第二源極與一第二汲極，其電氣連接於該第二通道形成區；一第二閘極，其與該第二通道形成區重疊；及一第二閘極絕緣層，其設於該第二通道形成區與該第二閘極之間。該電容器包括該第二源極或該第二汲極；一絕緣層，其設於該第二電晶體上；及一電容器電極，其設於該絕緣層上。該第一通道形成區與該第二通道形成區包括不同半導體材料。該第一閘極與該第二源極或該第二汲極係電氣連接於彼此。該第一電晶體與該第二電晶體至少一部分重疊於彼此。
在上述結構中，該電容器電極係與該第二閘極之至少一部分重疊，且該絕緣層介置於其間。此外，該電容器電極係與該第一閘極之至少一部分重疊。
在上述結構中，該電容器電極係與該第二通道形成區之至少一部分重疊。
在上述結構中，該第一電晶體包括雜質區，該雜質區將該第一通道形成區夾置於其間。此外，該第二電晶體之該第二通道形成區包括氧化物半導體。
在上述結構中，該電容器包括氧化物半導體。
應該注意的是在本說明書及類似者中，諸如「上方」或「下方」等詞不必然意味著一組件設置於另一組件之「正上方」或「正下方」。例如，「一閘極絕緣層上之一閘極」並不排除一組件設置於閘極絕緣層與閘極之間。
此外，在本說明書及類似者中，諸如「電極」或「佈線」等詞並非限制一組件之功能。例如，一「電極」有時候使用作為一「佈線」之一部分，反之亦然。再者，「電極」或「佈線」等詞可包括複數個「電極」或「佈線」以整合方式形成之情形。
再者，例如當使用一相反極性之電晶體時，或者在電路操作中電流流動方向改變時，一「源極」與一「汲極」之功能有時候互換。因此，「源極」與「汲極」等詞在本說明書中可以互換。
應該注意的是在本說明書及類似者中，「電氣連接」一詞包括組件透過具有任意電氣功能之物件而連接的情形。對於具有任意電氣功能之物件則無特別限制，只要電氣信號能在透過此物件而連接的組件之間傳送與接收即可。
具有任意電氣功能之物件範例包括一切換元件，例如一電晶體、一電阻器、一電感器、一電容器、及一多功能元件，以及一電極與一佈線。
由於包括氧化物半導體在內之電晶體的斷開(OFF)狀態電流極小，儲存資料可以藉由使用電晶體而保留極長時間。易言之，再新操作變成不必要或者再新操作之頻率可以極低，導致耗電量充分減低。再者，當不供電時，儲存資料可以長時間保留。
再者，根據本發明之一實施例之一半導體裝置不需要使用高電壓於寫入資料，元件劣化的問題並不存在。例如，不同於習知非揮發性記憶體的是，其不須將電子注入及抽出於一浮動閘；因此，閘極絕緣層劣化的問題完全不會發生。亦即，根據本發明之一實施例之一半導體裝置對於寫入次數並無限制(而此為習知非揮發性記憶體的問題)，因此有大幅改善之可靠性。再者，由於資料是藉由接通或斷開電晶體而寫入，故可輕易達成高速操作。此外，其亦具有一項不需要抹除資料操作之優點。
由於一包括非氧化物半導體材料在內之電晶體可以相當高速度操作，當其與一包括氧化物半導體在內之電晶體組合時，一半導體裝置即可以相當高速度執行操作(例如讀取資料)。再者，藉由一包括非氧化物半導體材料在內之電晶體，許多必須高速操作之電路(例如邏輯電路或驅動器電路)可以適當地達成。
因此，藉由設置包括非氧化物半導體材料在內之電晶體(較廣泛來說，即一可用相當高速操作之電晶體)及包括氧化物半導體在內之電晶體(較廣泛來說，即一斷開(OFF)狀態電流相當小之電晶體)兩者，吾人可達成一具有新穎性之半導體裝置。
再者，在本發明之一實施例中，一包括氧化物半導體材料在內之電晶體之閘極及一電容器電極係使用不同導電層形成，及一用於覆蓋電晶體之絕緣層係形成於閘極上。因此，閘極與電容器電極之間之距離可以充分減小，且這些電極可以局部地重疊於彼此。據此，吾人可以提供一具有較高積合度之半導體裝置。
文後，本發明之實施例將參考諸圖而說明於後。應該注意的是本發明並不拘限於下列說明，習於此技者很容易瞭解到本發明之模式及細節可用多種方式變更，而未脫離本發明之精神及範疇。據此，本發明不應被解釋為拘限於以下實施例之說明。
應該注意的是圖式及類似者中所示各結構之位置、尺寸、範圍、或類似者在某些狀況下是為了方便瞭解而未精確表示。本發明不必要受到圖式及類似者中所示位置、尺寸、範圍、或類似者限制。
在本說明書及類似者中，例如第一、第二、及第三等序號是用於避免組件之間之混淆，並非對組件數量有所限制。
(實施例1)
在此實施例中，根據本發明之一實施例的一半導體裝置之一結構與一製造方法將參考圖1A及1B、圖2A至2D、圖3A至3D、圖4A至4D、圖5A至5C、及圖6A及6B說明於後。
＜半導體裝置之截面結構與平面結構＞
圖1A及1B揭示一半導體裝置之一結構範例。圖1A係半導體裝置之截面圖，及圖1B係半導體裝置之平面圖。在此，圖1A揭示一沿圖1B之線A1-A2及線B1-B2所取之截面圖。圖1A及1B中所揭示之半導體裝置包括一電晶體160，其包括一下方部分中之一第一半導體材料；及一電晶體162，其包括一上方部分中之一第二半導體材料。在此，第一半導體材料及第二半導體材料較佳為彼此相異。例如，第一半導體材料可以是一非氧化物半導體之半導體材料及第二半導體材料可以是氧化物半導體之半導體材料。非氧化物半導體之半導體材料例如可為矽、鍺、矽鍺、碳化矽、磷化銦、或砷化鎵，且較佳使用單晶性半導體。一包括此半導體材料在內之電晶體容易以高速操作。另方面，一包括氧化物半導體在內之電晶體則因其特徵而可長時間保持電荷。
儘管在本說明中兩電晶體皆為n通道電晶體，應該瞭解的是其也可以使用p通道電晶體。由於本發明之技術特性在於一半導體材料之使用，像是氧化物半導體，其可充分減小斷開(OFF)狀態電流，對電晶體162而言，以利於保留資料，因此不需要對其限制特定條件，例如半導體裝置之結構、材料、或類似者。
圖1A及1B中之電晶體160包括一設置於一包括半導體材料(例如矽)在內之基板100中的通道形成區116、設置用於使通道形成區116夾置於其間的雜質區120、與雜質區120接觸的金屬化合物區124、一設置於通道形成區116上之閘極絕緣層108、及一設置於閘極絕緣層108上之閘極110。應該注意的是一在圖中為了方便說明而未繪出其源極與汲極的電晶體也視為一電晶體。再者，在此情況中，此一電晶體的連接方式之說明中，電晶體的一源極與一汲極可在本說明書中揭述。
一電極126連接於電晶體160之金屬化合物區124之一部分。在此，電極126使用作為電晶體160之一源極或一汲極。再者，基板100備有一元件隔離絕緣層106，其圍繞於電晶體160。一絕緣層128係設置用於與電晶體160接觸。應該注意的是為了增加積合度，較佳為電晶體160不包括圖1A及1B中所示之側壁絕緣層。另方面，當電晶體160之特徵有優先性時，側壁絕緣層可形成於閘極110之一側表面上且雜質區120可包括一在雜質濃度上不同於與側壁絕緣層重疊之區域者的區域。
在絕緣層128上，圖1A及1B中所示之電晶體162包括一源極或汲極142a與源極或汲極142b、一電氣連接於源極或汲極142a與源極或汲極142b之氧化物半導體層144、一覆蓋源極或汲極142a、源極或汲極142b、及氧化物半導體層144之閘極絕緣層146、及一設於閘極絕緣層146上以利與氧化物半導體層144重疊之閘極148a。
在此，較佳為氧化物半導體層144係藉由充分去除雜質(例如氫)及/或充分供給氧而淨化。更明確地說，例如氧化物半導體層144之氫濃度小於或等於5×1019 atoms/cm3，較佳為小於或等於5×1018 atoms/cm3，最佳為小於或等於5×1017 atoms/cm3。應該注意的是氧化物半導體層144之上述氫濃度係由二次離子質譜儀(SIMS)測量。依此，氧化物半導體層144之載體濃度(其中氫已減少至一相當低濃度而使氧化物半導體層淨化且因氧空位所致之能隙缺陷狀態也藉由充分供給氧而減低)例如小於1×1012/cm3，較佳為小於1×1011/cm3，最佳為小於1.45×1010/cm3。例如，室溫時(25℃)之斷開(OFF)狀態電流(在此即每微米(μm)通道寬度之電流)係小於或等於100 zA(1 zA(zeptoampere)為1×10-21A)，較佳為小於或等於10 zA。依此，藉由使用此一i型(固有)或實質i型氧化物半導體，即可取得且有相當優異斷開(OFF)狀態電流特徵之電晶體162。
圖1A及1B中之一電容器164包括源極或汲極142a、氧化物半導體層144、閘極絕緣層146、一絕緣層150、及一電極149a。易言之，源極或汲極142a使用作為電容器164之一電極且電極149a使用作為電容器164之另一電極。
在圖1A及1B所示之電容器164中，氧化物半導體層144、閘極絕緣層146、及絕緣層150堆疊在一起，藉此充分確定源極或汲極142a與電極149a之間之絕緣。應該注意的是為了提供足夠之電容，閘極絕緣層146及絕緣層150的其中之一可在電容器164中省略不用。再者，電容器164中之氧化物半導體層144可以省略。
在此實施例中，電晶體160及電晶體162設置成至少一部分重疊於彼此。此外，電晶體162及電容器164設置成與電晶體160重疊。例如，電容器164之電極149a即與電晶體162之閘極148a之至少一部分重疊。再者，電容器164之電極149a可設置成與電晶體160之閘極110之至少一部分重疊。此一平面形布局可以提供較高積合度。例如，當最小特徵尺寸為F時，一記憶體單元所佔用之面積可為9F2至25F2。應該注意的是此平面形布局係藉由以不同導電層形成電晶體162之閘極148a與電容器164之電極149a、及藉由將用於覆蓋電晶體162之絕緣層150設在閘極148a上而達成。當閘極148a與電極149a使用一導電層形成時，因為形成製程上的限制，這些電極之間之距離將難以充分減小。對比之下，當閘極148a與電極149a使用不同導電層形成時，這些電極之間之距離可以充分減小，且電極甚至可以重疊於彼此，此亦導致較高積合度。
應該注意的是在電晶體162及電容器164中，源極或汲極142a與源極或汲極142b較佳具有漸縮形端部。當源極或汲極142a與源極或汲極142b之端部呈漸縮形時，氧化物半導體層144之涵蓋範圍得以改善且因一階級所致之斷裂可以避免。在此，漸縮角例如為30°或60°。應該注意的是漸縮角係指當從一垂直於截面(亦即與一基板表面呈垂直之平面)之方向看一漸縮形層(例如源極或汲極142a)時，一形成於漸縮形層之側表面與底表面之間之角度。
絕緣層150設置用於覆蓋閘極148a，一絕緣層151設置於電晶體162與電容器164上，及一絕緣層152設置於絕緣層151上。一電極154設在一形成於閘極絕緣層146、絕緣層150、絕緣層151、絕緣層152、及類似者中，及一佈線156形成於絕緣層152上，以連接於電極154。應該注意的是儘管在圖1A及1B中金屬化合物區124、源極或汲極142b、及佈線156係透過電極126與電極154而連接於彼此，本發明並不限於此。例如，源極或汲極142b可與金屬化合物區124直接接觸，或者佈線156可與源極或汲極142b直接接觸。
應該注意的是在圖1A及1B中，用於將金屬化合物區124連接於源極或汲極142b之電極126及用於將源極或汲極142b連接於佈線156之電極154係重疊於彼此。易言之，一將使用作為電晶體160之一源極或一汲極的電極126接觸於電晶體162之源極或汲極142b的區域係重疊於一將電晶體162之源極或汲極142b接觸於佈線156的區域，以供將一記憶體單元連接於另一記憶體單元。此一布局即提供較高積合度。
＜製造半導體裝置之方法＞
接著，一用於製造半導體裝置之方法之範例將說明於後。首先，一用於製造下方部分中之電晶體160的方法將參考圖2A至2D及圖3A至3D說明於後，隨後一用於製造上方部分中之電晶體162與電容器164的方法將參考圖4A至4D及圖5A至5C說明於後。
＜在下方部分中製造電晶體之方法＞
首先，製備包括半導體材料在內之基板100(參閱圖2A)。就包括半導體材料在內之基板100而言，可以使用由矽、碳化矽、或類似者構成之一單晶性半導體基板或一多晶性半導體基板；由矽鍺或類似者構成之一化合物半導體基板；一SOI基板；或類似者。在此，所揭述的是一使用單晶矽基板作為包括半導體材料在內之基板100的範例。應該注意的是儘管「SOI基板」一詞通常指一將矽半導體層設在一絕緣表面上的基板，但是本說明書及類似者中之「SOI基板」一詞也包括一將包括非矽材料之半導體層設在一絕緣表面上的基板。亦即，包括在「SOI基板」內之半導體層並不限於矽半導體層。再者，SOI基板也包括一基板，其結構中之一半導體層設於一絕緣基板(例如一玻璃基板)上且一絕緣層介置於其間。
應該注意的是使用一由矽或類似者構成之單晶性半導體基板作為包括半導體材料在內之基板100尤佳，因為半導體裝置之讀取操作速度可以增加。一使用作為遮罩以供形成一元件隔離絕緣層之保護層102係形成於基板100上(參閱圖2A)。就保護層102而言，例如可以用一使用一材料(例如氧化矽、氮化矽、或氧氮化矽)形成之絕緣層。應該注意的是在此步驟之前或之後，一賦予n型導電率或p型導電率之雜質元素可添加至基板100，以利於控制電晶體之臨限電壓。當包括在基板100內之半導體材料為矽時，磷、砷、或類似者可以使用作為賦予n型導電率之雜質，及硼、鋁、鎵、或類似者可以使用作為賦予p型導電率之雜質。
接著，基板100在一未受保護層102覆蓋的區域(即一曝露區域)中之部分係使用保護層102作為一遮罩而蝕除。因此，一隔離於其他半導體區之半導體區104即形成(參閱圖2B)。就蝕刻而言，較佳實施乾式蝕刻，但是溼式蝕刻也可以實施。一蝕刻氣體及一蝕刻劑可以根據一欲蝕刻材料而適當地選擇。
接著，一絕緣層形成以覆蓋半導體區104，且一與半導體區104重疊之區域中之絕緣層則選擇性去除，藉此形成元件隔離絕緣層106(參閱圖2C)。絕緣層使用氧化矽、氮化矽、氧氮化矽、或類似者形成。就一用於去除絕緣層之方法而言，蝕刻處理、拋光處理(例如化學機械研磨(CMP))、及類似者皆可使用。應該注意的是保護層102是在半導體區104形成後或元件隔離絕緣層106形成後去除。CMP處理係一藉由化學與機械作用之組合將一欲處理物件之表面拋光的方法。更明確地說，CMP處理係一將拋光布貼附於一拋光台，拋光台與一物件各旋轉或擺動同時漿液(研磨劑)供給至物件與拋光布之間，使得物件表面可藉由漿液與物件表面之間之一化學反應及藉由拋光布與物件表面之間之機械拋光作用而拋光的方法。應該注意的是，欲取代選擇性去除一絕緣層，元件隔離絕緣層106例如可以藉由植入氧以形成一絕緣區而形成。
接著，一絕緣層形成於半導體區104之一表面上，及一包括導電性材料在內之層形成於絕緣層上。絕緣層欲處理成一閘極絕緣層及其例如可以藉由在半導體區104之表面上進行熱處理(熱氧化處理、熱氮化處理、或類似者)而形成。高密度電漿處理可用於替代熱處理。高密度電漿處理例如可以使用一稀有氣體(例如氦(He)、氬(Ar)、氪(Kr)、或氙(Xe))、氧、氧化氮、氨、氮、氫、及類似者之任一者的混合氣體實施。毋須贅言，絕緣層可以藉由CVD法、濺鍍法、或類似者形成。絕緣層較佳具有一單層式結構或一堆疊層式結構，其包括含有氧化鎵、氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x＞0，y＞0))、供氮添加至此之矽酸鉿(HfSixOyNz(x＞0，y＞0，z＞0))、供氮添加至此之鋁酸鉿(HfAlxOyN2(x＞0，y＞0，z＞0))、及類似者之薄膜。絕緣層例如可具有一1 nm至100 nm(含)之厚度，較佳為10 nm至50 nm(含)。
包括導電性材料在內之層可以使用金屬材料形成，例如鋁、銅、鈦、鉭、或鎢。再者，包括導電性材料在內之層可以使用半導體材料形成，例如多晶矽。在形成包括導電性材料在內之層的方法上並無特別限制，而且許多薄膜形成方法(例如蒸鍍法、CVD法、濺鍍法、及旋塗法)之任一者皆可使用。應該注意的是在此實施例中，所揭述之範例中包括導電性材料在內之層係使用金屬材料形成。
隨後，絕緣層與包括導電性材料在內之層係選擇性蝕除，藉以形成閘極絕緣層108及閘極110(參閱圖2C)。
接著，磷(P)、砷(As)、或類似者添加至半導體區104，藉以形成通道形成區116及雜質區120(參閱圖2D)。應該注意的是在此添加磷或砷是為了形成一n通道電晶體；當形成一p通道電晶體時，則可添加一雜質元素如硼(B)或鋁(Al)。在此，所添加之雜質之濃度可以適當設定；當半導體元件極為迷你化時，濃度較佳設定高一些。
應該注意的是一側壁絕緣層可形成於閘極110周圍，及可形成一可供添加不同濃度雜質元素之雜質區。
接著，一金屬層122形成以覆蓋閘極110、雜質區120、及類似者(參閱圖3A)。金屬層122可以藉由許多薄膜形成方法形成，例如真空蒸鍍法、濺鍍法、及旋塗法。金屬層122較佳使用一可和半導體區104中所包括之半導體材料反應而形成一低電阻金屬化化物的金屬材料形成。此一金屬材料之範例包括鈦、鉭、鎢、鎳、鈷、及鉑。
接著，執行熱處理，使金屬層122與半導體材料反應。因此形成與雜質區120接觸之金屬化合物區124(參閱圖3A)。應該注意的是當閘極110使用多晶矽或類似者形成時，一金屬化合物區亦形成於與金屬層122接觸之閘極110的一部分中。
就熱處理而言，例如可以使用一閃光燈照射。儘管瞭解到可以使用另一熱處理方法，但是較佳使用一可在極短時間內達成熱處理之方法，以利改善對於金屬化合物形成上之化學反應控制。應該注意的是金屬化合物區係藉由金屬材料與半導體材料之反應形成，且金屬化合物區具有相當高之導電率。金屬化合物區之形成可以充分減低電阻及改善元件特徵。應該注意的是在金屬化合物區124形成之後金屬層122即去除。
接著，電極126形成於一與部分金屬化合物區124接觸之區域中(參閱圖3B)。電極126例如藉由形成一包括導電性材料在內之層及隨後選擇性蝕刻該層而形成。包括導電性材料在內之層可以使用金屬材料形成，例如鋁、銅、鈦、鉭、或鎢。再者，包括導電性材料在內之層可以使用半導體材料形成，例如多晶矽。在形成包括導電性材料在內之層的方法上並無特別限制，而且許多薄膜形成方法(例如蒸鍍法、CVD法、濺鍍法、及旋塗法)之任一者皆可使用。
另者，電極126可以藉由在絕緣層128形成後形成一到達絕緣層128中之金屬化合物區124的開孔，及隨後填注該開孔而形成。
在此情況中，例如其可採用一方法，其中在一包括該開孔在內之區域中，一薄鈦膜藉由一PVD法形成及一薄氮化鈦膜藉由一CVD法形成，及隨後一鎢膜形成以填注該開孔。在此，由一PVD法形成之鈦膜具有一減少供鈦膜形成於其上之氧化物膜(例如原生氧化物膜)的功能，並藉此降低其與下層電極或類似者(在此指金屬化合物區124)之接觸電阻。在鈦膜形成後所形成之氮化鈦膜具有一抑制導電性材料擴散的障壁功能。一銅膜可以在鈦、氮化鈦、或類似者之障壁膜形成後藉由一電鍍法形成。
接著，絕緣層128形成以覆蓋在上述步驟中形成之化合物(參閱圖3C)。絕緣層128可以使用一包括無機絕緣材料在內之材料形成，例如氧化矽、氧氮化矽、氮化矽、或氧化鋁。將一低介電常數(低k)材料使用於絕緣層128尤佳，因為電極或佈線重疊所致之電容可以充分減小。應該注意的是絕緣層128可為一使用諸材料任一者形成之多孔性絕緣層。多孔性絕緣層具有一比高密度絕緣層者低之介電常數，因而容許電極或佈線所產生之電容進一步減小。另者，絕緣層128可以使用有機絕緣材料形成，例如聚醯亞胺或丙烯酸。應該注意的是儘管本文之絕緣層128具有一單層式結構，本發明之實施例並不限於此。絕緣層可具有一包括二或多層在內之堆疊層式結構。
透過上述步驟，電晶體160使用包括半導體材料在內之基板100形成(參閱圖3C)。此一電晶體160可以高速操作。藉由使用此電晶體作為一讀取電晶體，資料即可高速讀出。
隨後，就電晶體162與電容器164形成前之一處理而言，CMP處理係執行於絕緣層128上，以曝露出閘極110與電極126之上表面(參閱圖3D)。就用於曝露出閘極110與電極126之上表面的處理而言，蝕刻處理或類似者也可以如CMP處理使用，以利於改善電晶體162之特徵，絕緣層128之表面較佳製成越平坦越好。
應該注意的是在上述各步驟之前或之後，尚可執行一形成一電極、一佈線、一半導體層、一絕緣層、或類似者之步驟。例如，佈線可具有一多層式結構，其包括一絕緣層與一導電層之堆疊，以提供一高度整合之半導體裝置。
＜在上方部分中製造電晶體之方法＞接著，一導電層形成於閘極110、電極126、絕緣層128、及類似者上，及係選擇蝕刻，藉此形成源極或汲極142a與源極或汲極142b(參閱圖4A)。
導電層可以使用PVD法(例如濺鍍法)、或CVD法(例如電漿CVD法)形成。就一用於導電層之材料而言，可以使用一選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；一包括這些元素任一者作為其一成分之合金；或類似者。錳、鎂、鋯、鈹、釹、鈧、或一包括這些元素任一者組合型態在內之材料皆可使用。
導電層可具有一單層式結構或一包括二或多層在內之堆疊層式結構。例如，導電層可具有鈦膜或氮化鈦膜之單層式結構、包括矽在內之鋁膜之單層式結構、鈦膜堆疊於鋁膜上之二層式結構、鈦膜堆疊於氮化鈦膜上之二層式結構、或鈦膜、鋁膜及、鈦膜堆疊在一起之三層式結構。應該注意的是在導電層具有鈦膜或氮化鈦膜之單層式結構情況中，其優點在於導電層容易處理成具有一漸縮形之源極或汲極142a與源極或汲極142b。
導電層可以使用導電性金屬氧化物形成。就導電性金屬氧化物而言，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫合金((In2O3-SnO2，可簡寫成ITO)、氧化銦-氧化鋅合金((In2O3-ZnO)、或包括矽或氧化矽在內之諸金屬材料任一者。導電層較佳蝕刻以致使源極或汲極142a與源極或汲極142b形成具有一漸縮形端部。在此，漸縮角度例如較佳為30°至60°。當源極或汲極142a與源極或汲極142b之端部係經蝕刻成漸縮形時，稍後形成之閘極絕緣層146之涵蓋範圍可獲改善且由一階級所致之斷裂也可避免。
上方部分中之電晶體之通道長度(L)係由源極或汲極142a之一下端部與源極或汲極142b之一下端部之間之距離決定。應該注意的是在用於形成一遮罩以用於一具有通道長度(L)小於25 nm之電晶體的曝光中，較佳使用波長如數奈米至數十奈米短之極紫外光。使用極紫外光曝光之解析度高且焦點深度大。基於這些理由，稍後形成之電晶體之通道長度(L)可以是10 nm至1000 nm(1μm)(含)，藉此使一電路之操作速度得以增加。再者，半導體裝置之耗電量可以藉由迷你化而減低。應該注意的是一作為底層之絕緣層可以設於層間絕緣層128上。絕緣層可以藉由PVD法、CVD法、或類似者形成。
再者，一絕緣層可以形成於源極或汲極142a與源極或汲極142b上。絕緣層形成用於與一稍後形成之閘極之一部分重疊。藉由設置此一絕緣層，閘極與源極或汲極之間之電容可以減低。
接著，氧化物半導體層144係藉由形成氧化物半導體層以覆蓋源極或汲極142a與源極或汲極142b，及藉由選擇性蝕刻氧化物半導體層而形成(參閱圖4B)。
氧化物半導體層包括至少一選自銦、鎵、錫、及鋅之元素。例如，可使用四成分之金屬氧化物，例如銦-錫-鎵-鋅-氧基氧化物半導體；三成分之金屬氧化物，例如銦-鎵-鋅-氧基氧化物半導體、銦-錫-鋅-氧基氧化物半導體、銦-鋁-鋅-氧基氧化物半導體、錫-鎵-鋅-氧基氧化物半導體、鋁-鎵-鋅-氧基氧化物半導體、或錫-鋁-鋅-氧基氧化物半導體；二成分之金屬氧化物，例如銦-鋅-氧基氧化物半導體、錫-鋅-氧基氧化物半導體、鋁-鋅-氧基氧化物半導體、鋅-鎂-氧基氧化物半導體、錫-鎂-氧基氧化物半導體、銦-鎂-氧基氧化物半導體、或銦-鎵-氧基氧化物半導體；單一成分之金屬氧化物，例如銦-氧基氧化物半導體、錫-氧基氧化物半導體、或鋅-氧基氧化物半導體；或類似者。上述氧化物半導體可包括銦、鎵、錫、及鋅以外之一元素，例如SiO2。例如，一銦-鎵-鋅-氧基氧化物半導體係指一包括銦(In)、鎵(Ga)、鋅(Zn)之氧化物半導體，且其成分比並無特別限制。
特別是，當無電場且時，銦-鎵-鋅-氧基氧化物半導體材料具有相當高電阻且斷開(OFF)狀態電流可充分減低。此外，銦-鎵-鋅-氧基氧化物半導體材料具有高場效遷移率，因而適合作為一半導體裝置用之半導體材料。就銦-鎵-鋅-氧基氧化物半導體材料之一典型範例而言，可使用一由InGaO3(ZnO) m (m＞0)表示者。此外，也可為一由M取代鎵且由InMO3(ZnO) m (m＞0)表示之氧化物半導體材料。在此，M表示一或多個選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)、及類似者之金屬元素。例如，M可以是鎵、鎵與鋁、鎵與鐵、鎵與鎳、鎵與錳、鎵與鈷、或類似者。應該注意的是上述成分僅為依據一晶體結構而提出之範例。
就一藉由濺鍍法以形成氧化物半導體層之靶材而言，較佳使用一具有等式In：Ga：Zn=1：x：y(x為0或以上，及y為0.5至5(含))組成比靶材。例如，可以使用一具有等式In2O3：Ga2O3：ZnO=1：1：2(莫耳比)組成比之金屬氧化物靶材，或類似者。另者，也可以使用一具有等式In2O3：Ga2O3：ZnO=1：1：1(莫耳比)組成比之金屬氧化物靶材、一具有等式In2O3：Ga2O3：ZnO=1：1：4(莫耳比)組成比之金屬氧化物靶材、或一具有等式In2O3：Ga2O3：ZnO=1：0：2(莫耳比)之組成比之金屬氧化物靶材。
當銦-鋅-氧基材料使用作為氧化物半導體時，一欲使用之靶材具有等式In：Zn=50：1至1：2原子比之組成比(In2O3：ZnO=25：1至1：4，莫耳比)，較佳為In：Zn=20：1至1：1原子比之組成比(In2O3：ZnO=10：1至1：2，莫耳比)，最佳為In：Zn=15：1至1.5：1原子比之組成比(In2O3：ZnO=15：2至3：4，莫耳比)。例如，當In：Zn：O=X：Y：Z原子比時，用於沈積銦-鋅-氧基氧化物半導體之靶材具有Z＞1.5X+Y原子比之組成比。
在此實施例中，一具有非晶性結構之氧化物半導體層係使用銦-鎵-鋅-氧基金屬氧化物靶材藉由濺鍍法形成。金屬氧化物靶材中之金屬氧化物之相對密度為80%或更高，較佳為95%或更高，最佳為99.9%或更高。藉由使用高相對密度之金屬氧化物靶材，氧化物半導體層可形成具有一厚實結構。
供氧化物半導體層在其中形成之環境較佳為稀有氣體(典型上為氬)環境、氧氣環境、或是一包括稀有氣體(典型上為氬)與氧氣之混合環境。更明確地，較佳使用一高純度氣體環境，例如，已去除雜質(例如氫、水、羥基、或氫化物)至1 ppm或更低(較佳至10 ppb或更低)之高純度氣體。
在氧化物半導體層之形成中，例如一欲處理之物件放置於一保持在減壓下之製程室內，且物件加熱至一較高於或等於100℃且較低於550℃之溫度，較佳為200℃至400℃(含)。另者，在氧化物半導體層之形成中之物件溫度可為室溫(25℃±10℃，15℃至35℃(含))。當製程室內之水氣去除時，導入已去除氫、水、及類似者之濺鍍氣體，並使用上述靶材；即可形成氧化物半導體層。在物件加熱時形成氧化物半導體層，藉此可減少氧化物半導體層中之雜質。此外，因濺鍍所致之損壞可以減低。為了去除製程室內之水氣，較佳使用一捕集真空幫浦。例如，可以使用低溫幫浦、離子幫浦、或鈦昇華幫浦。再者，可以使用一備有冷凝器之渦輪分子幫浦。藉由一低溫幫浦或類似者抽除，可以從製程室內去除氫、水、及類似者，藉此使氧化物半導體層中所含之雜質濃度得以降低。
氧化物半導體層可以在下列條件下形成，例如，物件與靶材之間之距離為170 mm，壓力為0.4 Pa，直流(DC)電源為0.5 kW，及環境為氧氣(氧：100%)環境、氬氣(氬：100%)環境、或包括氧與氬在內之混合環境。應該注意的是以一脈衝式直流(DC)電源較佳，因為薄膜形成時所產生之粉末物質(亦稱為顆粒或粉塵)可減少且薄膜厚度得以均一。氧化物半導體層之厚度為1 nm至50 nm(含)，較佳為1 nm至30 nm(含)，最佳為1 nm至10 nm(含)。此一厚度氧化物半導體層之使用可以抑制由迷你化所造成之短通道效應。應該注意的是氧化物半導體層之適當厚度係依欲使用之氧化物半導體材料、半導體裝置之應用、或類似者而有所不同；因此，厚度也可以根據材料、應用、或類似者而定。
應該注意的是氧化物半導體層係藉由濺鍍法形成，較佳執行逆向濺鍍，其中藉由導送入氬氣並產生電漿，使得附著於一欲供氧化物半導體層形成之表面(例如絕緣層128之一表面)上之物質被去除。在此，逆向濺鍍係指一方法，其中離子與欲處理基板之一表面碰撞，以利調整該表面，其對比於一般濺鍍，其中離子係與一濺鍍靶材碰撞。令離子與一欲處理表面碰撞之方法之範例為在氬氣環境下施加高頻率電壓至該表面，使得電漿產生於一物件附近。應該注意的是若不用氬氣環境，則可以使用氮氣、氦氣、氧氣、或類似者之環境。隨後，較佳在氧化物半導體層上執行熱處理(第一熱處理)。藉由第一熱處理，氧化物半導體層中之過量氫(包括水及羥基在內)即可去除，氧化物半導體層之結構可獲改善，且能量隙中之缺陷狀態可以減少。第一熱處理之溫度例如高於或等於300℃且低於550℃，或400℃至500℃(含)。
熱處理可在一情況下執行，例如，物件導送入一備有耐熱元件或類似者之電爐內且在氮氣環境中以450℃加熱一小時。在熱處理期間，氧化物半導體層不曝露於空氣，以防止水及氫侵入。
熱處理設備並不限於一電爐，其亦可為一裝置，藉由來自一媒體(例如熱氣)之熱傳導或熱輻射以加熱一欲處理物件。舉例而言，可以使用一快速熱退火(RTA)設備，例如一燈式快速熱退火(LRTA)設備或一氣體快速熱退火(GRTA)設備。LRTA設備係一利用燈具(例如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈)發出之光之輻射(電磁波)以加熱一欲處理物件的設備。GRTA設備係一利用高溫氣體以供熱處理的設備。就氣體而言，其使用一不與熱處理物件發生反應之惰性氣體(例如氮)或稀有氣體(例如氬)。
例如，就第一熱處理而言，GRTA處理執行時物件放置於加熱之惰性氣體環境中並加熱數分鐘，及從惰性氣體環境中取出。GRTA處理使高溫熱處理可在短時間達成。再者，GRTA處理可以在超過上溫度限制之溫度處理。須注意可在處理期間使惰性氣體變成一含氧之氣體。這是因為氧空位所致能量隙中之缺陷狀態可以藉由在一含氧之環境中執行第一熱處理而減少。
應該注意的是就惰性氣體環境而言，較佳使用一包括氮氣或稀有氣體(例如氦、氖、或氬)以作為其主要成分且不包括水、氫、或類似者之環境。例如，導送入熱處理設備內之氮氣或稀有氣體(例如氦、氖、或氬)之純度為高於或等於6N(99.9999%)或更高，較佳為高於或等於7N(99.99999%)(亦即，雜質濃度低於或等於1ppm，較佳為低於或等於0.1 ppm)。
在任何情況中一具有極優異特徵之電晶體皆可藉由使用一i型(固有)或實質上i型之氧化物半導體層取得，該氧化物半導體層即透過第一熱處理減少雜質而取得。上述熱處理(或第一熱處理)具有去除氫、水、或類似者之效果，及可視為脫水處理、脫氫處理、或類似者。脫水處理或脫氫處理例如可以在氧化物半導體層形成後、閘極絕緣層形成後、或一閘極形成後執行。此脫水處理或脫氫處理可以執行一或多次。
氧化物半導體層之蝕刻可以在熱處理之前或之後執行。乾式蝕刻較佳用於元件迷你化，但是也可以使用溼式蝕刻。蝕刻氣體及蝕刻劑可以根據一欲蝕刻材料而適當選擇。應該注意的是在元件之間未發生漏電流與類似問題之情況中，可以使用氧化物半導體層且不必處理成凸塊狀。接著，形成與氧化物半導體層144接觸之閘極絕緣層146。此時，在閘極絕緣層146上，閘極148a形成於一與氧化物半導體層144重疊之區域中(參閱圖4C)。
閘極絕緣層146可以藉由CVD法、濺鍍法、或類似者形成。閘極絕緣層146較佳包括氧化鎵、氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x＞0，y＞0))、供氮添加至此之矽酸鉿(HfSixOyNz(x＞0，y＞0，z＞0))、供氮添加至此之鋁酸鉿(HfAlxOyNz(x＞0，y＞0，z＞0))、及類似者。閘極絕緣層146可具有一單層式結構或一堆疊層式結構。閘極絕緣層146之厚度並無特別限制；在半導體裝置迷你化之情況中，閘極絕緣層146較佳為薄狀，以確保電晶體之操作。例如，在使用氧化矽之情況中，厚度可為1 nm至100 nm(含)，較佳為10 nm至50 nm(含)。
當閘極絕緣層係如上所述地薄時，因穿隧效應所致之閘極漏電流問題或類似者即可減少。為了解決閘極漏電流問題，閘極絕緣層146較佳使用高介電常數(高k)材料形成，例如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x＞0，y＞0))、供氮添加至此之矽酸鉿(HfSixOyNz(x＞0，y＞0，z＞0))、或供氮添加至此之鋁酸鉿(HfAlxOyNz(x＞0，y＞0，z＞0))。藉由一高k材料使用於閘極絕緣層146，以確保電氣特徵且閘極絕緣層146之厚度可增大，以防止閘極漏電流。應該注意的是可以使用一包括高k材料在內之薄膜與一包括氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁、及類似者在內之薄膜的堆疊層式結構。
在閘極絕緣層146形成之後，第二熱處理較佳在一惰性氣體環境或一氧氣環境中進行。熱處理之溫度為200℃至450℃(含)，較佳為250℃至350℃(含)。例如，熱處理可在一氮氣環境中以250℃進行一小時。第二熱處理可以減少電晶體之電氣特徵變化。再者，在閘極絕緣層146包括氧之情況中，氧可供給至氧化物半導體層144，以填充氧化物半導體層144中之氧空位，藉以形成一i型(固有)或實質上i型之氧化物半導體層144。應該注意的是本實施例中第二熱處理係在閘極絕緣層146形成之後執行，但是第二熱處理之時序並不限於此。例如，第二熱處理可以在閘極形成之後執行。或者，第一熱處理及第二熱處理可以依序執行，第一熱處理可以使第二熱處理加倍，或第二熱處理可以使第一熱處理加倍。如上所述，第一熱處理及第二熱處理至少執行其中之一，藉以盡量排出不屬於氧化物半導體主要成分之雜質並且可淨化氧化物半導體層144。
閘極148a可以藉由在閘極絕緣層146上形成一導電層及隨後選擇性蝕刻導電層而形成。欲處理成閘極148a之導電層可以使用PVD法(例如濺鍍法)、或CVD法(例如電漿CVD法)形成。詳細內容相似於源極或汲極142a或類似者；故可參考其說明。透過上述製程即可形成電晶體162。
接著，絕緣層150形成用於覆蓋閘極絕緣層146與閘極148a，隨後電極149a形成用於覆蓋絕緣層150及形成於一與源極或汲極142a重疊之區域中(參閱圖4D)。在絕緣層150形成前，可以將位於一欲形成電容器164之區域中之閘極絕緣層146去除。藉由將位於欲形成電容器164之區域中之閘極絕緣層146去除，電容器164之電容即可增加。絕緣層150可藉由CVD法、濺鍍法、或類似者形成。詳細內容相似於閘極絕緣層146或類似者；故可參考其說明。
電極149a可以藉由在絕緣層150上形成一導電層及隨後選擇性蝕刻導電層而形成。欲處理成電極149a之導電層可以使用PVD法(例如濺鍍法)、或CVD法(例如電漿CVD法)形成。詳細內容相似於源極或汲極142a或類似者；故可參考其說明。透過上述製程即可形成電容器164。電極149a係一電容器電極，其較佳形成用於與電晶體162之閘極148a之至少一部分重疊。此外，電極149a可形成用於與電晶體160之閘極110之至少一部分重疊。這是因為藉由使用此一結構，電路之面積可以大幅減少。應該注意的是此結構因為使用不同導電層以供閘極148a與電極149a之形成，當閘極148a與電極149a使用一導電層形成時，其將因形成製程上的限制而難以充分減小這些電極之間之距離。對比之下，當閘極148a與電極149a使用不同導電層形成時，這些電極之間之距離可以充分減小，甚至可使用其電極彼此部分重疊之一結構，此導致較高積合度。接著，絕緣層151與絕緣層152形成於絕緣層150與電極149a上(參閱圖5A)。絕緣層151與絕緣層152可以藉由PVD法、CVD法、或類似者形成。絕緣層151與絕緣層152可以使用一包括無機絕緣材料在內之材料形成，例如氧化矽、氧氮化矽、氮化矽、氧化鉿、或氧化鋁。
應該注意的是針對絕緣層151與絕緣層152而言，較佳使用一低介電常數之材料或一低介電常數之結構(例如多孔性結構)。這是因為當絕緣層151與絕緣層152具有低介電常數時，在佈線、電極、或類似者之間產生的電容可以減少且可以達成較高速度之操作。應該注意的是儘管絕緣層151與絕緣層152之一堆疊式結構使用在本實施例中，本發明之實施例不限於此。一單層式結構或一包括三或多層在內之堆疊式結構皆可使用。另一種方式，可以省略絕緣層。應該注意的是絕緣層152較佳形成具有一平坦表面。這是因為當絕緣層152具有一平坦表面時，一電極、一佈線、或類似者即可有利地形成於絕緣層152上，即使是在半導體裝置迷你化的情況下。應該注意的是絕緣層152可以藉由一方法而平坦化，例如化學機械研磨(CMP)處理。
接著，一到達源極或汲極142b之開孔153形成於閘極絕緣層146、絕緣層150、絕緣層151、及絕緣層152上(參閱圖5B)。開孔153係使用一遮罩或類似者以選擇性蝕刻形成。在此，開孔153較佳形成於一與電極126重疊之區域中。藉由在此區域中形成開孔153，元件面積可以避免因電極之一接觸區而增加。易言之，半導體裝置之積合度可以改善。
接著，電極154形成於開孔153中，且與電極154接觸之佈線156係形成於絕緣層152上(參閱圖5C)。電極154可依此方式形成，例如一導電層藉由PVD法、CVD法、或類似者形成於一包括開孔153在內之區域中，且部分之導電層藉由蝕刻處理、CMP處理、或類似者去除。
更明確地說，可以使用一方法，其中一薄鈦膜藉由PVD法形成於一包括開孔153在內之區域中及一薄氮化鈦膜藉由CVD法形成，及隨後一鎢膜形成以填注開孔153。在此，由PVD法形成之鈦膜具有一減少供鈦膜形成於其上之氧化物膜(例如原生氧化物膜)的功能，並藉此降低其與下層電極或類似者(在此為源極或汲極142b)之接觸電阻。在鈦膜形成後所形成之氮化鈦膜具有一抑制導電性材料擴散的障壁功能。一銅膜可以在鈦、氮化鈦、或類似者之障壁膜形成後藉由一電鍍法形成。
應該注意的是在電極154係藉由去除部分之導電層而形成的情況中，較佳將電極154之一表面平坦化。例如，當一薄鈦膜或一薄氮化鈦膜形成於一包括開孔153在內之區域中及隨後一鎢膜形成以填注開孔153時，鎢膜、鈦膜、氮化鈦膜、或類似者之一不必要部分即可去除及表面之平坦度可以藉由後續之CMP處理而改善。包括電極154在內之表面在此情況中被平坦化，使得一電極、一佈線、一絕緣層、一半導體裝置、或類似者可以在後續步驟中有利地形成。
佈線156可以藉由PVD法(例如濺鍍法)、或CVD法(例如電漿CVD法)形成一導電層及隨後將導電層製成圖案而形成。就一用於導電層之材料而言，可以使用一選自鋁、鉻、銅、鉭、鈦、鉬、及鎢之元素；一包括這些元素任一者作為其一成分之合金；或類似者。錳、鎂、鋯、鈹、釹、鈧、或一包括這些元素任一者組合型態在內之材料皆可使用。詳細內容相似於源極或汲極142a、142b、及類似者。
透過上述步驟，包括淨化氧化物半導體層144及電容器164在內之電晶體162即完成(參閱圖5C)。在本實施例所述之電晶體162中，因為氧化物半導體層144被淨化，其氫濃度低於或等於5×1019 atoms/cm3，較佳為低於或等於5×1018 atoms/cm3，最佳為低於或等於5×1017 atoms/cm3。此外，氧化物半導體層144之載體密度(例如低於1×1012/cm3，較佳低於1.45×1010/cm3)較低於一般矽晶圓者(大約1×1014/cm3)。因此，斷開狀態電流相當低。例如，電晶體162在室溫時(25℃)之斷開狀態電流(在此即每微米(μm)通道寬度之電流)係小於或等於100 zA(1 zA(zeptoampere)為1×10-21A)，較佳為小於或等於10 zA。
藉由使用淨化之固有氧化物半導體層144，電晶體之斷開狀態電流可以充分減少。再者，藉由使用此一電晶體，可以取得一將儲存資料保留一極長時間的半導體裝置。藉由使用不同導電層形成電晶體162之閘極148a與電容器164之電極149a以及藉由設置絕緣層150以覆蓋電晶體162，閘極與電容器電極之間之距離可以充分減小。此提供一結構且其中這些電極局部重疊於彼此，藉此提供一具較高積合度之半導體裝置。
＜變換型式範例＞接著，圖1A及1B中之半導體裝置之另一結構將參考圖6A及6B說明於後。
＜半導體裝置之截面結構與平面結構＞圖6A係半導體裝置之截面圖，及圖6B係半導體裝置之平面圖。在此，圖6A揭示一沿圖6B之線C1-C2及線D1-D2所取之截面圖。類似於圖1A及1B中所揭示之半導體裝置圖6A及6B所揭示之半導體裝置包括電晶體160，其包括下方部分中之一第一半導體材料；及電晶體162，其包括上方部分中之一第二半導體材料。在此，第一半導體材料及第二半導體材料較佳為彼此相異。例如，第一半導體材料可以是一非氧化物半導體之材料(矽)及第二半導體材料可以是氧化物半導體。一包括非氧化物半導體之半導體材料(例如單晶矽)在內之電晶體容易以高速操作。另方面，一包括氧化物半導體在內之電晶體則因其特徵而可長時間保持電荷。
圖6A及6B中之半導體裝置與圖1A及1B中之半導體裝置之間的其中一項差異在於一將電晶體160連接至電晶體162之方法。在圖1A及1B之半導體裝置中，電極126形成於一與部分金屬化合物區124接觸之區域中，且位於下方部分中之電晶體160之金屬化合物區124與位於上方部分中之電晶體162之源極或汲極142b係透過電極126而電氣連接於彼此。對比之下，在圖6A及6B之半導體裝置中，位於上方部分中之電晶體162之源極或汲極142b則與位於下方部分中之電晶體160之金屬化合物區124直接接觸。圖6A及6B中之半導體裝置與圖1A及1B中之半導體裝置之間的另一項差異在於一連接位於上方部分中之電晶體162與佈線156之方法。在圖1A及1B之半導體裝置中，其形成與源極或汲極142b接觸之電極154，且電晶體162之源極或汲極142b與佈線156係透過電極154而電氣連接於彼此。對比之下，在圖6A及6B之半導體裝置中，佈線156則與電晶體162之源極或汲極142b直接接觸。應該注意的是在圖6A及6B中，一供源極或汲極142b接觸於電晶體160之源極區與汲極區其中之一的區域係重疊於一供源極或汲極142b接觸於佈線156以利將一記憶體單元連接至另一記憶體單元的區域。此一布局可供增加積合度。
＜製造半導體裝置之方法＞圖6A及6B中所示半導體裝置之一製造方法將說明於後，特別是，上方部分中之電晶體162之源極或汲極。如同圖2A至2D及圖3A至3D中所示之步驟，通道形成區116、雜質區120、及金屬化合物區124形成於基板中，且閘極絕緣層108及閘極110形成於基板上。隨後，絕緣層128形成以覆蓋已形成之組件。據此，電晶體160即形成。
接著，CMP處理係執行於絕緣層128上，以曝露出閘極110之上表面。就用於曝露出閘極110之上表面的處理而言，蝕刻處理或類似者也可以如CMP處理使用，以利於改善稍後形成之電晶體162之特徵，絕緣層128之表面較佳製成越平坦越好。接著，一到達電晶體160之金屬化合物區124的開孔係形成於絕緣層128中。開孔係使用一遮罩或類似者以選擇性蝕刻形成。
接著，一導電層藉由PVD法、CVD法、或類似者形成於一包括開孔在內之區域中。隨後，部分之導電層藉由蝕刻處理、CMP處理、或類似者去除，藉以形成源極或汲極142a與源極或汲極142b。導電層形成用於填充開孔，藉此使金屬化合物區124與源極或汲極142b直接接觸於彼此。接著，在圖4B至4D所示之步驟中，形成源極或汲極142a與源極或汲極142b上之氧化物半導體層144、與氧化物半導體層144接觸之閘極絕緣層146、閘極絕緣層146上之閘極148a、閘極148a上之絕緣層150、及絕緣層150上之電極149a。
接著，如同圖5A至5C中所示之步驟，絕緣層151與絕緣層152形成用於覆蓋電極149a。在絕緣層151與絕緣層152形成之後，一到達源極或汲極142b之開孔係形成於絕緣層152、絕緣層151、絕緣層150、及閘極絕緣層146中。開孔係使用一遮罩或類似者以選擇性蝕刻形成。接著，一導電層藉由PVD法、CVD法、或類似者形成於一包括開孔在內之區域中。隨後，部分之導電層藉由蝕刻處理、CMP處理、或類似者去除，藉以形成佈線156。
透過上述製程，即可形成圖6A及6B中之半導體裝置。在圖6A及6B之半導體裝置中，下方部分中之電晶體160與上方部分中之電晶體162之間的直接連接，及上方部分中之電晶體162與佈線156之間的直接連接係各透過位於上方部分中之電晶體162之源極或汲極142b達成，而不形成另一電極。所以可省略一個步驟。因此，本實施例中所述之半導體裝置可用低成本製成。本實施例中所述之結構、方法、及類似者可與其他實施例中所述之結構及方法之任一者適當組合。
(實施例2)
在此實施例中，根據本發明之另一實施例的一半導體裝置之一結構與一製造方法將參考圖7A及7B、圖8A至8H、圖9A至9E、及圖10A及10B說明於後。
＜半導體裝置之截面結構與平面結構＞
圖7A及7B揭示根據本實施例之半導體裝置之一結構範例。圖7A係半導體裝置之截面圖，及圖7B係半導體裝置之平面圖。在此，圖7A揭示一沿圖7B之線E1-E2及線F1-F2所取之截面圖。圖7A及7B中所示之半導體裝置包括一電晶體560，其包括下方部分中之一第一半導體材料；及一電晶體562，其包括上方部分中之一第二半導體材料。在此，第一半導體材料及第二半導體材料較佳為彼此相異。例如，第一半導體材料可以是一非氧化物半導體之材料(矽)及第二半導體材料可以是氧化物半導體。一包括非氧化物半導體之半導體材料(例如單晶矽)在內之電晶體容易以高速操作。另方面，一包括氧化物半導體在內之電晶體則因其特徵而可長時間保持電荷。
儘管在本說明中兩電晶體皆為n通道電晶體，應該瞭解的是其也可以使用p通道電晶體。由於本發明之技術特性在於一半導體材料之使用，像是氧化物半導體，其可充分減小斷開(OFF)狀態電流，對電晶體562而言，以利於保留資料，因此不需要對其限制特定條件，例如半導體裝置之結構、材料、或類似者。
圖7A及7B中所示之電晶體560包括一設置於一基板500上之一半導體層中的通道形成區526、設置用於使通道形成區526夾置於其間的雜質區528、一設置於通道形成區526上之閘極絕緣層522a、及一設置於閘極絕緣層522a上之閘極524a。易言之，圖7A及7B中之電晶體560與圖1A及1B中之電晶體160之間的其中一項差異在於通道形成區是否形成於半導體層中。也可以說一半導體基板使用在圖1A及1B中，而一SOI基板使用在圖7A及7B中。應該注意的是一在圖中為了方便說明而未繪出其源極與汲極的電晶體也視為一電晶體。
一電極530連接於電晶體560之雜質區528之一部分。在此，電極530使用作為電晶體560之一源極或一汲極。一絕緣層534係設置用於覆蓋電晶體560。應該注意的是為了增加積合度，較佳為電晶體560不包括圖7A及7B中所示之側壁絕緣層。另方面，當電晶體560之特徵有優先性時，側壁絕緣層可形成於閘極524a之一側表面上且雜質區528可包括一不同雜質濃度之區域。
圖7A及7B中之電晶體562相同於圖1A及1B中之電晶體162。易言之，圖7A及7B中之電晶體562包括一設於絕緣層534上之源極或汲極542a與源極或汲極542b、一電氣連接於源極或汲極542a與源極或汲極542b之氧化物半導體層544、一覆蓋源極或汲極542a、源極或汲極542b、及氧化物半導體層544之閘極絕緣層546、及一設於閘極絕緣層546上以利與氧化物半導體層544重疊之閘極548a。再者，圖7A及7B中之一電容器564相同於圖1A及1B中之電容器164。易言之，圖7A及7B中之電容器564包括源極或汲極542a、氧化物半導體層544、閘極絕緣層546、一絕緣層550、及一電極549a。源極或汲極542a使用作為電容器564之一電極且電極549a使用作為電容器564之另一電極。上述實施例可參考於其他細節。圖7A及7B中之下列結構也相似於圖1A及1B中者：一絕緣層551設置於電晶體562與電容器564上；一絕緣層552設置於絕緣層551上；一電極554設在一形成於閘極絕緣層546、絕緣層550、絕緣層551、絕緣層552、及類似者內之開孔中；及一連接至電極554之佈線556設置於絕緣層552上。
＜SOI基板之製造方法＞
接著，一用於形成上述半導體裝置之SOI基板之製造方法之範例將參考圖8A至8H說明於後。首先，製備基板500(參閱圖8A)。就基板500而言，可以使用一由絕緣體形成之基板。其特定範例包括多種使用在電子工業中之玻璃基板，例如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、及鋇硼矽酸鹽玻璃；一石英基板；一陶瓷基板；及一藍寶石基板。再者，可以使用一含有氮化矽與氮化鋁以作為其主要成分之陶瓷基板，且其熱膨脹係數接近於矽者。
或者，一半導體基板(例如單晶矽基板或單晶鍺基板)可以使用作為基板500。在使用一半導體基板作為基板500之情形中，可以輕易取得一高品質之SOI基板，因為熱處理之溫度上限可以比使用一玻璃基板或類似者之情形高。在此，就一半導體基板而言，可以使用一太陽能級矽(SOG-Si)基板或類似者。或者，可以使用一多晶性半導體基板。在使用一太陽能級矽基板、一多晶性半導體基板、或類似者之情形中，製造成本可以比使用一單晶矽基板或類似者之情形低。
在此實施例中，其揭述一玻璃基板使用作為基板500。當一可有較大尺寸且低廉之玻璃基板使用作為基板500時，即可達成成本降低。
基板500之一表面較佳為預先清洗。更明確地說，基板500係以氫氯酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、過氧氫氨混合物(APM)、稀釋之氫氟酸(DHF)、氫氟酸、過氧化氫水、及純水之混合液(FPM)進行超音波清洗。透過諸清洗處理，基板500之表面平坦度可以改善，且殘留在基板500之表面上的研磨顆粒也可去除。
接著，一含氮層502(例如一包括含氮絕緣膜(例如氮化矽膜(SiNx)或氮氧化矽膜(SiNxOy(x＞y)))在內之層)形成於基板500之表面上(參閱圖8B)。含氮層502可以藉由CVD法、濺鍍法、或類似者形成。在本實施例中形成之含氮層502使用作為一用於接合單晶性半導體層之層(即接合層)。含氮層502也使用作為一障壁層，用於防止基板中所含之雜質(例如鈉(Na))擴散至單晶性半導體層內。
如上所述，由於含氮層502在本實施例中使用作為接合層，含氮層502較佳形成具有一定之表面平坦度。更明確地說，含氮層502係形成以致使其具有0.50 nm或更低之平均表面粗度(Ra，亦稱為算術平均偏差)及0.60 nm或更低之均方根表面粗度(RMS)，較佳為0.35 nm或更低之平均表面粗度及0.45 nm或更低之均方根表面粗度。應該注意的是針對上述平均表面粗度及均方根表面粗度而言，例如可以使用一由在10μm×10μm區域上進行的測量所得之值。厚度在10 nm至200 nm範圍內，較佳為50 nm至100 nm。藉由此一高表面平坦度，單晶性半導體層在一後續步驟中之缺陷性接合即可避免。
接著，製備一接合基板。在此，一單晶性半導體基板510使用作為接合基板(參閱圖8C)。應該注意的是儘管一單晶性基板510使用作為接合基板，接合基板之結晶性並不必侷限於單晶性。
就單晶性半導體基板510而言，一單晶性半導體基板例如可以使用14族之元素形成，例如一單晶矽基板、一單晶鍺基板、或一單晶矽鍺基板。再者，也可以使用砷化鎵、磷化銦、或類似者之一化合物半導體基板。市面上有售之矽基板之典型範例為5吋(125 mm)直徑、6吋(150 mm)直徑、8吋(200 mm)直徑、12吋(300 mm)直徑、及16吋(400 mm)直徑之圓形矽基板。應該注意的是單晶性半導體基板510之形狀不限於圓形，及單晶性半導體基板510可以是一例如處理成長方形或類似者之基板。再者，單晶性半導體基板510可以藉由Czochralski(Cz)法或Floating Zone(FZ)法形成。一氧化物膜512形成於單晶性半導體基板510之一表面上(參閱圖8D)。就污染物之去除上而言，在氧化物膜512形成前，單晶性半導體基板510之表面較佳使用氫氯酸/過氧化氫混合物(HPM)、硫酸/過氧化氫混合物(SPM)、過氧氫氨混合物(APM)、稀釋之氫氟酸(DHF)、氫氟酸、過氧化氫水、純水之混合液(FPM)、或類似者清洗。或者，稀釋之氫氟酸與臭氧水可以交替釋出以供清洗。
氧化物膜512可形成具有一單層式結構或一包括氧化矽膜、氧氮化矽膜、及類似者在內之堆疊層式結構。就一用於形成氧化物膜512之方法而言，可以使用熱氧化法、CVD法、濺鍍法、或類似者。在氧化物膜512由CVD法形成之情況中，氧化矽膜較佳使用有機矽烷形成，例如正矽酸乙酯(縮寫為TEOS)(化學式：Si(OC2H5)4)，以達成良好之接合。
在此實施例中，氧化物膜512(在此為SiOx膜)係藉由在單晶性半導體基板510上執行熱氧化處理而形成。熱氧化處理較佳在一供鹵素加入之氧化環境中執行。例如，單晶性半導體基板510之熱氧化處理係在一供氯(Cl)加入之氧化環境中執行，藉此使氧化物膜512可以透過氯氧化而形成。在此情況中，氧化物膜512係一含氯原子之膜。藉由此氯氧化，可以捕集屬於外來雜質之重金屬(例如鐵(Fe)、鉻(Cr)、鎳(Ni)、或鉬(Mo))及形成金屬之氯化物並且去除至外界；因此，單晶性半導體基板510之污染可以減少。再者，在基板500與單晶性半導體基板510接合於彼此之後，氧化物膜512捕集來自於基板之雜質，例如氮，使得單晶性半導體基板510之污染可以避免。
應該注意的是氧化物膜512中所含之鹵素原子並不限於氯原子。氟原子也可以包括在氧化物膜512內。就單晶性半導體基板510表面之一氟氧化方法而言，可以使用一將單晶性半導體基板510浸泡在氟化氫(HF)溶液中且在氧化環境中進行熱氧化處理之方法、一在加入三氟化氮(NF3)之氧化環境中執行熱氧化處理之方法、或類似者。
接著，以一電場加速離子並以離子投射單晶性半導體基板510，離子即添加至單晶性半導體基板510，藉此在單晶性半導體基板510中之一預定深度形成一脆化區514，其晶體結構已受損(參閱圖8E)。脆化區514形成處之深度可藉由離子之動能、質量、電荷、或入射角、或類似者調整。脆化區514係在與離子平均貫穿深度大約相同之深度處形成。因此，欲自單晶性半導體基板510分離之單晶性半導體層之厚度可以隨著添加離子處之深度而調整。例如，平均貫穿深度可調整以致使一單晶性半導體層之厚度大約為10 nm至500 nm(含)，較佳為50 nm至200 nm(含)。離子投射處理可由一離子摻入設備或一離子植入設備執行。就離子摻入設備之一典型範例而言，目前有一非質量分離型設備，其中一製程氣體係經電漿激勵且一物件由產生之所有類型離子物種投射。在此設備中，物件係由電漿離子物種投射而無質量分離。對比之下，離子植入設備係一質量分離設備。在離子植入設備中，電漿中之離子物種係作質量分離且物件係由具有預定質量之離子物種投射。
在此實施例中將揭述一範例，其中一離子摻入設備用於將氫添加至單晶性半導體基板510。一含氫之氣體使用作為一源氣體。用於投射之離子中之H3 +的比例較佳設定高些。更明確地說，相對於H+、H2 +、及H3 +之總量，H3 +的比例較佳設定為50%或更高(最佳為80%或更高)。藉由高比例之H3 +，離子投射之效率可以提升。應該注意的是欲添加之離子並不限於氫離子。氦或類似者之離子亦可添加。再者，欲添加之離子並不限於一種離子，複數種離子亦可添加。例如，在使用離子摻入設備而同時以氫及氦進行投射之情況中，其步驟數可比在不同步驟中以氫及氦進行投射之情況中少，且稍後欲形成之一單晶性半導體層之表面粗度可以降低。
應該注意的是當脆化區514係以離子摻入設備形成時，重金屬也可添加；惟，因為離子投射是透過含鹵素離子之氧化物膜512執行，因重金屬所致之單晶性半導體基板510污染也得以避免。此時，基板500與單晶性半導體基板510面向於彼此，且含氮層502與氧化物膜512固接於彼此。因此，基板500與單晶性半導體基板510可接合於彼此(參閱圖8F)。當進行接合時，0.001 N/cm2至100 N/cm2(含)之壓力，例如1 N/cm2至20 N/cm2(含)之壓力，較佳為施加於基板500或單晶性半導體基板510之一部分。當接合表面接近於彼此並藉由施加一壓力而固接於彼此時，含氮層502與氧化物膜512之間之接合即在其固接於彼此之處產生，且此接合自動散布至幾乎整個面積。此接合是在凡德瓦(Van der Waals)力或氫鍵合作用下進行及可在室溫時進行。
應該注意的是在單晶性半導體基板510與基板500接合於彼此之前，欲接合於彼此之表面較佳進行表面處理。表面處理可以改善單晶性半導體基板510與基板500之間界面處之接合強度。就表面處理而言，溼式處理、乾式處理、或溼式處理與乾式處理之一組合皆可使用。或者，溼式處理可與不同之溼式處理組合使用，或乾式處理可與不同之乾式處理組合使用。
應該注意的是用於增加接合強度之熱處理可以在接合後執行。此熱處理係以脆化區514未發生分離時之溫度執行(例如一較高於或等於室溫且較低於400℃之溫度)。或者，含氮層502與氧化物膜512可在以此範圍內之一溫度加熱時接合。熱處理可以使用一熔爐、一加熱爐(例如電阻式加熱爐)、快速熱退火(RTA)設備、微波加熱設備、或類似者執行。應該注意的是上述溫度條件僅為一例，且本發明之一實施例不應被解釋為侷限於此範例。接著，熱處理係執行供單晶性半導體基板510在脆化區處分離，藉此使一單晶性半導體層516形成於基板500上，且含氮層502與氧化物膜512介置於其間(參閱圖8G)。
應該注意的是用於分離之熱處理之溫度需設定越低越好。這是因為分離之溫度越低，可以減少越多單晶性半導體層516之表面粗度。更明確地說，分離時之熱處理之溫度可以是300℃至600℃(含)，且當溫度為400℃至500℃(含)時熱處理更有效率。
應該注意的是在單晶性半導體基板510分離後，單晶性半導體層516可以用500℃或更高溫度進行熱處理，使得單晶性半導體層516中殘留之氫濃度減低。接著，單晶性半導體層516之表面藉由雷射光投射，以形成一單晶性半導體層518，其表面之平坦度改善且缺陷數減少(參閱圖8H)。須注意可以執行熱處理而非雷射光投射處理。
儘管本實施例中雷射光投射處理是在將單晶性半導體層516分離之熱處理後立即執行，本發明之一實施例並不限於此。雷射光投射處理可以在將單晶性半導體層516分離之熱處理後，及在將一具有許多單晶性半導體層516之缺陷的表面區域蝕除後執行。或者，雷射光投射處理可以在單晶性半導體層516之表面平坦度改善後執行。應該注意的是蝕刻處理可為溼式蝕刻或乾式蝕刻。再者，在此實施例中，在上述雷射光投射後，可以執行一減小單晶性半導體層516之厚度的步驟。為了減小單晶性半導體層516之厚度，乾式蝕刻及溼式蝕刻之任一者或兩者皆可使用。透過上述步驟，可以取得一具有良好特徵之單晶性半導體層518的SO1基板(參閱圖8H)。
＜製造半導體裝置之方法＞接著，一用於製造使用SO1基板之半導體裝置的方法，特別是一用於製造電晶體560的方法，將參考圖9A至9E說明於後。應該注意的是圖9A至9E揭示由圖8A至8H所示方法形成之SOI基板之一部分，且為對應於圖7A之一部分的截面圖。
首先，單晶性半導體層518係處理成一凸塊狀，以形成一半導體層520(參閱圖9A)。應該注意的是在此步驟之前或之後，一賦予n型導電率或p型導電率之雜質元素可添加至半導體層，以利於控制電晶體之臨限電壓。當包括在基板內之半導體材料為矽時，磷、砷、或類似者可以使用作為賦予n型導電率之雜質，及硼、鋁、鎵、或類似者可以使用作為賦予p型導電率之雜質。接著，一絕緣層522形成以覆蓋半導體層520，且一導電層524形成於一與半導體層520重疊之區域中之絕緣層522上(參閱圖9B)。
絕緣層522稍後欲處理成一閘極絕緣層。絕緣層522例如可以藉由在半導體層520之表面上進行熱處理(熱氧化處理、熱氮化處理、或類似者)而形成。高密度電漿處理可用於替代熱處理。高密度電漿處理例如可以使用一稀有氣體(例如氦(He)、氬(Ar)、氪(Kr)、或氙(Xe))、氧、氧化氮、氨、氮、氫、及類似者之任一者的混合氣體實施。毋須贅言，絕緣層可以藉由CVD法、濺鍍法、或類似者形成。絕緣層較佳具有一單層式結構或一堆疊層式結構，其包括含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x＞0，y＞0))、供氮添加至此之矽酸鉿(HfSixOyNz(x＞0，y＞0，z＞0))、供氮添加至此之鋁酸鉿(HfAlxOyNz(x＞0，y＞0，z＞0))、及類似者之薄膜。絕緣層例如可具有一1 nm至100 nm(含)之厚度，較佳為10 nm至50 nm(含)。在此，一含氧化矽之單層絕緣層係藉由電漿CVD法形成。導電層524稍後處理成一閘極絕緣層。導電層524可以使用一金屬材料形成，例如鋁、銅、鈦、鉭、或鎢。再者，包括導電性材料在內之層可以使用半導體材料形成，例如多晶矽。在形成包括導電性材料在內之層的方法上並無特別限制，而且許多薄膜形成方法(例如蒸鍍法、CVD法、濺鍍法、及旋塗法)之任一者皆可使用。應該注意的是在此實施例中，所揭述之範例中包括導電性材料在內之層係使用金屬材料形成。
隨後，絕緣層522與導電層524係選擇性蝕除，藉以在半導體層520上形成閘極絕緣層522a及閘極524a(參閱圖9C)。就蝕刻而言，較佳執行乾式蝕刻，但是溼式蝕刻也可以執行。一蝕刻氣體及一蝕刻劑可以根據一欲蝕刻材料而適當地選擇。接著，一賦予某一型導電率之雜質元素係使用閘極524a作為一遮罩而添加至半導體層520，藉此形成通道形成區526及雜質區528(參閱圖9D)。應該注意的是在此添加磷(P)或砷(As)，以形成一n通道電晶體；當形成一p通道電晶體時，則可添加一雜質元素如硼(B)、鋁(Al)或鎵(Ga)。在此，所添加之雜質之濃度可以適當設定。此外，用於激勵之熱處理是在雜質元素添加之後執行。
應該注意的是當半導體層520使用一含矽之材料形成時，一矽化物區可以藉由在部分之半導體層520中形成矽化物而形成，以利於進一步減小源極區與汲極區之電阻。矽化物區係以此方式形成，使得金屬可與半導體層接觸，且半導體層中之矽藉由熱處理(例如GRTA法、LRTA法、或雷射投射)而與金屬反應。就矽化物而言，例如可以使用矽化鈷或矽化鎳。在半導體層520呈薄狀之情況中，矽化反應可以進行到半導體層520底部。就一用於形成矽化物之金屬材料範例而言，除了鈷與鎳外，可以使用鈦、鎢、鉬、鋯、鉿、鉭、釩、釹、鉻、鉑、鈀、及類似者。
接著，電極530形成於一與部分雜質區528接觸之區域中。隨後，絕緣層534形成以覆蓋在上述步驟中形成之組件(參閱圖9E)。
電極530例如藉由形成一包括導電性材料在內之層及隨後選擇性蝕刻該層而形成。包括導電性材料在內之層可以使用金屬材料形成，例如鋁、銅、鈦、鉭、或鎢。再者，包括導電性材料在內之層可以使用半導體材料形成，例如多晶矽。在形成包括導電性材料在內之層的方法上並無特別限制，而且許多薄膜形成方法(例如蒸鍍法、CVD法、濺鍍法、及旋塗法)之任一者皆可使用。
另者，電極530可以藉由在絕緣層534形成後形成一到達絕緣層534中之雜質區528的開孔，及隨後填注該開孔而形成。
絕緣層534可以使用一包括無機絕緣材料在內之材料形成，例如氧化矽、氧氮化矽、氮化矽、或氧化鋁。將一低介電常數(低k)材料使用於絕緣層534尤佳，因為電極或佈線重疊所致之電容可以充分減小。應該注意的是絕緣層534可為一使用諸材料任一者形成之多孔性絕緣層。多孔性絕緣層具有一比高密度絕緣層者低之介電常數，因而容許電極或佈線所產生之電容進一步減小。另者，絕緣層534可以使用有機絕緣材料形成，例如聚醯亞胺或丙烯酸。應該注意的是儘管本文之絕緣層534具有一單層式結構，本發明之實施例並不限於此。絕緣層可具有一包括三或多層在內之堆疊層式結構或單層結構。
透過上述步驟，電晶體560使用SOI基板而形成(參閱圖9E)。包括非氧化物半導體在內之電晶體560可以高速操作。因此，當電晶體560使用作為一讀取電晶體時，讀取速度可以增加。再者，一邏輯電路(亦稱為算術電路)或類似者可以使用電晶體560形成。
接著，CMP處理係執行於絕緣層534上，以曝露出閘極524a與電極530之上表面(圖中未示)。就用於曝露出閘極524a與電極530之上表面的處理而言，蝕刻處理或類似者也可以如CMP處理使用，以利於改善稍後形成之電晶體562之特徵，絕緣層534之表面較佳製成越平坦越好。
應該注意的是在上述各步驟之前或之後，尚可執行一形成一電極、一佈線、一半導體層、一絕緣層、或類似者之步驟。例如，佈線可具有一多層式結構，其包括一絕緣層與一導電層之堆疊，以提供一高度整合之半導體裝置。
隨後，電氣連接於電晶體560之電晶體562與電容器564即形成(參閱圖7A)。由於電晶體562與電容器564之製造方法相似於電晶體162與電容器164，在此恕不予以贅述。上述實施例可用於參考製造方法之細節。
＜變換型式範例＞
接著，圖7A及7B中之半導體裝置之另-一結構將參考圖10A及10B說明於後。
＜半導體裝置之截面結構與平面結構＞
圖10A係半導體裝置之截面圖，及圖10B係半導體裝置之平面圖。在此，圖10A揭示一沿圖10B之線G1-G2及線H1-H2所取之截面圖。如同圖7A及7B者，圖10A及10B中所揭示之半導體裝置包括電晶體560，其包括下方部分中之一第一半導體材料；及電晶體562，其包括上方部分中之一第二半導體材料。在此，第一半導體材料及第二半導體材料較佳為彼此相異。例如，第一半導體材料可以是一非氧化物半導體之材料(矽)及第二半導體材料可以是氧化物半導體。一包括非氧化物半導體之半導體材料(例如單晶矽)在內之電晶體容易以高速操作。另方面，一包括氧化物半導體在內之電晶體則因其特徵而可長時間保持電荷。
圖10A及10B中之半導體裝置與圖7A及7B中之半導體裝置之間的其中一項差異在於一將電晶體560連接至電晶體562之方法。在圖7A及7B之半導體裝置中，電極530形成於一與部分雜質區528接觸之區域中，且位於下方部分中之電晶體560之雜質區528與位於上方部分中之電晶體562之源極或汲極542b係透過電極530而電氣連接於彼此。對比之下，在圖10A及10B之半導體裝置中，位於上方部分中之電晶體562之源極或汲極542b則與位於下方部分中之電晶體560之雜質區528直接接觸。
圖10A及10B中之半導體裝置與圖7A及7B中之半導體裝置之間的另一項差異在於一連接位於上方部分中之電晶體562與佈線556之方法。在圖7A及7B之半導體裝置中，其形成與源極或汲極542b接觸之電極554，且電晶體562之源極或汲極542b與佈線556係透過電極554而電氣連接於彼此。對比之下，在圖10A及10B之半導體裝置中，佈線556則與電晶體562之源極或汲極542b直接接觸。
圖10A及10B中之電晶體560係與圖7A及7B中之電晶體560相同。圖10A及10B中之電晶體562係與圖7A及7B中之電晶體562相同。再者，圖10A及10B中之電容器564係與圖7A及7B中之電容器564相同。上述實施例可用於參考其細節。
針對圖10A及10B中之半導體裝置之製造方法，特別是，位於上方部分中之電晶體562之源極或汲極之製造方法與佈線556之製造方法，上述實施例可供參考，故不贅述其細節。
本實施例中所述之結構、方法、及類似者可與其他實施例中所述之結構及方法之任一者適當組合。
(實施例3)
在此實施例中，在此實施例中，根據本發明之另一實施例的一半導體裝置之一結構與一製造方法將參考圖11A及11B及圖12A及12B說明於後。
＜半導體裝置之截面結構與平面結構＞
圖11A及11B揭示根據本實施例之半導體裝置之一結構範例。圖11A係半導體裝置之截面圖，及圖11B係半導體裝置之平面圖。在此，圖11A揭示一沿圖11B之線I1-I2及線J1-J2所取之截面圖。圖11A及11B中所示之半導體裝置包括電晶體160，其包括下方部分中之一第一半導體材料；及一電晶體262，其包括上方部分中之一第二半導體材料。在此，第一半導體材料及第二半導體材料較佳為彼此相異。例如，第一半導體材料可以是一非氧化物半導體之材料(矽)及第二半導體材料可以是氧化物半導體。一包括非氧化物半導體之半導體材料(例如單晶矽)在內之電晶體容易以高速操作。另方面，一包括氧化物半導體在內之電晶體則因其特徵而可長時間保持電荷。
儘管圖1A及1B中之電晶體160使用作為圖11A及11B中之下方部分中之電晶體，圖7A及7B中之電晶體560也可以替代使用。由於圖11A及11B中之上方部分中之電晶體262不同於上述實施例中之電晶體162，故僅詳細說明電晶體262。
在絕緣層128上，圖11A及11B中之電晶體262包括一絕緣層243a、嵌埋於絕緣層243a中之一源極或汲極242a與一源極或汲極242b、一和絕緣層243a之頂表面以及源極或汲極242a與源極或汲極242b之部分頂表面接觸的氧化物半導體層244、一覆蓋氧化物半導體層244之閘極絕緣層246、及一覆蓋閘極絕緣層246之閘極248a。
此外，與氧化物半導體層244接觸之絕緣層243a之上表面之一部分(特別是一與供組件形成處之表面呈平行的區域)具有1 nm或更小之均方根(RMS)粗度。絕緣層243a之上表面之一部分與源極或汲極242a之上表面之間之高度差或絕緣層243a之上表面之一部分與源極或汲極242b之上表面之間之高度差係小於5 nm。
如上所述，在本發明之一實施例中，電晶體262之一通道形成區設置於一具有1 nm或更小之均方根(RMS)粗度的極平坦區域上。或者，即使是電晶體262迷你化時，諸如短通道效應之問題皆可避免；因此，可以提供具良好特徵之電晶體262。
此外，氧化物半導體層244可以藉由改善供氧化物半導體層244形成處之表面平坦度而具有均一厚度；因此，電晶體262可具有改良之特徵。再者，由大高度差所造成之涵蓋範圍減少也可獲降低，且因氧化物半導體層244之一階級(斷接處)或一缺陷性連接所致之斷裂也可避免。
＜在上方部分中製造電晶體之方法＞
接著，半導體裝置之一製造方法將參考圖12A至12F說明於後。在此，圖12A至12F揭示圖11A及11B中所示電晶體262之一製造方法範例。應該注意的是圖2A至2D及圖3A至3D可供參考於下方部分中之電晶體160之製造方法，故不贅述其細節。
一導電層形成於絕緣層128、閘極110、電極126、及類似者上，及導電層係選擇蝕刻，藉此形成源極或汲極242a與源極或汲極242b(參閱圖12A)。接著，一絕緣層243形成用以覆蓋源極或汲極242a與源極或汲極242b(參閱圖12B)。上述實施例可供參考源極或汲極242a、源極或汲極242b、及絕緣層243之材料及形成方法，故不贅述其細節。
應該注意的是，就源極或汲極242a、242b形成前之一處理而言，CMP處理係執行於絕緣層128上，以曝露出閘極110與電極126之上表面。就用於曝露出閘極110與電極126之上表面的處理而言，蝕刻處理或類似者也可以如CMP處理使用，以利於改善電晶體262之特徵，絕緣層128之表面較佳製成越平坦越好。
接著，絕緣層243a係藉由CMP處理將絕緣層243薄化而形成(參閱圖12C)。在此，CMP處理係在此條件下執行，以致使源極或汲極242a、242b之表面曝露。CMP處理係在此條件下執行，以致使絕緣層243a之一表面之均方根(RMS)粗度成為1 nm或更小(較佳為0.5 nm或更小)。藉由在此條件下執行CMP處理，稍後供氧化物半導體層244形成處之一表面平坦度可以改善，且電晶體262之特徵也可以改善。
應該注意的是CMP處理可以僅執行一次或複數次。當CMP處理執行複數次時，較佳為第一次研磨是以高研磨速率執行及最後一次研磨是以低研磨速率執行。藉由不同研磨速率執行研磨，絕緣層243a之表面之平坦度可以進一步改善。
藉由上述CMP處理，絕緣層243a之上表面之一部分與源極或汲極242a之上表面之間之高度差或絕緣層243a之上表面之一部分與源極或汲極242b之上表面之間之高度差可設定小於5 nm。
接著，覆蓋上述表面之氧化物半導體層244形成接觸於源極或汲極242a、242b與絕緣層243a之一部分；接著，閘極絕緣層246形成用於覆蓋氧化物半導體層244(參閱圖12D)。
應該注意的是在本發明之一實施例中，供氧化物半導體層244形成處之一表面係充分平坦化。因此，即使是一具有小厚度之氧化物半導體層亦方便形成。此外，在本發明之一實施例中，氧化物半導體層244較佳具有一平坦截面形狀，如圖12D中所示。在氧化物半導體層244具有一平坦截面形狀之情況中，其相較於氧化物半導體層244不具有一平坦截面形狀之情況而可減少漏電流。
接著，在閘極248a形成於閘極絕緣層246上之後，一絕緣層250形成用於覆蓋閘極248a。接著，一電極249a形成於絕緣層250上(參閱圖12E)。
一電容器264之電極249a設置用於與電晶體262之閘極248a之至少一部分重疊。再者，電容器264之電極249a可設置用於與電晶體160之閘極110之至少一部分重疊。再者，電容器264之電極249a可設置用於與電晶體262之一通道形成區之至少一部分重疊。此一平面形布局可容許較高之積合度。
接著，一絕緣層251形成用於覆蓋絕緣層250與電極249a，及一絕緣層252形成用於覆蓋絕緣層251(參閱圖12F)。
透過上述步驟，電晶體262即可形成(參閱圖12F)。
本實施例中所述之結構、方法、及類似者可與其他實施例中所述之結構及方法之任一者適當組合。
(實施例4)
在此實施例中，在此實施例中，根據本發明之一實施例的一半導體裝置之一電路結構與操作情形將參考圖13A、13B、及13C說明於後。在圖13A、13B、及13C之電路圖之說明中，參考編號係與圖1A及1B中之半導體裝置者相同。應該注意的是在電路圖中，"OS"寫在一電晶體旁，以表示該電晶體包括氧化物半導體。
在圖13A之半導體裝置中，一第一寫入(1st線)及一電晶體160之源極係電氣連接於彼此，且一第二寫入(2nd線)及電晶體160之汲極係電氣連接於彼此。一第三寫入(3rd線)及一電晶體162之源極與汲極的其中之一係電氣連接於彼此，且一第四寫入(4th線)及電晶體162之閘極係電氣連接於彼此。電晶體160之閘極及電晶體162之源極與汲極的另一者係電氣連接於電容器164之一電極，及一第五寫入(5th線)及電容器164之另一電極係電氣連接於彼此。
在此，包括氧化物半導體在內之上述電晶體例如使用作為電晶體162。一包括氧化物半導體在內之電晶體之斷開(OFF)狀態電流極小。因此，當電晶體162在斷開狀態時，電晶體160之閘極中之一電位可以保持一段很長時間。藉由提供電容器164，供給至電晶體160之閘極的電荷容易保留且保留之資料容易讀取。
應該注意的是對於電晶體160並無特別限制。為了增加讀取資料之速度，例如較佳使用一高切換速度之電晶體，例如一使用單晶矽形成之電晶體。
或者，電容器164可以如圖13B中省略。
圖13A中之半導體裝置可以如文後所述寫入、保留、及讀取資料，其即利用電晶體160之閘極電位可以保持的特徵。
首先，資料之寫入及保留將說明於後。第四佈線之電位設定在一當電晶體162接通時之電位，藉此使電晶體162接通。因此，第三佈線之電位即施加於電晶體160之閘極與電容器164。亦即，預定電荷係施加於電晶體160之閘極(資料寫入)。在此，用於施加兩個不同電位之電荷(文後將施加低電位之電荷稱為電荷QL，及施加高電位之電荷稱為電荷QH)係透過第三佈線而施加。應該注意的是用於施加三或多個不同電位之電荷可用於改善儲存量。隨後，第四佈線之電位設定在一當電晶體162斷開時之電位，藉此使電晶體162斷開。因此，施加於電晶體160之閘極的電位即可保持(資料保留)。
由於電晶體162之斷開狀態電流大幅變小，電晶體160之閘極之電荷可保持一段長時間。
第二，資料之讀取將說明於後。當一預定電位(固定電位)施加於第一佈線時，一適當電位(讀出電位)施加於第五佈線，藉此使第二佈線之電位依電晶體160之閘極中所保持之電荷量而改變。這是因為通常當電晶體160係一n通道電晶體時，在QH施加於電晶體160之閘極情況中之一顯著臨限值Vth_H係較低於在QL施加於電晶體160之閘極情況中之一顯著臨限值Vth_L。在此，一顯著臨限值是指必須用於使電晶體160接通之第五佈線電位。因此，藉由將第五佈線之電位設定於一在Vth_H與Vth_L之間之電位V0，施加於電晶體160之閘極之電荷即可決定。例如，在QH施加於寫入之情況中，當第五佈線之電位設定於V0(＞Vth_H)時，電晶體160接通。在QL施加於寫入之情況中，即使當第五佈線之電位設定於V0(＜Vth_L)時，電晶體160仍斷開。因此，保留之資料可以藉由測量第二佈線之電位而讀取。
應該注意的是在記憶體單元呈陣列狀之情況中，必須只從一預定記憶體單元讀出資料。在預定記憶體單元之資料讀出且其他記憶體單元之資料不讀出之情況中，一在電晶體160呈斷開狀態且無關於閘極狀態之電位(亦即一低於Vth_H之電位)可施加於資料未被讀出的記憶體單元之第五佈線。或者，一在電晶體160呈接通狀態且無關於閘極狀態之電位(亦即一高於Vth_L之電位)可施加於資料未被讀出的記憶體單元之第五佈線。
第三，資料之重新寫入將說明於後。資料之重新寫入情形係相似於資料之寫入及保留者。亦即，第四佈線之電位設定在一當電晶體162接通時之電位，藉此使電晶體162接通。據此，第三佈線之電位(用於新資料之電位)即施加於電晶體160之閘極與電容器164。隨後，第四佈線之電位設定在一當電晶體162斷開時之電位，藉此使電晶體162斷開。因此，用於新資料之電荷施加於電晶體160之閘極。
在本發明之半導體裝置中，資料可以藉由上述之資料另一次寫入而直接重新寫入。因此，並不需要利用高電壓從一浮動閘抽取電荷(此為一快閃記憶體或類似者中所需者)，且因抹除操作所致之操作速度降低也可獲抑止。易言之，半導體裝置之高速操作可以達成。
應該注意的是電晶體162之源極或汲極係電氣連接於電晶體160之閘極，並因而具有一與使用作為非揮發性記憶體元件之浮動閘電晶體之浮動閘者相似的效果。電晶體162之源極或汲極與電晶體160之閘極電氣連接於彼此之部分因此在某些情況中即被稱為一浮動閘部分FG。當電晶體162斷開時，浮動閘部分FG可以視為嵌埋在一絕緣體中，且電荷保持在浮動閘部分FG中。包括氧化物半導體在內之電晶體162之斷開狀態電流係較小於或等於一包括矽半導體或類似者在內之電晶體之斷開狀態電流的千分之一百；因此，累積在浮動閘部分FG中之電荷因電晶體162之漏電流所造成的損失可以忽略不計。亦即，藉由包括氧化物半導體在內之電晶體162，可以達成一無電力供給而可保留資料之非揮發性記憶體裝置。
例如，當電晶體162之斷開狀態電流在室溫時(25℃)係小於或等於10 zA(1 zA(zeptoampere)為1×10-21A)且電容器164之電容值大約為10 fF時，資料可以保留104秒或更久。請注意，應該瞭解的是保留時間是依電晶體特徵及電容值而改變。
再者，在此情況中，一般浮動閘電晶體所發生之閘極絕緣膜(穿隧絕緣膜)劣化的問題並不存在。亦即，因為電子注入一浮動閘內所致之閘極絕緣膜劣化的問題(此為一般問題)可獲解決。這意味著原則上對於寫入次數並無限制。再者，一般浮動閘電晶體中寫入或抹除所需之高電壓即非必要。
圖13A中之半導體裝置之組件(例如電晶體)可視為包括一電阻及一電容器，如圖13C中所示。亦即，在圖13C中，電晶體160及電容器164各視為包括一電阻及一電容器。R1及C1分別表示電容器164之電阻值及電容值。電阻值R1相當於一包括在電容器164內之絕緣層之電阻值。R2及C2分別表示電晶體160之電阻值及電容值。電阻值R2相當於一閘極絕緣層在電晶體160接通時之電阻值。電容值C2相當於俗稱閘電容(即閘極與源極或汲極之間之電容及閘極與通道形成區之間之電容)之電容值。
在電晶體162之閘極漏電流相當小，且R1≧ROS(R1大於或等於ROS)及R2≧ROS(R2大於或等於ROS)的條件下，一電荷保持週期(亦稱為資料保留週期)主要是由電晶體162之斷開(OFF)狀態電流決定，其中ROS係電晶體162斷開時之源極與汲極之間的電阻(亦稱為有效電阻)。
另方面，在上述條件未滿足的情況中，將難以確保有足夠之保持週期，即使是電晶體162之斷開(OFF)狀態電流相當小。這是因為電晶體162之斷開(OFF)狀態電流以外的漏電流大(例如產生於電晶體160之源極與閘極之間之漏電流)。因此，可以說本實施例中所揭露之半導體裝置應滿足上述關係。
同時，C1≧C2(C1大於或等於C2)也是必要的。這是因為藉由增加C1，則當浮動閘部分FG中之電位由第五佈線控制時，第五佈線之電位可以有效施加於浮動閘部分FG，且施加於第五佈線之電位間之差異(例如一讀取電位與一非讀取電位)可以變小。
當上述關係滿足時，即可取得較佳之半導體裝置。應該注意的是R1及R2取決於電晶體160之閘極絕緣層及電容器164之絕緣層。其同樣適用於C1及C2。因此，閘極絕緣層之材料、厚度、及類似者較佳為適當設定，以滿足上述關係。
在本實施例之半導體裝置中，浮動閘部分FG具有一與快閃記憶體之浮動閘電晶體之浮動閘者相似效果，但是本實施例之浮動閘部分FG具有一基本上不同於快閃記憶體之浮動閘者或類似者的特性。在一快閃記憶體中，因為施加於一控制閘之電壓高，故需保持單元之間有一適當距離，以防止電位影響到相鄰單元之一浮動閘。這是妨礙半導體裝置高積合度之其中一因素。此因素係歸因於快閃記憶體之穿隧電流係因一高電場施加而產生的基本原理。
對比之下，根據本實施例之半導體裝置則藉由切換一包括氧化物半導體在內之電晶體而操作，且其不使用上述藉由穿隧電流注入電荷之原理。亦即，不同於快閃記憶體的是，其不需要一高電場注入電荷。據此，用於相鄰單元上之一控制閘的高電場效應不必列入考慮；因此，有助於高積合度。
此外，其優於快閃記憶體之處亦為不需要一高電場且不需要大的周邊電路(例如升壓電路)。例如，在寫入二層(一個位元)資料情況時之各記憶體單元中，根據本實施例施加於記憶體單元之最高電壓(同時施加於記憶體單元端點之最高電位與最低電位之間之差)可為5 V或更低，較佳為3 V或更低。
在包括於電容器164內之絕緣層之介電常數ε r1不同於包括於電晶體160內之閘極絕緣層之介電常數ε r2的情況中，其易於滿足C1≧C2(C1大於或等於C2)同時2×S2≧S1(2×S2大於或等於S1)之關係，有必要S2≧S1(S2大於或等於S1)，其中S1係電容器164之面積及S2係具有電晶體160內之閘電容的面積。更明確地說，例如，當一由高k材料(例如氧化鉿)構成之膜或一由高k材料(例如氧化鉿)構成之膜之堆疊及一由氧化物半導體構成之膜係使用在包括於電容器164內之絕緣層時，ε r1可設定於10或更大，較佳為15或更大，及當一由氧化矽構成之膜係使用在包括於電晶體160內之閘極絕緣層時，3≦ε r2≦4(ε r2為3至4(含))。
諸此結構之一組合型態可達成本發明半導體裝置之更高積合度。
應該注意的是除了較高積合度外，也可以使用多層式技術，以增加半導體裝置之儲存量。例如，三或多層資料寫至一記憶體單元，藉此使儲存量可以比寫入二層資料之情況增加。多層式技術例如可藉由在用於供給低電位之電荷QL及用於供給高電位之電荷QH外，另供給電荷Q至電晶體160之閘極而達成。在此情況中，即使是當使用一電路結構且其F2不夠小時，仍可確保有足夠之儲存量。
應該注意的是一以電子為主載體之n通道電晶體(n型電晶體)使用在上述說明中，但是可以瞭解的是一以電洞為主載體之p通道電晶體可用於替代n通道電晶體。
如上所述，本實施例之半導體裝置適用於增加積合度。應該注意的是根據本發明之一實施例，一佈線使用作為複數個組件且接觸面積減少；因此，可以提供一進一步增加積合度之半導體裝置。
本實施例中所述之結構、方法、及類似者可與其他實施例中所述之結構及方法之任一者適當組合。
(實施例5)
在此實施例中，上述實施例中之半導體裝置之一應用範例將說明於後。更明確地說，文後揭述之半導體裝置範例中，上述實施例中之半導體裝置係配置於一矩陣中。
圖14係一具有m×n位元記憶體容量之半導體裝置之電路圖範例。
根據本發明之一實施例之半導體裝置包括一記憶體單元陣列，其包括m(m為2或以上之整數)條信號線S、m條字元線WL、n(n為2或以上之整數)條位元線BL、k(k為小於n之自然數)條源線SL、及配置於一m列(垂直方向)×n行(水平方向)之矩陣中的記憶體單元1100(1,1)至(m,n)；及周邊電路，例如一第一驅動器電路1111、一第二驅動器電路1112、一第三驅動器電路1113、及一第四驅動器電路1114。在此，上述實施例中之結構(圖13A中之結構)施加於記憶體單元1100。
記憶體單元1100各包括一第一電晶體、一第二電晶體、及一電容器。在各記憶體單元1100中，第一電晶體之閘極、第二電晶體之源極或汲極的其中之一、及電容器之其中一電極係電氣連接於彼此；且源線SL及第一電晶體之源極(源極區)電氣連接於彼此。此外，位元線BL、第二電晶體之源極或汲極的另一者、及第一電晶體之汲極係電氣連接於彼此。字元線WL及電容器之另一電極係電氣連接於彼此。信號線S及第二電晶體之閘極係電氣連接於彼此。易言之，源線SL相當於圖13A所示結構中之第一佈線(1st線)，位元線BL相當於第二佈線(2nd線)與第三佈線(3rd線)，信號線S相當於第四佈線(4th線)，及字元線WL相當於第五佈線(5th線)。
在圖14所示之記憶體單元陣列中，位元線BL、源線SL、字元線WL、及信號線S形成一矩陣。配置於一行中之m個記憶體單元1100係連接於一位元線BL。此外，配置於一列中之n個記憶體單元1100係連接於一字元線WL與一信號線S。再者，源線SL之數量較少於位元線BL者；因此，源線SL需要連接於與至少二位元線BL連接之記憶體單元1100。易言之，j(j為大於或等於(m+1)且小於或等於(m×n)之整數)個記憶體單元1100連接於源線SL。應該注意的是源線SL較佳以一至複數之比例配置於位元線BL(亦即，(n/k)為整數)。在此情況中，若相等數量之記憶體單元1100連接於源線SL，則有(m×n/k)個記憶體單元1100連接於各源線SL。
就圖14中所示之記憶體單元陣列而言，將一記憶體單元1100連接於另一記憶體單元之源線SL係連接於與至少二位元線BL連接之記憶體單元1100，以令源線SL之數量較少於位元線BL者，藉此使源線之數量可以相當少；因此，半導體裝置之積合度可以增加。
位元線BL電氣連接於第一驅動器電路1111。源線SL電氣連接於第二驅動器電路1112。信號線S電氣連接於第三驅動器電路1113。字元線WL電氣連接於第四驅動器電路1114。應該注意的是，第一驅動器電路1111、第二驅動器電路1112、第三驅動器電路1113、及第四驅動器電路1114在本文中係各別設置；惟，本發明並不限於此。一具有任一或某些功能之驅動器電路皆可替代使用。
接著，寫入操作與讀取操作將說明於後。圖15係圖14中所示半導體裝置之寫入操作與讀取操作之一時序圖範例。
儘管在此是以二列二行之一記憶體單元陣列之半導體裝置之操作情形簡單說明，本發明並不限於此。
文後說明將資料寫至第一列中之記憶體單元1100(1,1)及記憶體單元1100(1,2)，並從記憶體單元1100(1,1)及記憶體單元1100(1,2)讀取資料。應該注意的是在文後說明中，資料寫至記憶體單元(1,1)之情形為"1"及資料寫至記憶體單元(1,2)之情形為"0"。
首先，寫入操作將說明於後。一電位V1施加於第一列中之信號線S_1，藉此使第一列中之第二電晶體接通。再者，0V電位施加於第二列中之信號線S_2，藉此使第二列中之第二電晶體斷開。
再者，一電位V2施加於第一行中之位元線BL_1，及0V電位施加於第二行中之位元線BL_2。
電位V2施加於記憶體單元(1,1)之一浮動閘部分FG，及0V電位施加於記憶體單元(1,2)之一浮動閘部分FG。在此，電位V2較高於第一電晶體之臨限值。此時，第一列中之信號線S_1之電位設定為0V，藉此使第一列中之第二電晶體斷開而完成寫入。電位V2較佳為大致等於電位V1，或者小於或等於電位V1。
應該注意的是第一列中之字元線WL_1及第二列中之字元線WL_2在寫入期間皆為0V電位。在寫入操作末尾處，在第一行中之位元線BL_1之電位改變前，第一列中之信號線S_1之電位設定於0V。在寫入操作後，在資料"0"已寫入之情況中，一記憶體單元之臨限值為VW0，而在資料"1"已寫入之情況中為VW1。在此，記憶體單元之臨限值是指與字元線WL連接之端點的電壓，其改變第一電晶體之源極與汲極之間的電阻。應該注意的是此處滿足VW0＞0＞VW1。此外，源線SL之電位例如設定於V2，其相同於已寫入資料"1"之行中之位元線者。
第二，讀取操作將說明於後。在此，位元線BL電氣連接於圖16中所示之一讀出電路。
電位0V及電位VL分別施加於第一列中之字元線WL_1及第二列中之字元線WL_2。電位VL較低於臨限值為VW1。當字元線WL_1在電位0V時，則在第一列中，保留資料"0"之記憶體單元之第一電晶體即斷開，且保留資料"1"之記憶體單元之第一電晶體接通。當字元線WL_2在電位VL時，則在第二列中，保留資料"0"或資料"1"任一者之記憶體單元之第一電晶體即斷開。
結果，位元線BL_1與源線SL之間之電阻變低，因為記憶體單元(1,1)中之第一電晶體接通，且位元線BL_2與源線SL之間之電阻變高，因為記憶體單元(1,2)中之第一電晶體斷開。一與位元線BL_1及位元線BL_2連接之讀出電路可以在位元線電阻之基礎上讀取資料。
應該注意的是在讀取操作期間，電位0V及電位VL分別施加於信號線S_1及信號線S_2，藉此使所有第二電晶體斷開。第一列中之浮動閘部分FG之電位為0V或V2；因此，所有第二電晶體皆藉由將信號線S_1之電位設定於0V而斷開。另方面，若電位VL施加於字元線WL_2，第二列中之浮動閘部分FG之電位變成低於資料寫入後之電位。因此，為了防止第二電晶體接通，信號線S_2係設定於一與字元線WL_2之電位相同的低電位(電位VL)。亦即，資料未讀取之列中之信號線S及字元線WL之電位係設定於相同電位(電位VL)。因此，所有第二電晶體可斷開。
接著，文後說明圖16中之電路使用作為一讀出電路情形中之一輸出電位。在圖16所示之讀出電路中，位元線BL經由一以讀取致能信號(RE信號)控制之切換元件，而連接於一時脈控制反相器及一電晶體，該電晶體係以二極體連接於一供電位V1施加至此之佈線。再者，一固定電位(例如0V)施加於源線SL。由於位元線BL_1與源線SL之間之電阻低，一低電位即施加於時脈控制反相器且一輸出D_1為高(V1)。由於位元線BL_2與源線SL之間之電阻低，一高電位施加於時脈控制反相器且輸出D_2為低(0V)。
操作電位可以設定如下，例如，V1=2V，V2=1.5V，VH=2V，及VL=-2V。
接著，與上述寫入操作不同之寫入操作將說明於後。欲寫入之資料相同於上述說明中者。圖17係寫入操作與讀取操作之一時序圖範例。
在基於圖15之時序圖的寫入操作中(亦即，寫至第一列)，字元線WL_2在寫入時之電位係設定於0V電位；因此，例如，在已寫至記憶體單元(2,1)或記憶體單元(2,2)之資料為資料"1"之情況中，穩態電流流動於位元線BL_1與位元線BL_2之間。這是因為寫至第一列時，第二列記憶體單元中之第一電晶體接通，藉此使位元線BL_1與位元線BL_2透過源線而以低電阻連接。在圖17所示之寫入操作中，各穩態電流較不易產生。
電位V1施加於第一列之信號線S_1，藉此使第一列中之第二電晶體接通。再者，電位VL施加於第二列之信號線S_2，藉此使第二列中之第二電晶體斷開。
再者，一電位V2施加於第一行之位元線BL_1，及0V電位施加於第二行之位元線BL_2。
因此，電位V2施加於記憶體單元(1,1)之浮動閘部分FG，及0V電位施加於記憶體單元(1,2)之浮動閘部分FG。在此，電位V2較高於第一電晶體之臨限值。接著，第一列中之第一信號線S_1之電位設定於0V，藉此使第一列中之第二電晶體斷開而完成寫入。
應該注意的是第一列中之字元線WL_1及第二列中之字元線WL_2在寫入操作期間分別為0V電位及電位VL。當第二列中之字元線WL_2在電位VL時，則在第二列中，保留資料"0"或資料"1"任一者之記憶體單元之第一電晶體即斷開。電位V2在寫入操作期間施加於源線SL。在所有記憶體單元中之寫入資料皆為資料"0"之情況中，0V電位可施加於源線。
在寫入操作末尾處，在第一行中之位元線BL_1之電位改變前，第一列中之信號線S_1之電位設定於0V。在寫入操作後，在資料"0"已寫入之情況中，一記憶體單元之臨限值為VW0，而在資料"1"已寫入之情況中為VW1。在此，VW0＞0＞VW1係獲得滿足。
在寫入操作中，未寫入資料之列(在此情況時為第二列)中之記憶體單元之第一電晶體係斷開。因此，僅有已寫入資料之列有位元線與源線之間之穩態電流問題。在資料"0"寫至已寫入資料之列之記憶體單元的情況中，記憶體單元中之第一電晶體係斷開；因此，穩態電流問題不會發生。另方面，在資料"1"寫至已寫入資料之列之記憶體單元的情況中，記憶體單元中之第一電晶體係接通；因此，若源線SL與位元線BL(在此情況時為位元線BL_1)之間有一電位差時，穩態電流即發生。源線SL之電位因而等於位元線BL_1之電位V2，藉此使位元線與源線之間之穩態電流可以避免。
如上所述，寫入操作時產生之穩態電流可在寫入操作中避免。易言之，寫入操作時消耗之電力可在寫入操作中充分減少。
應該注意的是讀取操作係以相似於上述讀取操作之情形執行。
一包括氧化物半導體在內且其斷開(OFF)狀態電流極低之半導體裝置係使用作為圖14中之半導體裝置，藉此使儲存之資料可以保留一段極長時間。易言之，再新操作即為不必要，或者再新操作之頻率可以極低，此導致耗電量充分減低。再者，即使在未供電時儲存之資料仍可長時間保留。
再者，圖14中之半導體裝置不需要使用高電壓於寫入操作，即無元件劣化問題。因此，圖14中之半導體裝置並無習知非揮發性記憶體對於重寫次數限制的問題，故其有大幅改善之可靠性。再者，由於資料係藉由接通或斷開電晶體而寫入，故可輕易達成高速操作。此外，其亦具有一項不需要抹除資料操作之優點。
由於一包括非氧化物半導體材料在內之電晶體可以相當高速度操作，當其與一包括氧化物半導體在內之電晶體組合時，一半導體裝置即可以相當高速度執行操作(例如讀取資料)。再者，藉由一包括非氧化物半導體材料在內之電晶體，許多必須高速操作之電路(例如邏輯電路或驅動器電路)可以適當地達成。
一半導體裝置包括含有非氧化物半導體材料在內之電晶體及含有氧化物半導體在內之電晶體等兩者，藉此使半導體裝置具有新穎性。
再者，在圖14所示之半導體裝置中，每一記憶體單元之佈線數可以減少。據此，記憶體單元之面積可以減少且半導體裝置每單位面積之儲存量可以增加。
本實施例中所述之結構、方法、及類似者可與其他實施例中所述之結構及方法之任一者適當組合。
(實施例6)
在此實施例中，上述實施例中所述半導體裝置施加於一電子裝置之情形將參考圖18A至18F說明於後。在此實施例中，其說明上述半導體裝置施加於一電子裝置之情形，例如電腦、行動電話(亦稱為行動電話或行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音響播放器、及類似者)、數位相機、數位攝影機、電子紙張、或電視裝置(亦稱為電視或電視接收器)。
圖18A揭示一筆記型個人電腦，其包括一殼體701、一殼體702、一顯示部分703、一鍵盤704、及類似者。殼體701及殼體702之至少一者備有上述實施例中之半導體裝置。因此，可以達成一具有相當低耗電量之筆記型個人電腦，其中資料之寫入與讀取可以高速度執行且資料可以長時間保留。
圖18B揭示一可攜式資訊終端機(個人數位助理(PDA))。一主體711備有一顯示部分713、一外介面715、操作鈕714、及類似者。再者，其亦備有一觸控筆712，用於操作可攜式資訊終端機或類似者。上述實施例中之半導體裝置設置於主體711中。因此，可以達成一具有相當低耗電量之可擴式資訊終端機，其中資料之寫入與讀取可以高速度執行且資料可以長時間保留。
圖18C揭示一電子書閱讀器720且其安裝一電子紙張。電子書閱讀器具有二殼體，即一殼體721及一殼體723。殼體721及殼體723分別備有一顯示部分725及一顯示部分727。殼體721及殼體723藉由一鉸鏈葉737連接及可以沿著鉸鏈葉737開啟與關閉。再者，殼體721備有一電力開關731、操作鍵733、一喇叭735、及類似者。因此，可以達成一具有相當低耗電量之電子書閱讀器，其中資料之寫入與讀取可以高速度執行且資料可以長時間保留。
圖18D揭示一行動電話，其包括二殼體，即一殼體740及一殼體741。處於圖18D中所示開啟狀態之殼體740及殼體741可以滑動，使得其中一者疊於另一者上且行動電話之尺寸可以縮小，使行動電話適於攜帶。殼體741備有一顯示面板742、一喇叭743、一麥克風744、一操作鍵745、一指示裝置746、一相機鏡頭747、一外接端點748、及類似者。殼體740備有一供行動電話充電之太陽電池749、一外記憶體插槽750、及類似者。此外，一天線併合於殼體741中。殼體740及殼體741之至少一者備有上述實施例中之半導體裝置。因此，可以達成一具有相當低耗電量之行動電話，其中資料之寫入與讀取可以高速度執行且資料可以長時間保留。
圖18E揭示一數位相機包括一主體761、一顯示部分767、一目鏡763、一操作開關764、一顯示部分765、一電池766、及類似者。上述實施例中之半導體裝置設置於主體761中。因此，可以達成一具有相當低耗電量之數位相機，其中資料之寫入與讀取可以高速度執行且資料可以長時間保留。
圖18F揭示一電視裝置770包括一殼體771、一顯示部分773、一支架775、及類似者。電視裝置770可以藉由殼體771之一操作開關或一遙控器780操作。上述實施例中之半導體裝置安裝於殼體771及遙控器780中。因此，可以達成一具有相當低耗電量之電視裝置，其中資料之寫入與讀取可以高速度執行且資料可以長時間保留。
因此，根據上述實施例之半導體裝置係安裝於本實施例所述之電子裝置中。據此，可以達成具有低耗電量之電子裝置。
本申請案係基於在2010年3月19日向日本專利局申請的日本專利申請案第2010-064900號，該案之全文以引用的方式併入本文中。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極
116．．．通道形成區
120．．．雜質區
122．．．金屬層
124．．．金屬化合物區
126．．．電極
128．．．絕緣層
142a．．．源極或汲極
142b．．．源極或汲極
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極
149a．．．電極
150．．．絕緣層
151．．．絕緣層
152．．．絕緣層
153．．．開孔
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容器
242a．．．源極或汲極
242b．．．源極或汲極
243．．．絕緣層
243a．．．絕緣層
244．．．氧化物半導體層
246．．．閘極絕緣層
248a．．．閘極
249a．．．電極
250．．．絕緣層
251．．．絕緣層
252．．．絕緣層
262．．．電晶體
264．．．電容器
500．．．基板
502．．．含氮層
510．．．單晶性半導體基板
512．．．氧化物膜
514．．．脆化區
516．．．單晶性半導體層
518．．．單晶性半導體層
520．．．半導體層
522．．．絕緣層
522a．．．閘極絕緣層
524．．．導電層
524a．．．閘極
526．．．通道形成區
528．．．雜質區
530．．．電極
534．．．絕緣層
542a．．．源極或汲極
542b．．．源極或汲極
544．．．氧化物半導體層
546．．．閘極絕緣層
548a．．．閘極
549a．．．電極
550．．．絕緣層
551．．．絕緣層
552．．．絕緣層
554．．．電極
556．．．佈線
560．．．電晶體
562．．．電晶體
564．．．電容器
701．．．殼體
702．．．殼體
703．．．顯示部分
704．．．鍵盤
711．．．主體
712．．．觸控筆
713．．．顯示部分
714．．．操作鈕
715．．．外介面
720．．．電子書閱讀器
721．．．殼體
723．．．殼體
725．．．顯示部分
727．．．顯示部分
731．．．電力開關
733．．．操作鍵
735．．．喇叭
737．．．鉸鏈葉
740．．．殼體
741．．．殼體
742．．．顯示面板
743．．．喇叭
744．．．麥克風
745．．．操作鍵
746‧‧‧指示裝置
747‧‧‧相機鏡頭
748‧‧‧外接端點
749‧‧‧太陽電池
750‧‧‧外記憶體插槽
761‧‧‧主體
763‧‧‧目鏡
764‧‧‧操作開關
765‧‧‧顯示部分
766‧‧‧電池
767‧‧‧顯示部分
770‧‧‧電視裝置
771‧‧‧殼體
773‧‧‧顯示部分
775‧‧‧支架
780‧‧‧遙控器
1100‧‧‧記憶體單元
1111‧‧‧驅動器電路
1112‧‧‧驅動器電路
1113‧‧‧驅動器電路
1114‧‧‧驅動器電路
圖1A及1B係一半導體裝置之截面圖及平面圖。
圖2A至2D係截面圖，揭示一半導體裝置之一製造過程。
圖3A至3D係截面圖，揭示一半導體裝置之一製造過程。
圖4A至4D係截面圖，揭示一半導體裝置之一製造過程。
圖5A至5C係截面圖，揭示一半導體裝置之一製造過程。
圖6A及6B係一半導體裝置之截面圖及平面圖。
圖7A及7B係一半導體裝置之截面圖及平面圖。
圖8A至8H係截面圖，揭示一用於製造一半導體裝置之半導體基板之一製造過程。
圖9A至9E係截面圖，揭示一半導體裝置之一製造過程。
圖10A及10B係一半導體裝置之截面圖及平面圖。
圖11A及11B係一半導體裝置之截面圖及平面圖。
圖12A至12F係截面圖，揭示一半導體裝置之一製造過程。
圖13A、13B、及13C係半導體裝置之電路圖。
圖14係一半導體裝置之電路圖。
圖15係時序圖。
圖16係一半導體裝置之電路圖。
圖17係時序圖。
圖18A至18F揭示各包括一半導體裝置之電子裝置。
100．．．基板
106．．．元件隔離絕緣層
108．．．閘極絕緣層
110．．．閘極層
116．．．通道形成區
120．．．雜質區
124．．．金屬化合物區
126．．．電極
128．．．絕緣層
142a．．．源極或汲極
142b．．．源極或汲極
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極
149a．．．電極
150．．．絕緣層
151．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容器

Claims (7)

  1. 一種半導體裝置，包含：一記憶體單元，包含：一第一電晶體，包含：一第一通道形成區；一第一閘極絕緣層，其設於該第一通道形成區上；及一第一閘極，其設於該第一閘極絕緣層上，該第一閘極與該第一通道形成區重疊；一第二電晶體，其設於該第一電晶體上，該第二電晶體包含：一半導體層，其包含一第二通道形成區；一第一電極，其電氣連接於該第二通道形成區，該第一電極包含一導電層；一第二閘極，其與該第二通道形成區重疊；及一第二閘極絕緣層，其設於該第二通道形成區與該第二閘極之間；一絕緣層，其設於該第二電晶體上；及一第二電極，其設於該絕緣層上，該第二電極與該第一電極重疊，其中該第一通道形成區及該第二通道形成區包含不同之半導體材料，其中該第一閘極係電氣連接於該第一電極， 其中該第一電極與該第一閘極重疊，其中該第二閘極與該第一電極重疊，其中該半導體層覆蓋該第一電極的頂表面及側表面，及其中該第二通道形成區包含氧化物半導體。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一電晶體包含雜質區，該雜質區將該第一通道形成區夾置於其間。
  3. 一種半導體裝置，包含：一記憶體單元，包含：一第一通道形成區；一第一閘極絕緣層，其設於該第一通道形成區上；一第一閘極，其設於該第一閘極絕緣層上，該第一閘極與該第一通道形成區重疊；一第一電極，其設於該第一閘極上，該第一電極包含一導電層；一半導體層，其設於該第一電極上，該半導體層包含一第二通道形成區；一第二閘極絕緣層，其設於該半導體層上；一第二閘極，其設於該第二閘極絕緣層上，該第二閘極與該第二通道形成區重疊；一絕緣層，其設於該第二閘極上；及一第二電極，其設於該絕緣層上，該第二電極與 該第一電極重疊，其中該第二閘極與該第一電極重疊，其中該半導體層覆蓋該第一電極的頂表面及側表面，及其中該第二通道形成區包含氧化物半導體。
  4. 如申請專利範圍第1或3項之半導體裝置，其中該第二電極係與該第二閘極之至少一部分重疊，且該絕緣層位於該第二電極與該第二閘極之間。
  5. 如申請專利範圍第1或3項之半導體裝置，其中該第二電極係與該第一閘極之至少一部分重疊。
  6. 如申請專利範圍第1或3項之半導體裝置，其中該第一通道形成區係形成於一單晶矽基板中。
  7. 如申請專利範圍第1或3項之半導體裝置，其中該第一通道形成區係形成於一基板上之一半導體膜中。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
US9099885B2 (en) * 2011-06-17 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Wireless power feeding system
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
JP5806905B2 (ja) 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) * 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6053490B2 (ja) * 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6012450B2 (ja) * 2011-12-23 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI799011B (zh) * 2012-09-14 2023-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
EP3506337A4 (en) * 2016-08-23 2019-08-28 Toppan Printing Co., Ltd. ORGANIC THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THEREOF, AND IMAGE DISPLAY DEVICE
WO2018146580A1 (en) * 2017-02-10 2018-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW201836020A (zh) 2017-02-17 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
AU2018251898A1 (en) 2017-04-13 2019-10-31 Senti Biosciences, Inc. Combinatorial cancer immunotherapy
US10340391B2 (en) 2017-06-29 2019-07-02 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US11419898B2 (en) 2018-10-17 2022-08-23 Senti Biosciences, Inc. Combinatorial cancer immunotherapy
KR20210094534A (ko) 2018-10-17 2021-07-29 센티 바이오사이언시스, 인코포레이티드 병용 암 면역 요법
CN112507653B (zh) * 2020-10-27 2022-10-21 南京理工大学 电子输运性能更优的iv-v族二维半导体模型构建方法
CN116209260A (zh) * 2022-11-01 2023-06-02 北京超弦存储器研究院 一种存储器、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902637A (en) * 1986-03-03 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Method for producing a three-dimensional type semiconductor device
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Family Cites Families (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56162875A (en) * 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6012796Y2 (ja) 1980-12-20 1985-04-24 スズキ株式会社 自動二輪車のチエ−ンおどり防止装置
JPS60130160A (ja) 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62230043A (ja) * 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05326879A (ja) * 1992-05-20 1993-12-10 Sanyo Electric Co Ltd 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100219519B1 (ko) * 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH1140772A (ja) 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR100390144B1 (ko) * 2000-09-28 2003-07-04 삼성전자주식회사 반도체 소자의 전송회로 및 그 구조체
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4558277B2 (ja) 2002-02-22 2010-10-06 株式会社半導体エネルギー研究所 発光装置の作製方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4360519B2 (ja) * 2002-07-18 2009-11-11 シャープ株式会社 薄膜トランジスタの製造方法
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) * 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1812969B1 (en) * 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585063C (en) * 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) * 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US20070200803A1 (en) * 2005-07-27 2007-08-30 Semiconductor Energy Laboratory Co., Ltd. Display device, and driving method and electronic device thereof
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) * 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
JP5309547B2 (ja) 2007-12-13 2013-10-09 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP4275720B2 (ja) 2008-03-20 2009-06-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101781336B1 (ko) * 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8415731B2 (en) * 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
JP7032200B2 (ja) 2018-03-29 2022-03-08 株式会社日立プラントサービス 局所排気装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902637A (en) * 1986-03-03 1990-02-20 Mitsubishi Denki Kabushiki Kaisha Method for producing a three-dimensional type semiconductor device
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2009135350A (ja) * 2007-12-03 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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