TWI552138B - 顯示器及其閘極驅動電路 - Google Patents

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TWI552138B
TWI552138B TW103127526A TW103127526A TWI552138B TW I552138 B TWI552138 B TW I552138B TW 103127526 A TW103127526 A TW 103127526A TW 103127526 A TW103127526 A TW 103127526A TW I552138 B TWI552138 B TW I552138B
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顯示器及其閘極驅動電路
本發明係有關於一種顯示器及其閘極驅動電路，尤指一種具有多個閂鎖電路的顯示器及其閘極驅動電路。
液晶顯示器(liquid crystal display,LCD)發展至今已多年，早期液晶電視發展著力於重量輕、體積小，並且成功取代笨重且大體積的陰極映像管顯示器(cathode ray tube display)。近年來，隨著記憶畫素(memory in pixel；MIP)技術的發展，僅更改任意部分畫面資料的功能越來越受重視。此外，傳統閘極驅動器(gate driver)中的移位暫存器(shift register)由於受到必須從第一級開始傳輸訊號的限制，因此已不適用於記憶畫素(MIP)技術的產品。因此一般會以解碼電路(decoder circuit)來取代，如此才可達到僅更改任意部分畫面資料並降低功耗。
請參考第1圖，第1圖習知用於閘極驅動器的解碼電路10的電路圖。解碼電路10具有多個輸出端O1至O7，而輸出端O1至O7中的每個輸出端耦接於顯示器中一條對應的掃描線。解碼電路10會依據包含了三個位元A0、A1及A2的數位訊號，使輸出端O1至O7的其中一個輸出端輸出閘極高電位，並使其餘的輸出端為閘極低電位。解碼電路10包含多個反相器12，分別用以將三個位元A0、A1及A2反相後輸出。解碼電路10另包含多個及邏輯閘14，耦接於解碼電路10的輸入端及反相器12，用以對位元A0、A1及A2及位元A0、A1及A2的反相位元進行運算，以輸出閘極高電位至所要驅動的 掃描線。
然而，傳統的解碼電路使用大量邏輯閘電路，且其所需的電晶體數目會隨著顯示器解析度的增加而大幅增加。更進一步地說，顯示器的解析度每增加二倍，顯示器之閘極驅動器的每一個用以控制掃描線之電壓準位的電路就需要再增加一個及(AND)邏輯閘，而每個及邏輯閘會用到六顆電晶體。以第1圖的解碼電路10為例，當其解析度倍增時，亦即由八個輸出端提升至十六個輸出端時，除了原本的輸出端O1至O7每個都須再另為其多設置一個及邏輯閘之外，所另外新增的八個輸出端其每個輸出端也須設置三個及邏輯閘。換言之，當解碼電路10由八個輸出端提升至十六個輸出端時，至少需增加192(即(8x1+8x3)x6)個電晶體。因此，就習知的解碼電路來說，其所需的電晶體數目相當龐大。
本發明之一實施例提供一種閘極驅動電路。閘極驅動電路包含邏輯控制電路以及M個閂鎖電路。邏輯控制電路耦接於M條掃描線，用以依據數位訊號及時脈訊號，使上述M條掃描線中的其中一條掃描線的電壓準位由第一電壓準位轉為第二電壓準位，並使上述M條掃描線中的其他條掃描線的電壓準位為第一電壓準位。其中M為大於1的整數。每一閂鎖電路耦接於該邏輯控制電路及上述M條掃描線中的一條對應的掃描線，用以於此對應的掃描線的電壓準位處於第一電壓準位時，閂鎖此對應的掃描線的電壓準位。
本發明之一實施例提供一種顯示器。顯示器包含多條資料線、多條掃描線、複數個畫素、至少一源極驅動電路以及前述的閘極驅動電路。其中，每一畫素耦接於一條對應的資料線以及一條對應的掃描線。所述的至少一源極驅動電路耦接於所述的多條資料線，用以藉由所述的多條資料線傳送資料訊號至畫素。
10‧‧‧解碼電路
12、142、162‧‧‧反相器
14‧‧‧及邏輯閘
16‧‧‧畫素
18‧‧‧記憶單元
100‧‧‧顯示器
110‧‧‧畫素陣列
120‧‧‧源極驅動電路
130‧‧‧閘極驅動電路
130A、130B‧‧‧閘極驅動電路
140A、140B‧‧‧邏輯控制電路
144‧‧‧輸入端
150‧‧‧開關模組
152‧‧‧第一級電路
154‧‧‧第二級電路
156‧‧‧第三級電路
160、160A、160B、160C、160D‧‧‧閂鎖電路
C1‧‧‧電容
CK‧‧‧時脈訊號
/CK‧‧‧時脈訊號CK的反相訊號
CP‧‧‧畫素電容
A0、A1、A2、D0、D1、D2‧‧‧位元
/D0、/D1、/D2‧‧‧反相位元
DP‧‧‧畫素資料
G1至GM、Gy‧‧‧掃描線
IN‧‧‧輸入端
N1‧‧‧第二開關
N2、N3、N4、N5、N6‧‧‧開關
O1至O7‧‧‧輸出端
P1‧‧‧第一開關
P2、P3、P4、P5、P6‧‧‧開關
Q‧‧‧畫素開關
R‧‧‧電阻
S1至SP、Sx‧‧‧資料線
T‧‧‧時脈週期
t1、t2、t3、t4、t5、t6‧‧‧時段
VCOM‧‧‧共通電極
VGL‧‧‧第一電壓準位；閘極低電位
VGH‧‧‧第二電壓準位；閘極高電位
第1圖習知用於閘極驅動器的解碼電路的電路圖。
第2圖為本發明一實施例之顯示器的示意圖。
第3圖為第2圖之顯示器的畫素之示意圖。
第4圖為本發明之一實施例之閘極驅動電路的電路圖。
第5圖為第4圖閘極驅動電路的時序圖。
第6圖為本發明之一實施例之閘極驅動電路的電路圖。
第7圖為第6圖閘極驅動電路的時序圖。
第8圖至第11圖分別為本發明之不同實施例的閂鎖電路之電路圖。
首先，須瞭解地，本發明所揭露的閘極驅動電路，除了適用於一般的液晶顯示器之外，亦適用於採用了記憶畫素(memory in pixel；MIP)技術的顯示器。請參考第2圖及第3圖。第2圖為本發明一實施例之顯示器100的示意圖，而第3圖為第2圖之顯示器100的畫素16之示意圖。顯示器100包含多條資料線S1至SP、多條掃描線G1至GM、畫素陣列110、至少一源極驅動電路120以及閘極驅動電路130，而畫素陣列110包含複數個畫素16。其中，P和M皆為大於1的整數。在本實施例中，顯示器100採用了記憶畫素(MIP)的技術，其每一個畫素16具有記憶單元18以及畫素電容CP。記憶單元18耦接於畫素電容CP，用以從上述多條資料線S1至SP的其中一條資料線Sx接收畫素資料DP並儲存所接收的畫素資料DP。如此，畫素16即可依據記憶單元18所儲存的畫素資料DP對畫素電容CP進行極性轉換。因此，當畫素16所要顯示的灰階不變時，畫素16即不需從源極驅動電路120接收新的畫素資料DP，而可依據記憶單元18所儲存的畫素資料DP對畫素電容CP進行極性轉換。
請參考第4圖及第5圖，第4圖為本發明之一實施例之閘極驅動 電路130A的電路圖，而第5圖為第4圖閘極驅動電路130A的時序圖。閘極驅動電路130A包含邏輯控制電路140A以及M個閂鎖電路160。其中，M為大於1的整數，而在本實施例中M=8。須瞭解地，在本發明其他實施例中，M可以為其他大於1的正整數，其大小係取決於所要驅動的顯示器之掃描線的數目。另外，邏輯控制電路140A耦接於掃描線G1至G8，用以依據時脈訊號CK以及依據包含三個位元D0、D1及D2的數位訊號，使掃描線G1至G8中的其中一條掃描線的電壓準位由第一電壓準位VGL轉為第二電壓準位VGH，並使掃描線G1至G8中的其他條掃描線的電壓準位為第一電壓準位VGL。舉例來說，當位元D0、D1及D2分別為“0”、“0”、“0”時，掃描線G1的電壓準位會由第一電壓準位VGL轉為第二電壓準位VGH，而其他條掃描線G2至G8的電壓準位會為第一電壓準位VGL；又例如，當位元D0、D1及D2分別為“1”、“0”、“0”時，掃描線G1的電壓準位會由第一電壓準位VGL轉為第二電壓準位VGH，而其他條掃描線G1、G3至G8的電壓準位會為第一電壓準位VGL；又例如，當位元D0、D1及D2分別為“0”、“1”、“0”時，掃描線G3的電壓準位會由第一電壓準位VGL轉為第二電壓準位VGH，而其他條掃描線G1、G2、G4至G8的電壓準位會為第一電壓準位VGL；其餘可依此類推。位元D0、D1及D2的值的不同組合及其所對應被驅動的掃描線可參照下列的表1。
在本實施例中，第一電壓準位VGL為閘極低電位，而第二電壓準 位VGH為閘極高電位，但本發明並不以此為限。此外，閘極驅動電路130A的每一閂鎖電路160耦接於邏輯控制電路140A及掃描線G1至G8中的一條對應的掃描線，用以於對應的掃描線的電壓準位處於第一電壓準位VGL時，閂鎖(latch)此對應的掃描線的電壓準位，以避免因掃描線G1至G8的電壓準位產生非預期的變動，而對畫素16進行非預期的驅動。關於閂鎖電路160的操作方式，以下將會有更進一步的說明。
在本實施例中，時脈訊號CK在每個時脈週期T內會由第一電壓 準位VGL提升至第二電壓準位VGH，再由第二電壓準位VGH降至第一電壓準位VGL。此外，位元D0的值每隔一個時脈週期T會切換一次(由“0”切換至“1”，或由“1”切換至“0”)，位元D1的值每隔兩個時脈週期T(即2T)會切換一次，而位元D2的值每隔四個時脈週期T(即4T)會切換一次。以第5圖的波形來看，位元D0的電壓準位每隔一個時脈週期T，會由第一電壓準位VGL切換至第二電壓準位VGH，或由第二電壓準位VGH切換至第一電壓準位VGL；位元D1的電壓準位每隔兩個時脈週期T(即2T)，會由第一電壓準位VGL切換至第二電壓準位VGH，或由第二電壓準位VGH切換至第一電壓準位VGL；而位元D2的電壓準位每隔四個時脈週期T(即4T)，會由第一電壓準位VGL切換至第二電壓準位VGH，或由第二電壓準位VGH切換至第一電壓準位VGL。如此一來，掃描線G1至G8的電壓準位即可依序地被提升至第 二電壓準位VGH。因此，閘極驅動電路130A可產生與習知具有移位暫存器(shift register)的閘極驅動器(gate driver)相同時序的掃描線訊號，故閘極驅動電路130A適用於驅動一般的液晶顯示器。此外，亦可藉由控制三個位元D0、D1及D2的值，使掃描線G1至G8中某條特定的掃描線的電壓準位為第二電壓準位VGH，以對耦接於此特定的掃描線的畫素16被驅動，故閘極驅動電路130A亦適用於驅動採用了記憶畫素(MIP)技術的顯示器。
請再參考第4圖，在此實施例中，邏輯控制電路140A受控於包 含三個位元D0、D1及D2的數位訊號，而邏輯控制電路140A包含第一級電路152、第二級電路154和第三級電路156共三級的電路。其中，第一級電路152、第二級電路154和第三級電路156各包含多個開關模組150，而每一級電路的開關模組150受控於三個位元D0、D1、D2中一個對應位元。詳言之，第一級電路152所包含的兩個開關模組150受控於位元D2，第二級電路154所包含的四個開關模組150受控於位元D1，而第三級電路154所包含的八個開關模組150受控於位元D2。其中，第二級電路154耦接於第一級電路152與第三級電路156之間。此外，時脈訊號CK係由邏輯控制電路140A的輸入端144輸入至邏輯控制電路140A，第一級電路152的每一開關模組150耦接於輸入端144以及第二級電路154的四個開關模組150中的兩個開關模組150。第二級電路154的每一開關模組150耦接於第一級電路152的兩個開關模組150中的一個開關模組150以及第三級電路156的八個開關模組150中的四個開關模組150。
在本發明一實施例中，第一級電路152、第二級電路154和第三 級電路156可各包含一個反相器142，用以將各級電路所接收的對應位元反相，以輸出對應位元的反相位元。詳言之，第一級電路152的反相器142用以將位元D2反相，以輸出位元D2的反相位元；第二級電路154的反相器142 用以將位元D1反相，以輸出位元D1的反相位元；而第三級電路156的反相器142用以將位元D0反相，以輸出位元D0的反相位元。此外，每一開關模組150可包含第一開關P1及第二開關N1，而第一開關P1及第二開關N1受控於上述數位訊號中一個對應位元及此對應位元的反相位元。詳言之，第一級電路152的每一開關模組150其第一開關P1及第二開關N1分別受控於位元D2及位元D2的反相位元；第二級電路154的每一開關模組150其第一開關P1及第二開關N1分別受控於位元D1及位元D1的反相位元；第三級電路156的每一開關模組150其第一開關P1及第二開關N1分別受控於位元D0及位元D0的反相位元。在本實施例中，第一開關P1為P型電晶體(例如：P型薄膜電晶體)，而第二開關N1為N型電晶體(例如：N型薄膜電晶體)。
依據上述邏輯控制電路140A的電路架構及控制方式，顯示器的 解析度每增加二倍，邏輯控制電路140A的每一個用以控制掃描線之電壓準位的電路僅需再增加一個開關模組150。因此，相較於習知的解碼電路10的每個及邏輯閘14需使用六個電晶體，邏輯控制電路140A的每個開關模組150僅需使用兩個電晶體即可，故邏輯控制電路140A的佈線方式更為簡單，且所需的佈線面積也會更小。
請參考第6圖及第7圖，第6圖為本發明另一實施例之閘極驅動 電路130B的電路圖，而第7圖為第6圖閘極驅動電路130B的時序圖。閘極驅動電路130B包含邏輯控制電路140B以及M個閂鎖電路160。其中，M為大於1的整數，而在本實施例中M=8。須瞭解地，M可以為其他大於1的正整數，而其大小係取決於所要驅動的顯示器之掃描線的數目。與邏輯控制電路140A相似地，邏輯控制電路140B亦耦接於掃描線G1至G8，用以依據時脈訊號CK以及依據包含三個位元D0、D1及D2的數位訊號，使掃描線G1至G8中的其中一條掃描線的電壓準位由第一電壓準位VGL轉為第二電壓準 位VGH，並使掃描線G1至G8中的其他條掃描線的電壓準位為第一電壓準位VGL。舉例來說，當位元D0、D1及D2分別為“0”、“0”、“0”時，掃描線G1的電壓準位會由第一電壓準位VGL轉為第二電壓準位VGH，而其他條掃描線G2至G8的電壓準位會為第一電壓準位VGL。請同時參考第7圖和第5圖。 在本實施中，閘極驅動電路130B的時序圖與閘極驅動電路130A的時序圖完全一致。換言之，依據時脈訊號CK以及依據包含三個位元D0、D1及D2的數位訊號，閘極驅動電路130B可將掃描線G1至G8的電壓準位依序地提升至第二電壓準位VGH。此外，亦可藉由控制三個位元D0、D1及D2的值，使閘極驅動電路130B將掃描線G1至G8中某條特定的掃描線的電壓準位為第二電壓準位VGH，以對耦接於此特定的掃描線的畫素16被驅動，故閘極驅動電路130B亦適用於驅動採用了記憶畫素(MIP)技術的顯示器。因此，閘極驅動電路130B所驅動的掃描線與對應的位元D0、D1及D2的值亦可參照上述的表1。此外，閂鎖電路160在閘極驅動電路130B的功用與在閘極驅動電路130A的功用相同，而關於閂鎖電路160的操作方式，將在以下的說明中敘明。
請再參考第6圖，在此實施例中，邏輯控制電路140B受控於包 含三個位元D0、D1及D2的數位訊號，而掃描線G1至G8中的每一條掃描線耦接於邏輯控制電路140B的三個開關模組150，且此三個開關模組150中的每一個開關模組150分別受控於上述數位訊號的不同位元。當有任何一條掃描線的電壓準位由第一電壓準位VGL轉為第二電壓準位VGH時，此掃描線所耦接的三個開關模組150皆被開啟，以使時脈訊號CK經由此掃描線所耦接的三個開關模組150傳送至此掃描線。舉例來說，掃描線G1所耦接的三個開關模組150分別受控於位元D0、D1和D2。當位元D0、D1和D2皆為“0”時，掃描線G1所耦接的三個開關模組150都會被開啟，而使脈訊號CK經由掃描線G1所耦接的三個開關模組150傳送至掃描線G1。此外，在本發明其他實施例中，三個位元D0、D1及D2會先經過反相處理，而產生位元D0、 D1及D2的反相位元/D0、/D1及/D2。每一開關模組150則可包含第一開關P1及第二開關N1，而第一開關P1及第二開關N1受控於上述數位訊號中一個對應位元及此對應位元的反相位元。
依據第6圖中的邏輯控制電路140B的電路架構及控制方式，顯 示器的解析度每增加二倍，邏輯控制電路140B的每一個用以控制掃描線之電壓準位的電路僅需再增加一個開關模組150。因此，相較於習知的解碼電路10的每個及邏輯閘14需使用六個電晶體，邏輯控制電路140B的每個開關模組150僅需使用兩個電晶體即可，故邏輯控制電路140B的佈線方式更為簡單，且所需的佈線面積也會更小。
以下將以多個實施例，來說明上述閂鎖電路160的操作方式。請 參考第8圖，第8圖為本發明一實施例之閂鎖電路160A的電路圖。閂鎖電路160A的輸入端IN耦接於邏輯控制電路140A或140B，而閂鎖電路160A的輸出端耦接於顯示器100多條掃描線G1至GM中的一條掃描線Gy，其中y為整數，且1≦y≦M。閂鎖電路160A包含電容C1以及兩開關P2及N2。在本實施例中，開關P2及N2可分別為P型電晶體(例如：P型薄膜電晶體)及N型電晶體(例如：N型薄膜電晶體)。為方便說明的緣故，在此假設掃描線Gy為第一條的掃描線G1，亦即y=1。請參考第8圖，並同時參照表1及第5圖或第7圖。在時段t1期間，因位元D0、D1和D2皆為“0”，故時脈訊號CK會由輸入端IN輸入至閂鎖電路160A。此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2及N2會開啟，而使得電容C1的兩端都受到第一電壓準位VGL的偏壓。
在時段t2期間，因位元D0、D1和D2皆為“0”，故時脈訊號CK 會由輸入端IN輸入至閂鎖電路160A。此外，因時脈訊號CK的電壓準位為 第二電壓準位VGH，故開關P2及N2會被關閉。此時，掃描線G1的電壓準位為第二電壓準位VGH，而電容C1因其兩端分別受到第一電壓準位VGL及第二電壓準位VGH的偏壓而進行充電。
在時段t3期間，因位元D0、D1和D2皆為“0”，故時脈訊號CK 會由輸入端IN輸入至閂鎖電路160A。此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2及N2會開啟，而使得電容C1因其兩端都受到第一電壓準位VGL的偏壓而進行放電。
在時段t4期間，因位元D0為“1”，故輸入端IN與邏輯控制電路 140A或140B之間的電性連結被切斷，而使時脈訊號CK無法經由輸入端IN輸入至閂鎖電路160A。此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2及N2會開啟，而使得掃描線G1受到第一電壓準位VGL的偏壓，而使掃描線G1的電壓準位被閂鎖在第一電壓準位VGL。
在時段t5期間，因位元D0為“1”，故輸入端IN與邏輯控制電路 140A或140B之間的電性連結被切斷，而使時脈訊號CK無法經由輸入端IN輸入至閂鎖電路160A。此時，因時脈訊號CK的電壓準位為第二電壓準位VGH，故開關P2及N2會關閉，掃描線G1處於浮接的狀態。
在時段t6期間，因位元D0為“1”，故輸入端IN與邏輯控制電路 140A或140B之間的電性連結被切斷，而使時脈訊號CK無法經由輸入端IN輸入至閂鎖電路160A。此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2及N2會開啟，而使得掃描線G1受到第一電壓準位VGL的偏壓，而使掃描線G1的電壓準位被閂鎖在第一電壓準位VGL。
請參考第9圖，第9圖為本發明另一實施例之閂鎖電路160B的 電路圖。閂鎖電路160B的輸入端IN耦接於邏輯控制電路140A或140B，而閂鎖電路160B的輸出端耦接於顯示器100多條掃描線G1至GM中的一條掃描線Gy。閂鎖電路160B包含電阻R，電阻R的一端偶接於掃描線Gy，而電阻R的另一端則受到第一電壓準位VGL的偏壓。電阻R具有極大的電阻值(一般在400KΩ~600KΩ之間)，故當時脈訊號CK經由輸入端IN輸入至閂鎖電路160B，且時脈訊號CK的電壓準位為第二電壓準位VGH時，掃描線Gy的電壓準位會被轉為第二電壓準位VGH，且同時流經電阻R的電流不會過大。此外，當輸入端IN與邏輯控制電路140A或140B之間的電性連結被切斷時，掃描線Gy透過電阻R而受到第一電壓準位VGL的偏壓，而使此時的掃描線Gy的電壓準位被閂鎖在第一電壓準位VGL。
請參考第10圖，第10圖為本發明再一實施例之閂鎖電路160C 的電路圖。閂鎖電路160C的輸入端IN耦接於邏輯控制電路140A或140B，而閂鎖電路160C的輸出端耦接於顯示器100多條掃描線G1至GM中的一條掃描線Gy。閂鎖電路160C包含電容C1、反相器162、開關P2、P3、N2及N3。在本實施例中，開關P2及P3為P型電晶體(例如：P型薄膜電晶體)，而開關N2及N3為N型電晶體(例如：N型薄膜電晶體)。當時脈訊號CK經由輸入端IN輸入至閂鎖電路160B，且時脈訊號CK的電壓準位為第二電壓準位VGH時，掃描線Gy的電壓準位會被轉為第二電壓準位VGH。當輸入端IN與邏輯控制電路140A或140B之間的電性連結被切斷時，因電容C1進行放電，而使得掃描線Gy的電壓準位降為第一電壓準位VGL，而使得開關P3被開啟，進而使掃描線Gy受到第一電壓準位VGL的偏壓。此時，反相器162會輸出高電位，而使開關N3也被開啟。另外，當時脈訊號CK的電壓準位為第一電壓準位VGL時，開關P2及N2會被開啟。因此，當輸入端IN與邏輯控制電路140A或140B之間的電性連結被切斷時，掃描線Gy的電壓準位會 被閂鎖在第一電壓準位VGL。
請參考第11圖，第11圖為本發明一實施例之閂鎖電路160D的 電路圖。閂鎖電路160D的輸入端IN耦接於邏輯控制電路140A或140B，而閂鎖電路160D的輸出端耦接於顯示器100多條掃描線G1至GM中的一條掃描線Gy，其中y為整數，且1≦y≦M。閂鎖電路160D包含電容C1、三個反相器162、164與166以及多個開關P2至P6與N2至N6。在本實施例中，開關P2至P6為P型電晶體(例如：P型薄膜電晶體)，而開關N2至N6為N型電晶體(例如：N型薄膜電晶體)。為方便說明的緣故，在此假設掃描線Gy為第一條的掃描線G1，亦即y=1。請參考第11圖，並同時參照表1及第5圖或第7圖。在時段t1期間，因位元D0、D1和D2皆為“0”，而/D0為“1”，故時脈訊號CK會由輸入端IN輸入至閂鎖電路160A，且開關P3及N4會開啟，而開關P5及N6關閉。此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2、N2及P4會開啟，而開關N3關閉，而使得電容C1的兩端都受到第一電壓準位VGL的偏壓，且反相器164的輸入端的電壓準位因開關P3及P4的開啟而為第二電壓準位VGH，並導致開關P6開啟及開關N5關閉。由於開關P2及N2開啟，反相器164的輸入端的電壓準位為第二電壓準位VGH，且因時脈訊號CK的電壓準位為第一電壓準位VGL，故掃描線Gy的輸入端的電壓準位為第一電壓準位VGL。
在時段t2期間，因位元D0、D1和D2皆為“0”，而/D0為“1”，故 時脈訊號CK會由輸入端IN輸入至閂鎖電路160A，且開關P3及N4會開啟，而開關P5及N6關閉。此時，因時脈訊號CK的電壓準位為第二電壓準位VGH，故開關P2、N2及P4會關閉，而開關N3開啟，而使得電容C1因其兩端分別受到第二電壓準位VGH與第一電壓準位VGL的偏壓而充電，且反相器164的輸入端的電壓準位因開關N3及N4的開啟而為第一電壓準位 VGL，並導致開關N5開啟及開關P6關閉。由於反相器164的輸入端的電壓準位為第一電壓準位VGL，故掃描線Gy的輸入端的電壓準位為第二電壓準位VGH。
在時段t3期間，因位元D0、D1和D2皆為“0”，而/D0為“1”，故 時脈訊號CK會由輸入端IN輸入至閂鎖電路160A，且開關P3及N4會開啟，而開關P5及N6關閉。此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2、N2及P4會開啟，而開關N3關閉，而使得電容C1因其兩端都受到第一電壓準位VGL的偏壓而放電，且反相器164的輸入端的電壓準位因開關P3及P4的開啟而為第二電壓準位VGH，並導致開關P6開啟及開關N5關閉。由於開關P2及N2開啟，反相器164的輸入端的電壓準位為第二電壓準位VGH，且因時脈訊號CK的電壓準位為第一電壓準位VGL，故掃描線Gy的輸入端的電壓準位為第一電壓準位VGL。
在時段t4期間，因位元D0為“1”，/D0為“0”，故輸入端IN與邏 輯控制電路140A或140B之間的電性連結被切斷，而使時脈訊號CK無法經由輸入端IN輸入至閂鎖電路160D。此外，因/D0為“0”，故開關P5及N6會被開啟，而開關P3及N4會被關閉。此外，因電容C1的作用，輸入端IN的電壓準位維持在第一電壓準位VGL，而使得開關P4被開啟而開關N3關閉。 此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2及N2會開啟，而使得掃描線G1受到第一電壓準位VGL的偏壓，並導致開關P6開啟而開關N5關閉。因開關P5及P6開啟，故反相器164的輸入端會受到第二電壓準位VGH的偏壓，而使反相器164的輸出第一電壓準位VGL，故掃描線G1的電壓準位被閂鎖在第一電壓準位VGL。
在時段t5期間，因位元D0為“1”，/D0為“0”，故輸入端IN與邏 輯控制電路140A或140B之間的電性連結被切斷，而使時脈訊號CK無法經由輸入端IN輸入至閂鎖電路160D。此外，因/D0為“0”，故開關P5及N6會被開啟，而開關P3及N4會被關閉。此外，因電容C1的作用，輸入端IN的電壓準位維持在第一電壓準位VGL，而使得開關P4被開啟而開關N3關閉。 此時，因時脈訊號CK的電壓準位為第一電壓準位VGL，故開關P2及N2會關閉，並導致開關P6開啟而開關N5關閉。因開關P5及P6開啟，故反相器164的輸入端會受到第二電壓準位VGH的偏壓，而使反相器164的輸出第一電壓準位VGL，故掃描線G1的電壓準位被閂鎖在第一電壓準位VGL。
在時段t6期間，因位元D0為“1”，/D0為“0”，且時脈訊號CK的電壓準位為第一電壓準位VGL，故此時閂鎖電路160D的操作方式與時段t6期間內的操作方式一樣，掃描線G1的電壓準位被閂鎖在第一電壓準位VGL。
由於閂鎖電路160A至160B在掃描線掃描線Gy的電壓準位處於第一電壓準位VGL時，會對掃描線Gy的電壓準位進行閂鎖(latch)，故可避免因掃描線Gy的電壓準位產生非預期的變動，而對畫素16進行非預期的驅動。因此，可進一步地確保顯示器100的畫質。
綜上所述，由於本發明之顯示器及其閘極驅動電路採用了新的電路架構，當顯示器的解析度每增加二倍，閘極驅動電路的每一個用以控制掃描線之電壓準位的電路僅需再增加兩個電晶體。因此，相較於習知的解碼電路的每個及(AND)邏輯閘需使用六個電晶體，本發明之閘極驅動電路的邏輯控制電路的佈線方式更為簡單，且所需的佈線面積也會更小。此外，由於本發明之閘極驅動電路的閂鎖電路在掃描線的電壓準位處於第一電壓準位時，會對掃描線的電壓準位進行閂鎖，故可避免因掃描線的電壓準位產生非預期的變動，而使顯示器的畫質獲得確保。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
130A‧‧‧閘極驅動電路
140A‧‧‧邏輯控制電路
142‧‧‧反相器
144‧‧‧輸入端
150‧‧‧開關模組
152‧‧‧第一級電路
154‧‧‧第二級電路
156‧‧‧第三級電路
160‧‧‧閂鎖電路
D0、D1、D2‧‧‧位元
CK‧‧‧時脈訊號
G1至G8‧‧‧掃描線
P1‧‧‧第一開關
N1‧‧‧第二開關

Claims (8)

  1. 一種閘極驅動電路，包含：一邏輯控制電路，耦接於M條掃描線，用以依據一數位訊號及一時脈訊號，使該些掃描線中的其中一條掃描線的電壓準位由一第一電壓準位轉為一第二電壓準位，並使該些掃描線中的其他條掃描線的電壓準位為該第一電壓準位，其中M為大於1的整數；以及M個閂鎖電路，每一閂鎖電路耦接於該邏輯控制電路及該些掃描線中的一條對應的掃描線，用以於該條對應的掃描線的電壓準位處於該第一電壓準位時，閂鎖該條對應的掃描線的電壓準位；其中：該數位訊號為N位元的數位訊號，N為大於1的整數，而每一條掃描線耦接於該邏輯控制電路的N個開關模組，而該N個開關模組受控於該數位訊號的不同位元；及該時脈訊號係由該邏輯控制電路的一輸入端輸入至該邏輯控制電路，而當有任何一條掃描線的電壓準位由該第一電壓準位轉為該第二電壓準位時，該任何一條掃描線所耦接的N個開關模組皆被開啟，以使該時脈訊號經由該任何一條掃描線所耦接的N個開關模組傳送至該任何一條掃描線。
  2. 一種閘極驅動電路，包含：一邏輯控制電路，耦接於M條掃描線，用以依據一數位訊號及一時脈訊號，使該些掃描線中的其中一條掃描線的電壓準位由一第一電壓準位轉為一第二電壓準位，並使該些掃描線中的其他條掃描線的電壓準位為該第一電壓準位，其中M為大於1的整數；以及M個閂鎖電路，每一閂鎖電路耦接於該邏輯控制電路及該些掃描線中的 一條對應的掃描線，用以於該條對應的掃描線的電壓準位處於該第一電壓準位時，閂鎖該條對應的掃描線的電壓準位；其中該數位訊號為N位元的數位訊號，N為大於1的整數，該邏輯控制電路包含N級電路，其中所述的N級電路中的每一級電路都包含多個開關模組，而每一級電路的該些開關模組受控於該數位訊號中對應的一個位元。
  3. 如請求項2所述之閘極驅動電路，其中該時脈訊號係由該邏輯控制電路的一輸入端輸入至該邏輯控制電路；其中該N級電路中的第一級電路包含兩個開關模組，該N級電路中的第二級電路包含四個開關模組，該N級電路中的第三級電路包含八個開關模組，而該第二級電路耦接於該第一級電路與該第三級電路之間；其中該第一級電路的每一開關模組耦接於該邏輯控制電路的該輸入端以及該第二級電路的四個開關模組中的兩個開關模組；其中該第二級電路的每一開關模組耦接於該第一級電路的兩個開關模組中的一個開關模組以及該第三級電路的八個開關模組中的四個開關模組。
  4. 如請求項1、2或3所述之閘極驅動電路，其中每一開關模組包含一第一開關及一第二開關，每一個開關模組的該第一開關及該第二開關受控於該數位訊號中一個對應位元及該對應位元的反相位元。
  5. 如請求項1、2或3所述之閘極驅動電路，其中每一閂鎖電路包含：一開關元件，耦接於一對應的掃描線及一系統電壓，並受控於該時脈訊號；以及 一電容，耦接於該對應的掃描線及一偏壓之間。
  6. 如請求項1、2或3所述之閘極驅動電路，其中每一閂鎖電路包含一電阻，耦接於一對應的掃描線及一偏壓之間。
  7. 一種顯示器，包含：多條資料線；多條掃描線；複數個畫素，每一該些畫素耦接於一條對應的資料線以及一條對應的掃描線；至少一源極驅動電路，耦接於該些資料線，用以藉由該些資料線傳送資料訊號至該些畫素；以及如請求項1、2或3所述之閘極驅動電路。
  8. 如請求項7所述之顯示器，其中每一該些畫素具有一記憶單元以及一畫素電容，該記憶單元耦接於該畫素電容，用以從該些資料線的其中一條資料線接收一畫素資料並儲存該畫素資料，以依據該記憶單元所儲存的該畫素資料對該畫素電容進行極性轉換。
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