TWI550830B

TWI550830B - 半導體結構及其製造方法

Info

Publication number: TWI550830B
Application number: TW103118042A
Authority: TW
Inventors: 徐子軒; 陳威臣; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-05-23
Filing date: 2014-05-23
Publication date: 2016-09-21
Also published as: TW201545314A

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體及其製造方法。

半導體結構包括記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

由於裝置臨界尺寸已經降低到技術之極限，因此設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，記憶體在程式化與抹除步驟中，記憶體視窗容易因為不良的電場分佈而降低。

根據一實施例，揭露一種半導體結構，其包括一第一電極層、一第二電極層與一介電層。介電層配置在第一電極層與第二電極層之間。第二電極層的寬度係往遠離介電層的方向變大。

根據另一實施例，揭露一種半導體結構，其包括一第一電極層、一第二電極層與一介電層。介電層配置在第一電極層與第二電極層之間。第二電極層的摻雜質濃度係往接近介電層的方向變低。

根據又另一實施例，揭露一種半導體結構的製造方法，其包括以下步驟。形成一第一電極層。形成一介電層於第一電極層上。形成一第一電極材料於介電層上。形成一第二電極材料於第一電極材料上。進行一熱步驟以將第二電極材料的摻雜質擴散至第一電極材料中。進行一蝕刻步驟以同時移除部分的第一電極材料與第二電極材料。蝕刻步驟對於第一電極材料的蝕刻速率高於對於第二電極材料的蝕刻速率。第一電極材料與第二電極材料留下的部分係形成一第二電極層。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧第一電極層

104、304、404、804‧‧‧第二電極層

106、606‧‧‧介電層

108、708‧‧‧第一電極部分

110、710‧‧‧第二電極部分

112、312、412‧‧‧第一側邊

114、314、414‧‧‧第二側邊

116、316、416‧‧‧第三側邊

218‧‧‧堆疊結構

220‧‧‧介電條紋

522‧‧‧電極材料

524‧‧‧第一電極材料

526‧‧‧第二電極材料

628‧‧‧氮化物層

630、632‧‧‧氧化物層

θ1、θ2‧‧‧角度

H1、H2、H3、H4、H5、H6、H7‧‧‧寬度

第1A圖繪示根據一實施例之半導體結構的平面圖。

第1B圖繪示第1A圖之半導體結構的部分放大圖。

第2圖繪示根據一實施例之半導體結構的剖面圖。

第3圖繪示根據一實施例之半導體結構的平面圖。

第4圖繪示根據一實施例之半導體結構的平面圖。

第5A圖至第5C圖繪製根據一實施例之半導體結構的製造方法。

第6圖繪示根據一實施例之半導體結構的平面圖。

第7圖繪示比較例之半導體結構的平面圖。

第8圖繪示比較例之半導體結構的平面圖。

第9圖為半導體結構的電性分析圖。

第10圖為半導體結構的電性分析圖。

第11圖為半導體結構的電性分析圖。

第1A圖繪示根據一實施例之半導體結構的平面圖。第1B圖繪示第1A圖之半導體結構的部分放大圖。半導體結構包括第一電極層102、第二電極層104、以及配置在第一電極層102與第二電極層104之間的介電層106。第一電極層102與第二電極層104可包括多晶矽、金屬等合適的導電材料。介電層106可包括氧化物、氮化物，例如氧化矽、氮化矽或氮氧化矽，或其他合適的介電材料，例如高介電常數(high-k)材料。介電層106並不限於單一層結構，亦可適當地使用多層介電結構，例如氧化物-氮化物-氧化物(ONO)結構。舉例來說，電荷捕捉材料可例如使用具有分立區域的缺陷(Discrete Trap)的奈米結晶(nano-crystal)高介電常數材料。

實施例中，第二電極層104(沿X方向)的寬度係往遠離介電層106的方向變大。此輪廓設計能使記憶體裝置在操作過程中具有較佳的電場分佈，亦即讓介電層106靠近第二電極層104(字元線)的部分具有較低的電場，而靠近第一電極層102(通道位元線)的部分具有較高的電場，藉此提升抹除及程式化過程中載子注入、捕捉至捕捉層中，並抑制閘極注入(gate injection)，使得裝置能具有較大的記憶體視窗(memory window)。舉例來說，第二電極層104可包括鄰接的第一電極部分108與第二電極部分110。鄰接介電層106的第一電極部分108其寬度H1(第1B圖)係往遠離介電層106的方向變大。第二電極層104的第一電極部分108具有第一側邊112(第1B圖)，與鄰接在第一側邊112的相對端點的平直的第二側邊114與第三側邊116。第一側邊112鄰接介電層106。平直的第二側邊114與第三側邊116分開自介電層106。第一側邊112與第二側邊114之間的夾角θ1大於90度。第一側邊112與第三側邊116之間的夾角θ2大於90度。一實施例中，第二電極部分110具有固定的寬度H2。第二電極層104並不限於如圖所示的八邊形，亦可適當地設計成其他合適的形狀。

一實施例中，第二電極層104的第一電極部分108與第二電極部分110可具有不同的材料特性。舉例來說，第一電極部分108的摻雜質濃度小於第二電極部分110的摻雜質濃度。第一電極部分108的摻雜質濃度係往接近介電層106的方向變低。第二電極部分110具有實質上均一的摻雜質濃度。一實施例中，第一電極部分108與第二電極部分110為多晶矽材料，且摻雜質為P導電型的雜質。但不限於此。

第2圖繪示根據一實施例之半導體結構的剖面圖。一實施例中，第2圖係沿著第1A圖的AB線段繪製出，且第1A圖係沿著第2圖的CD線段繪製出。一實施例中，如第1A圖與第2圖所示，半導體結構係為三維堆疊記憶體裝置。堆疊結構218(第2圖)包括交互堆疊的介電條紋220與作為導電條紋的第一電極層102。介電層106配置在第一電極層102(或堆疊結構218)的相對側壁上。第二電極層104配置在堆疊結構218之間。

第3圖繪示根據另一實施例之半導體結構的平面圖，其與第1B圖所示的半導體結構的差異在於，第二電極層304中，與第一側邊312相鄰接的第二側邊314與第三側邊316為內凹的側邊。

第4圖繪示根據另一實施例之半導體結構的平面圖，其與第1B圖所示的半導體結構的差異在於，第二電極層404中，與第一側邊412相鄰接的第二側邊414與第三側邊416為外凸的側邊。

第5A圖至第5C圖繪製根據一實施例之半導體結構的製造方法。

請參照第5A圖，形成第一電極層102。形成介電層106於第一電極層102上。形成電極材料522於介電層106上。一實施例中，電極材料522可包括第一電極材料524形成於介電層106上，以及第二電極材料526形成於第一電極材料524上。一實施例中，第一電極材料524是未摻雜的多晶矽，且第二電極材料526是摻雜的多晶矽，例如係摻雜P型雜質。進行一熱步驟以將第二電極材料526的摻雜質擴散至第一電極材料524中，並控制擴散至第一電極材料524的雜質濃度係往介電層106的方向逐漸變低。

請參照第5B圖，進行一蝕刻步驟以同時移除部分的第一電極材料524與第二電極材料526，且留下的部分係形成第二電極層104。一實施例中，選擇的蝕刻方法對於摻雜質濃度較低的第一電極材料524(第5A圖)的蝕刻速率高於對於摻雜質濃度較高的第二電極材料526的蝕刻速率，因此雜質濃度係往介電層106的方向逐漸變低的第一電極材料524留下的部分能形成寬度H1逐漸變小的第一電極部分108，而雜質濃度實質上均一的第二電極材料526留下的部分會形成實質上固定寬度H2的第二電極部分110。一實施例中，第二電極層104在鄰接介電層106的部分具有最低的摻雜質濃度，因此具有最小的介面寬度。

實施例並不限對不同P導電型摻雜質濃度的材料具有蝕刻選擇性的蝕刻製程，亦可根據裝置設計，適當地採用其他能達成第二電極層104不同寬度輪廓的材料(例如N導電型摻雜質)與蝕刻方式(例如濕式蝕刻或乾式蝕刻等)。

其他實施例中，亦可使用對於電極材料522(第5A圖)不具選擇性的蝕刻製程，直接藉由微影光罩來定義第二電極層104的圖案，因此電極材料522可不限於上述不同摻雜質濃度的特徵，也可使用單一特性或其他多層結構的薄膜。

一些實施例中，可更移除介電層106未與第二電極層104接觸的部分，以形成如第5C圖所示之互相分開的多個介電層106。其他實施例中，亦可省略第5C圖的步驟，而直接使用如第5B圖所示的結構。相較於第5B圖的結構，第5C圖的記憶體裝置有助於在抹除、程式化的過程中，將注入的載子侷限在介電層106既定的範圍中，藉此提升記憶體視窗。此外，由於第5C圖的數個介電層106係互相分開，一個記憶胞受到其他鄰近記憶胞的影響程度降低，因此記憶胞之間可以設計成具有較小的間距，而能提高記憶體密度。

第6圖繪示根據一實施例之半導體結構的平面圖。此例的介電層606具有氧化物-氮化物-氧化物(ONO)結構，其中作為電荷捕捉層的氮化物層628係配置在氧化物層630與氧化物層632之間，第一電極層102與第二電極層104為多晶矽材料，藉此構成SONOS電荷捕捉式快閃記憶體結構。在分析實驗中，第二電極層104鄰接介電層606的部分的寬度H3為30nm，未鄰接介電層106的部分的寬度H4為10nm。第7圖與第8圖分別繪示第一比較例與第二比較例之半導體結構的平面圖。其中第7圖與第6圖的差異在於，第二電極層704具有變化之寬度的第一電極部分708，其寬度係往遠離該介電層606的方向逐漸變小。在分析實驗中，第二電極部分710的寬度H5、與第一電極部分708凸出第二電極部分710的寬度H6皆為10nm。第8圖的第二電極層804具有固定的寬度H7，其在分析實驗中為30nm。

第9圖至第11圖為如第6圖至第8圖所示之半導體結構的電性分析圖。第9圖顯示半導體結構在導通電壓Vpass為10V、程式電壓Vprg為20V的條件下，氧化物層630在固定Y位置，不同X位置的電場分佈。第10圖則顯示遠離第二電極層104、704、804的氧化物層632在固定Y位置，不同X位置的電場分佈。第11圖中的實線為記憶體在抹除後的電性曲線，虛線為以20V程式化20μs之後的電性曲線。從第9圖與第10圖的結果可發現，相較於比較例，實施例鄰近第二電極層104(字元線)的氧化物層630在中央及邊緣側具有較低的電場，鄰近第一電極層102(通道位元線)的氧化物層632具有較高的電場。實施例電場的分佈特性，有助於在抹除及程式化過程中載子注入、捕捉至氮化物層628中，並抑制閘極注入，使得裝置能具有較大的記憶體視窗，如第11圖的結果所示。

實施例的概念可適當地應用至NMOS或PMOS裝置。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧第一電極層

104‧‧‧第二電極層

106‧‧‧介電層

108‧‧‧第一電極部分

110‧‧‧第二電極部分

112‧‧‧第一側邊

114‧‧‧第二側邊

116‧‧‧第三側邊

θ1、θ2‧‧‧夾角

H1、H2‧‧‧寬度

Claims

一種半導體結構，包括：一第一電極層；一第二電極層；以及一介電層，包括一氧化物-氮化物-氧化物(ONO)結構，並且配置在該第一電極層與該第二電極層之間，其中該第二電極層的寬度係往遠離該介電層的方向變大。
一種半導體結構，包括：一第一電極層；一第二電極層；以及一介電層，包括一氧化物-氮化物-氧化物(ONO)結構，並且配置在該第一電極層與該第二電極層之間，其中該第二電極層的摻雜質濃度係往接近該介電層的方向變低。
如申請專利範圍第1項或第2項所述之半導體結構，其中該第二電極層包括一第一電極部分與一第二電極部分，該第一電極部分介於該第二電極部分與該介電層之間，該第一電極部分的摻雜質濃度小於該第二電極部分的摻雜質濃度，該第一電極部分的摻雜質濃度係往接近該介電層的方向變低。
如申請專利範圍第1項或第2項所述之半導體結構，其中該第二電極層包括一第一電極部分與一第二電極部分，該第一電極部分介於該第二電極部分與該介電層之間，該第二電極部分具有固定的寬度，該第一電極部分的寬度係往遠離該介電層的方向變大。
如申請專利範圍第1項或第2項所述之半導體結構，其中該第二電極層具有相鄰接的一第一側邊與一第二側邊，該第一側邊鄰接該介電層，該第二側邊與該介電層分開，該第二側邊為一平直的、內凹的、或外凸的的側邊。
如申請專利範圍第1項或第2項所述之半導體結構，其中該第二電極層具有相鄰接的一第一側邊與一第二側邊，該第一側邊鄰接該介電層，該第二側邊與該介電層分開，該第一側邊與該第二側邊之間的夾角大於90度。
如申請專利範圍第1項或第2項所述之半導體結構，其中該半導體結構係為三維堆疊記憶體裝置。
一種半導體結構的製造方法，包括：形成一第一電極層；形成一介電層於該第一電極層上；形成一第一電極材料於該介電層上；形成一第二電極材料於該第一電極材料上；進行一熱步驟以將該第二電極材料的摻雜質擴散至該第一電極材料中；以及進行一蝕刻步驟以同時移除部分的該第一電極材料與該第二電極材料，其中該蝕刻步驟對該於該第一電極材料的蝕刻速率高於對於該第二電極材料的蝕刻速率，該第一電極材料與該第二電極材料留下的部分係形成一第二電極層。
如申請專利範圍第8項所述之半導體結構的製造方法，其中該第一電極材料是未摻雜的多晶矽，該第二電極材料是摻雜P型雜質的多晶矽。
如申請專利範圍第8項所述之半導體結構的製造方法，更包括移除該介電層未與該第二電極層接觸的部分。