TWI543157B - 靜態隨機存取記憶體及其操作方法 - Google Patents

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Description

靜態隨機存取記憶體及其操作方法
本發明係有關一種靜態隨機存取記憶體(SRAM)，特別是當縮減電源電壓時，具增強寫入裕度(margin)的靜態隨機存取記憶體。
靜態隨機存取記憶體為一種半導體記憶體裝置，其使用鎖存器(latch)以儲存一位元訊息，而不須像動態隨機存取記憶體(DRAM)般週期地進行再新(refresh)。典型的靜態隨機存取記憶體係由六個電晶體(6-T)組成，然而也可使用較多電晶體(例如8-T)或者較少電晶體(例如4-T)。靜態隨機存取記憶體的儲存單元(cell)通常排列成列與行的陣列形式。字元線連接並選擇同一列的靜態隨機存取記憶體的儲存單元。位元線對(pair)連接同一行的靜態隨機存取記憶體的儲存單元，藉以讀取或寫入一位元訊息。
當積體電路縮減時，其電源電壓也會跟著縮減。然而為避免因雜訊造成的讀取錯誤，需增加靜態隨機存取記憶體的儲存單元的讀取裕度(margin)，因此需要盡可能保持高的電源電壓。鑑於此，一些機制被提出以探求當縮減電源電壓時更低的可靠讀取與寫入操作所需的最低電源電壓Vmin。
傳統靜態隨機存取記憶體會受到半選擇干擾(half-select disturb)現象的影響，其係指當儲存單元被選到時，同列的相鄰儲存單元也會同時受到字元線的開啟，因而造成相鄰儲存單元的有害放電。再者，當儲存單元被選到並讀取時，存取電晶體與下拉(pull-down)電晶體形成的分壓器會產生有害的讀取干擾電壓。
傳統靜態隨機存取記憶體的字元線升壓(boosting)機制，其升高字元線電壓位準，以提供較大放電電流。然而，字元線升壓機制於低壓操作時，會造成低金屬氧化物半導體(MOS)電容值，限制字元線的相應儲存單元數目，且造成半選擇干擾。
由於傳統靜態隨機存取記憶體裝置當縮減電源電壓時易造成錯誤，因此亟需提出一種新穎的靜態隨機存取記憶體，用以保持或甚至增強讀取/寫入裕度。
鑑於上述，本發明實施例的目的之一在於提出一種靜態隨機存取記憶體，其具增強寫入裕度或/且較低的最低電源電壓Vmin。在一實施例中，靜態隨機存取記憶體提供負位元線電壓，以增強可寫性(writability)，且提供電源電壓降，有助於位元節點處的放電。
根據本發明實施例，靜態隨機存取記憶體包含電壓產生器、第一反相器及第二反相器。電壓產生器接收正電源電壓以可控產生第一電源電壓，其中第一電源電壓於特定期間具高於保持電壓之降低位準。第一反相器連接於 第一電源電壓與第二電源電壓之間，且第二反相器連接於第一電源電壓與第二電源電壓之間。第一反相器與第二反相器交叉耦接，且第一反相器與第二反相器的輸出節點作為位元節點對。
100‧‧‧靜態隨機存取記憶體
10‧‧‧電壓產生器
11‧‧‧第一反相器
12‧‧‧第二反相器
21‧‧‧字元線為有效
22‧‧‧位元節點放電
23‧‧‧產生Vm
24‧‧‧感應負位元線電壓
25‧‧‧回復至Vcc
WL‧‧‧字元線
BL‧‧‧位元線
BLB‧‧‧反相位元線
Q‧‧‧輸出節點
QB‧‧‧輸出節點
Vcc‧‧‧正電源電壓
Vm‧‧‧第一電源電壓
M1‧‧‧下拉電晶體
M2‧‧‧上拉電晶體
M3‧‧‧下拉電晶體
M4‧‧‧上拉電晶體
M5‧‧‧第一存取電晶體
M6‧‧‧第二存取電晶體
Cb‧‧‧寄生位元線電容
Cbv‧‧‧寄生耦合電容
d‧‧‧間距
w‧‧‧寬度
第一A圖顯示本發明實施例之靜態隨機存取記憶體的電路圖。
第一B圖顯示第一A圖之靜態隨機存取記憶體的詳細電路圖。
第二A圖顯示操作第一A圖/第一B圖之靜態隨機存取記憶體的流程圖。
第二B圖顯示第一A圖/第一B圖的相關信號的時序圖。
第二C圖例示第一A圖/第一B圖之靜態隨機存取記憶體的操作。
第三圖顯示多個儲存單元耦接於位元線對之間。
第四圖顯示第一A圖/第一B圖的靜態隨機存取記憶體的簡化佈局。
第一A圖顯示本發明實施例之靜態隨機存取記憶體100的電路圖，且第一B圖顯示第一A圖之靜態隨機存取記憶體100的詳細電路圖。雖然圖式僅顯示靜態隨機存取記憶體的一個儲存單元，然而多個相同的儲存單元可排列成列與行的陣列形式，以形成靜態隨機存取記憶體裝置。雖然以下實施例以6-T靜態隨機存取記憶體作為例示，然而本發明可應用於具不同電晶體數目的靜態隨機存取記憶體，或可實施於雙埠(dual-port)或以上之靜態隨機存取記憶體。
本實施例之靜態隨機存取記憶體100包含電壓產生器10，其接收正電源電壓Vcc，可控地產生第一電源電壓Vm，其於特定期間可具降低位準，且高於保持(retention)電壓，亦即電壓產生器10可於特定期間產生一低於正電源電壓Vcc但高於保持電壓之第一電源電壓。本實施例之正電源電壓Vcc可低至最低電源電壓Vmin，以節省功率消耗。在本說明書中，最低電源電壓Vmin係指靜態隨機存取記憶體100具高良率(yield)(例如良率大於90%)而能正常運作的最低電壓。
靜態隨機存取記憶體100還包含第一反相器11，其由下拉電晶體M1與上拉(pull-up)電晶體M2所組成。下拉電晶體M1(例如N型金屬氧化物半導體電晶體或NMOS電晶體)與上拉電晶體M2(例如P型金屬氧化物半導體電晶體或PMOS電晶體)串聯於第二電源電壓(例如地位準0)與第一電源電壓Vm之間。詳而言之，下拉電晶體M1與上拉電晶體M2的閘極連接作為第一反相器11的輸入節點，且下拉電晶體M1與上拉電晶體M2的汲極連接作為第一反相器11的輸出節點Q，其係作為靜態隨機存取記憶體100的位元節點。上拉電晶體M2與下拉電晶體M1的源極分別連接至第一電源電壓Vm與第二電源電壓。
靜態隨機存取記憶體100還包含第二反相器12，其由下拉電晶體M3(例如NMOS電晶體)與上拉電晶體M4(例如PMOS電晶體)所組成，其串聯於第二電源電壓與第一電源電壓Vm之間，類似於第一反相器11的連接方式。詳而言之，下拉電晶體M3與上拉電晶體M4的閘極連接作為第二反相器12的輸入節點，且下拉電晶體M3與上拉電晶體M4的汲極連 接作為第二反相器12的輸出節點QB，其係作為靜態隨機存取記憶體100的反相位元節點。上拉電晶體M4與下拉電晶體M3的源極分別連接至第一電源電壓Vm與第二電源電壓。在本實施例中，第二電源電壓為地位準，但不限定於此。
第一反相器11與第二反相器12交叉耦接。亦即，第一反相器11的輸入節點連接至第二反相器12的輸出節點QB，且第二反相器12的輸入節點連接至第一反相器11的輸出節點Q。
靜態隨機存取記憶體100更包含第一存取電晶體M5(例如NMOS電晶體)，連接於第一反相器11的輸出節點Q與位元線BL之間。詳而言之，第一存取電晶體M5的汲極連接至第一反相器11的輸出節點Q，第一存取電晶體M5的源極連接至位元線BL，且第一存取電晶體M5的閘極連接至字元線WL，並根據字元線電壓以控制第一存取電晶體M5的閘極。
靜態隨機存取記憶體100更包含第二存取電晶體M6(例如NMOS電晶體)，連接於第二反相器12的輸出節點QB與反相位元線BLB之間。詳而言之，第二存取電晶體M6的汲極連接至第二反相器12的輸出節點QB，第二存取電晶體M6的源極連接至反相位元線BLB，且第二存取電晶體M6的閘極連接至字元線WL，並根據字元線電壓以控制第二存取電晶體M6的閘極。
當字元線電壓為有效(active)時，電壓產生器10於第一期間產生實質同於正電源電壓的第一電源電壓，且於特定期間產生具降低位準的第一電源電壓。
第二A圖顯示操作第一A圖/第一B圖之靜態隨機存取記憶體100的流程圖，第二B圖顯示第一A圖/第一B圖的相關信號的時序圖，且第二C圖例示第一A圖/第一B圖之靜態隨機存取記憶體100的操作。
假設位元節點對的其中之一(例如位元節點Q)於初始儲存“1”(邏輯高位準)，當施以“0”給位元線對的其中之一(例如位元線BL)，可因而寫入“0”至靜態隨機存取記憶體100。於步驟21，使字元線WL於時間t1為有效(邏輯高位準)。藉此，位元節點Q經由位元線BL進行放電(步驟22)。另一方面，反相位元節點QB經由反相位元線BLB進行充電。當位元節點Q與反相位元節點QB的電壓位準於時間t2交叉後，電壓產生器10於步驟23產生第一電源電壓Vm。如第二B圖所示，第一電源電壓Vm於時間t3(從正電源電壓Vcc)降低至一降低位準，其低於Vcc。其中，降低位準可低至保持電壓，其係指當靜態隨機存取記憶體100未被(字元線WL)選到時，保持位元訊息所需的最低電壓。電壓產生器10可使用傳統電路設計技術來實施，其細節因此省略。於另一實施例中，電壓產生器10可於位元節點Q的電壓位準實質接近地位準(即0)時，產生具降低位準的第一電源電壓。
根據本實施例的特徵之一，如第二C圖所示，形成於第一電源電壓Vm的導線與位元線BL(或反相位元線BLB)之間的寄生耦合電容Cbv被用來增進可寫性。詳而言之，當第一電源電壓Vm於時間t3降低時，位元線BL會感應產生負位元線電壓(步驟24)，其有助於位元節點Q經由位元線BL的放電。在一些實施例中，當字元線WL為有效後，反相位元節 點QB並不會立即經由反相位元線BLB進行充電，因而反相位元節點QB的電壓位準維持接近地位準，直到電壓產生器10產生第一電源電壓Vm且感應負位元線電壓。換句話說，第一電源電壓Vm的降低與負位元線電壓的感應產生有助於位元節點Q之電壓位準的降低與反相位元節點QB之電壓位準的上升，因而使得位元節點Q與反相位元節點QB的電壓得以顯著交叉。
如第二B圖所示，當第一電源電壓Vm於時間t3降低時，位元節點Q也變為負壓。當位元節點Q之電壓位準於時間t4回復至地位準時，在字元線WL為無效(de-asserted)(邏輯低位準)之前，電壓產生器10於步驟25回復至正電源電壓Vcc。上述的操作也可變化適用於反相位元節點QB初始儲存“1”，當施以“1”給反相位元線BL，可因而寫入“0”至靜態隨機存取記憶體100的情形，不再贅述。
根據上述實施例，第一電源電壓Vm的降低位準可弱化上拉電晶體M2，因而有助於位元節點Q的放電。此外，負位元線電壓有助於位元節點Q經由位元線BL的放電。值得注意的是，本實施例不需如傳統靜態隨機存取記憶體額外耦接(MOS電晶體實施之)升壓(boosting)電容至位元線，因此，相較於傳統靜態隨機存取記憶體，本實施例可大量增進電路面積的使用效率。在本實施例中，升壓比例(boosting ratio)係定義為Cbv/(Cb+Cbv)。不管多少數目的儲存單元耦接至一位元線對，升壓比例可調適為定值，以提供增強的寫入裕度，有助於高密度且高可靠度之靜態隨機存取記憶體的設計與製造。上述Cb代表其中一位元線的寄生位元線電容，且Cbv代表第一電源電壓的導線與其中一位元線之間的寄生耦合電 容。當第一電源電壓從第一期間至特定期間的電壓產生變化時，其中一位元線之電壓根據升壓比例而下降；且當第一電源電壓變為降低位準時，根據升壓比例而感應產生負位元線電壓。第三圖顯示多個儲存單元100耦接於位元線對(亦即，位元線BL與反相位元線BLB)之間。對於一儲存單元而言，單位寄生位元線電容為Cb，而單位寄生耦合電容為Cbv。對於K個儲存單元而言，總寄生位元線電容為KCb，而總寄生耦合電容為KCbv，其中K為正整數。根據上述升壓比例之定義，KCbv/(KCb+KCbv)=Cbv/(Cb+Cbv)，因此，升壓比例可實質維持定值，其不受同一位元線對BL/BLB之儲存單元之數目的影響，或者不受同一位元線對BL/BLB之長度的影響。反觀傳統靜態隨機存取記憶體所使用的升壓電容則無法適用於以下的情況，例如不同的電源電壓或者不同的位元線長度，因此，傳統靜態隨機存取記憶體必須以最懷情況作為設計考量。
第四圖顯示靜態隨機存取記憶體100的簡化佈局，其顯示了三並排的金屬線，分別為Vm、BL及BLB。藉由調整金屬線Vm與BL/BLB之間距d，可得到所需的寄生耦合電容Cbv。藉由調整其中一位元線的寬度w，可得到特定的寄生位元線電容。根據特定的寄生位元線電容與寄生耦合電容，可得到特定的升壓比例。根據特定的升壓比例，當第一電源電壓從第一期間至特定期間的電壓產生變化時，可得到其中一位元線的特定壓降(負位元線電壓)。亦即藉由調整金屬線Vm與BL/BLB之間距d或藉由調整其中一位元線的寬度w可以改變升壓比例以及負位元線電壓。於另一實施 例中，可使用多金屬層於BL/BLB或/且Vm，可得到所需的寄生耦合電容Cbv。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
100‧‧‧靜態隨機存取記憶體
10‧‧‧電壓產生器
11‧‧‧第一反相器
12‧‧‧第二反相器
WL‧‧‧字元線
BL‧‧‧位元線
BLB‧‧‧反相位元線
Q‧‧‧輸出節點
QB‧‧‧輸出節點
Vcc‧‧‧正電源電壓
Vm‧‧‧第一電源電壓
M5‧‧‧第一存取電晶體
M6‧‧‧第二存取電晶體

Claims (14)

  1. 一種靜態隨機存取記憶體，包含：一電壓產生器，接收一正電源電壓以可控產生一第一電源電壓，其中該第一電源電壓於一特定期間具高於一保持電壓之一降低位準；一第一反相器，連接於該第一電源電壓與一第二電源電壓之間；一第二反相器，連接於該第一電源電壓與該第二電源電壓之間；一第一存取電晶體，連接於該第一反相器的輸出節點與一位元線對的一第一位元線之間，並受控於一字元線電壓；及一第二存取電晶體，連接於該第二反相器的輸出節點與該位元線對的一第二位元線之間，並受控於該字元線電壓；其中該第一反相器與該第二反相器交叉耦接，且該第一反相器與該第二反相器的輸出節點作為一位元節點對；其中當該字元線電壓為有效時，該電壓產生器於一第一期間所產生的該第一電源電壓實質同於該正電源電壓，且該電壓產生器於該特定期間所產生的該第一電源電壓具該降低位準。
  2. 根據申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一反相器與該第二反相器各包含一下拉電晶體與一上拉電晶體，其串聯於該第一電源電壓與該第二電源電壓之間。
  3. 根據申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一位元線的電壓，響應該第一電源電壓從該第一期間至該特定期間的變化，而根據一寄生位元線電容與一寄生耦合電容而降低，其中該寄生位元線電容相關於該 第一位元線，且該寄生耦合電容形成於該第一電源電壓的一導線與該第一位元線之間。
  4. 根據申請專利範圍第1項所述之靜態隨機存取記憶體，其中一升壓比例定義為Cbv/(Cb+Cbv)，Cb代表該第一位元線的一寄生位元線電容，Cbv代表該第一電源電壓的一導線與該第一位元線之間的一寄生耦合電容，其中該第一位元線的電壓，響應該第一電源電壓從該第一期間至該特定期間的變化，而根據該寄生位元線電容與該寄生耦合電容而降低。
  5. 一種操作靜態隨機存取記憶體的方法，包含：使一字元線為有效；經由一位元線對的一第一位元線，對一位元節點對的其中一位元節點進行放電；產生一第一電源電壓，其於一特定期間具低於一正電源電壓之一降低位準；及根據一寄生耦合電容以於該第一位元線感應產生一負位元線電壓，其中該寄生耦合電容形成於該第一電源電壓的一導線與該第一位元線之間。
  6. 根據申請專利範圍第5項所述操作靜態隨機存取記憶體的方法，其中該第一電源電壓之該降低位準產生於該位元節點對之電壓交叉後。
  7. 根據申請專利範圍第5項所述操作靜態隨機存取記憶體的方法，其中該降低位準高於一保持電壓，該保持電壓係指保持該靜態隨機存取記憶體之位元訊息所需的電壓。
  8. 根據申請專利範圍第5項所述操作靜態隨機存取記憶體的方法，更包含下列步驟：將該第一電源電壓從該降低位準回復至該正電源電壓。
  9. 根據申請專利範圍第8項所述操作靜態隨機存取記憶體的方法，其中該第一電源電壓之回復係執行於該位元節點對的其中一位元節點從負電壓位準回至實質地位準之後。
  10. 根據申請專利範圍第8項所述操作靜態隨機存取記憶體的方法，其中該第一電源電壓之回復係執行於該字元線為無效之前。
  11. 根據申請專利範圍第5項所述操作靜態隨機存取記憶體的方法，其中該負位元線電壓係響應該第一電源電壓之由該正電源電壓改變至該降低位準，根據該第一位元線的一寄生位元線電容與該寄生耦合電容而感應產生。
  12. 根據申請專利範圍第5項所述操作靜態隨機存取記憶體的方法，其中定義一升壓比例為Cbv/(Cb+Cbv)，Cb代表該第一位元線的一寄生位元線電容，Cbv代表該第一電源電壓的一導線與該位元線之間的一寄生耦合電容，其中當該第一電源電壓改變至該降低位準時，該負位元線電壓根據該升壓比例而感應產生。
  13. 根據申請專利範圍第5項所述操作靜態隨機存取記憶體的方法，更包含下列步驟：調整該第一位元線的寬度，以改變該負位元線電壓。
  14. 根據申請專利範圍第12項所述操作靜態隨機存取記憶體的方法，更包含下列步驟： 調整該第一電源電壓的該導線與該第一位元線之間距，以改變該負位元線電壓。
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