TWI709850B - 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

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Abstract

本發明提供一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置。此方法包括：根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至多個第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼；以及根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至多個第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼，其中第一磁碟陣列錯誤檢查與校正碼率不同於第二磁碟陣列錯誤檢查與校正碼率。

Description

資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種用於可複寫式非揮發性記憶體的資料寫入方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組接收到主機系統發出的指令時，根據相同的磁碟陣列錯誤檢查與校正碼率（RAID ECC RATE）執行主機程式化操作及垃圾收集操作，以將資料程式化至可複寫式非揮發性記憶體模組的實體程式化單元，並且在資料程式化至每一個實體程式化單元之後，均會對程式化至每一個實體程式化單元的資料執行一次讀取驗證（read verify）的操作，以判斷資料是否被正確地程式化至每一個實體程式化單元。然而，在對程式化至每一個實體程式化單元的資料執行讀取驗證的操作的同時會佔用可複寫式非揮發性記憶體模組的頻寬。若讀取驗證的操作失敗，則需要校正錯誤的資料後才能繼續執行主機程式化操作或者垃圾收集操作，更為耗時。因此，無論讀取驗證的操作是否失敗，均會影響可複寫式非揮發性記憶體模組的程式化性能，如何快速地找到不影響可複寫式非揮發性記憶體模組的效能的資料寫入方式，是本領域技術人員所欲解決的問題之一。
本發明提供一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置。
本發明的一範例實施例提出一種資料寫入方法，用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元，多個實體抹除單元分別包括多個實體程式化單元。此方法包括：根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至多個第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼；以及根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至多個第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼，其中第一磁碟陣列錯誤檢查與校正碼率不同於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的資料寫入方法中第一磁碟陣列錯誤檢查與校正碼率是依據第一數目的該些第一實體程式化單元來計算，第二磁碟陣列錯誤檢查與校正碼率是依據第二數目的該些第二實體程式化單元來計算。
在本發明的一範例實施例中，上述的資料寫入方法中第一程式化操作為主機程式化操作，第二程式化操作為垃圾收集操作。
在本發明的一範例實施例中，上述的資料寫入方法中第一磁碟陣列錯誤檢查與校正碼率小於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的資料寫入方法中根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至該些第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼的步驟更包括：讀取程式化至該些第一實體程式化單元的至少一部份中的資料並且判斷資料是否讀取成功。
在本發明的一範例實施例中，上述的資料寫入方法中讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功的步驟更包括：倘若資料讀取失敗，根據第一磁碟陣列錯誤校正碼對程式化至該些第一實體程式化單元的至少一部份中的資料執行磁碟陣列錯誤校正操作，以對程式化至該些第一實體程式化單元的至少一部份中的資料之中出現的錯誤位元進行校正。
在本發明的一範例實施例中，上述的資料寫入方法中根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至該些第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼的步驟更包括：在將資料程式化至該些第二實體程式化單元的至少一部份之後，對程式化至每一個第二實體程式化單元的資料執行讀取驗證操作。
本發明的一範例實施例提出一種記憶體控制電路單元，用於記憶體儲存裝置，其中記憶體儲存裝置具有可複寫式非揮發性記憶體模組，可複寫式非揮發性記憶體模組包括多個實體抹除單元，多個實體抹除單元分別包括多個實體程式化單元。此記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面以及記憶體介面。其中記憶體管理電路用以根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至多個第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼。此外，記憶體管理電路更用以根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至多個第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼，其中，第一磁碟陣列錯誤檢查與校正碼率不同於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的記憶體控制電路單元中第一磁碟陣列錯誤檢查與校正碼率是依據第一數目的該些第一實體程式化單元來計算，第二磁碟陣列錯誤檢查與校正碼率是依據第二數目的該些第二實體程式化單元來計算。
在本發明的一範例實施例中，上述的記憶體控制電路單元中第一程式化操作為主機程式化操作，第二程式化操作為垃圾收集操作。
在本發明的一範例實施例中，上述的記憶體控制電路單元中第一磁碟陣列錯誤檢查與校正碼率小於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的記憶體控制電路單元中記憶體管理電路用以根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至該些第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼的操作中，記憶體管理電路更用以讀取程式化至該些第一實體程式化單元的至少一部份中的資料並且判斷資料是否讀取成功。
在本發明的一範例實施例中，上述的記憶體控制電路單元中記憶體管理電路用以讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功的操作中，倘若資料讀取失敗，記憶體管理電路更用以根據第一磁碟陣列錯誤校正碼對程式化至該些第一實體程式化單元的至少一部份中的資料執行磁碟陣列錯誤校正操作，以對程式化至該些第一實體程式化單元的至少一部份中的資料之中出現的錯誤位元進行校正。
在本發明的一範例實施例中，上述的記憶體控制電路單元中記憶體管理電路用以根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至該些第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼的操作中，在將資料程式化至該些第二實體程式化單元的至少一部份之後，記憶體管理電路更用以對程式化至每一個第二實體程式化單元的資料執行讀取驗證操作。
本發明的一範例實施例提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元，多個實體抹除單元分別包括多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。其中記憶體控制電路單元用以根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至多個第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼。此外，記憶體控制電路單元更用以根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至多個第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼。其中，第一磁碟陣列錯誤檢查與校正碼率不同於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的記憶體儲存裝置中第一磁碟陣列錯誤檢查與校正碼率是依據第一數目的該些第一實體程式化單元來計算，第二磁碟陣列錯誤檢查與校正碼率是依據第二數目的該些第二實體程式化單元來計算。
在本發明的一範例實施例中，上述的記憶體儲存裝置中第一程式化操作為主機程式化操作，第二程式化操作為垃圾收集操作。
在本發明的一範例實施例中，上述的記憶體儲存裝置中第一磁碟陣列錯誤檢查與校正碼率小於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的記憶體儲存裝置中記憶體控制電路單元用以根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至該些第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼的操作中，記憶體控制電路單元更用以讀取程式化至該些第一實體程式化單元的至少一部份中的資料並且判斷資料是否讀取成功。
在本發明的一範例實施例中，上述的記憶體儲存裝置中記憶體控制電路單元讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功的操作中，倘若資料讀取失敗，記憶體控制電路單元更用以根據第一磁碟陣列錯誤校正碼對程式化至該些第一實體程式化單元的至少一部份中的資料執行磁碟陣列錯誤校正操作，以對程式化至該些第一實體程式化單元的至少一部份中的資料之中出現的錯誤位元進行校正。
在本發明的一範例實施例中，上述的記憶體儲存裝置中，記憶體控制電路單元用以根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至該些第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼的操作中，在將資料程式化至該些第二實體程式化單元的至少一部份之後，記憶體控制電路單元更用以對程式化至每一個第二實體程式化單元的資料執行讀取驗證操作。
本發明的一範例實施例提出一種資料寫入方法，用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元，多個實體抹除單元分別包括多個實體程式化單元。此方法包括：接收主機系統的指令並根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至多個第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼；根據第二磁碟陣列錯誤檢查與校正碼率對程式化至該些多個第一實體程式化單元的至少一部份中的資料執行垃圾收集操作，將資料程式化至多個第二實體程式化單元的至少一部份中，並且產生第二磁碟陣列錯誤校正碼；以及在將資料程式化至該些第二實體程式化單元的至少一部份之後，對程式化至每一個第二實體程式化單元的資料執行讀取驗證操作。其中接收主機系統的指令並根據第一磁碟陣列錯誤檢查與校正碼率對資料執行第一程式化操作，將資料程式化至該些第一實體程式化單元的至少一部份中，並且產生第一磁碟陣列錯誤校正碼的步驟中不對程式化至每一個第一實體程式化單元的資料執行讀取驗證操作，其中第一磁碟陣列錯誤檢查與校正碼率小於第二磁碟陣列錯誤檢查與校正碼率。
在本發明的一範例實施例中，上述的記憶體儲存裝置中第一磁碟陣列錯誤檢查與校正碼率是依據第一數目的該些第一實體程式化單元來計算，第二磁碟陣列錯誤檢查與校正碼率是依據第二數目的該些第二實體程式化單元來計算。
基於上述，本發明提供了一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置，執行主機程式化操作，並且在將資料程式化至每一個第一實體程式化單元後不需執行讀取校驗的操作，之後再執行垃圾收集操作，而垃圾收集操作是在背景(background)）的情形下執行，因此執行垃圾收集操作將資料程式化至每一個第二實體程式化單元後執行讀取校驗的操作不會佔用可複寫式非揮發性記憶體模組的頻寬。此外，本發明根據較大的第二磁碟陣列錯誤檢查與校正碼率執行垃圾收集操作，產生的第二磁碟陣列錯誤檢查與校正碼較少，不需犧牲可複寫式非揮發性記憶體模組的容量來存放過多的第二磁碟陣列錯誤檢查與校正碼，從而存放更多的資料，而且根據較小的第一磁碟陣列錯誤檢查與校正碼率執行主機程式化操作，節省了執行讀取校驗的操作時間，提高了主機系統的性能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤校正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510、錯誤檢查與校正電路508與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤校正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code, EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤校正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤校正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤校正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在本範例實施例中，錯誤檢查與校正電路508可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路508可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖6是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖6，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b11、b21、…、bp1會被編碼為編碼資料820中的位元bo1，位於位置801(2)的位元b12、b22、…、bp2會被編碼為編碼資料820中的位元bo2；以此類推，位於位置801(r)的位元b1r、b2r、…、bpr會被編碼為編碼資料820中的位元bor。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖6的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制嘗試從實體程式化單元810(0)中讀取出正確的資料。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
圖7是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
須注意的是，在以下的範例實施例中，描述可複寫式非揮發性記憶體模組406之實體抹除單元的管理時，以“選擇”與“分組”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體抹除單元進行操作。
請參照圖7，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)分組為儲存區601與閒置(spare)區602。例如，實體抹除單元610(0)~610(A)屬於儲存區601，而實體抹除單元610(A+1)~610(B)屬於閒置區602。在本範例實施例中，一個實體抹除單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體抹除單元亦可以包含多個實體抹除單元。此外，記憶體管理電路502可利用標記等方式來將某一個實體抹除單元關聯至儲存區601與閒置區602的其中之一。
在記憶體儲存裝置10的運作過程中，某一個實體抹除單元與儲存區601或閒置區602的關連關係可能會動態地變動。例如，當接收到來自主機系統11的寫入資料時，記憶體管理電路502會從閒置區602中選擇一個實體抹除單元以儲存此寫入資料的至少一部份資料並且將這個實體抹除單元關連至儲存區601。此外，在將屬於儲存區601的某一個實體抹除單元抹除以清除其中的資料之後，記憶體管理電路502會將這個被抹除的實體抹除單元關聯至閒置區602。
在本範例實施例中，屬於閒置區602的實體抹除單元亦稱為閒置實體抹除單元，而屬於儲存區601的實體抹除單元亦可稱為非閒置(non-spare)實體抹除單元。屬於閒置區602的每一個實體抹除單元皆是被抹除的實體抹除單元並且沒有儲存任何資料，而屬於儲存區601的每一個實體抹除單元皆儲存有資料。更進一步，屬於閒置區602的每一個實體抹除單元皆不會儲存任何有效(valid)資料，而屬於儲存區601的每一個實體抹除單元皆可能儲存有效資料及/或無效(invalid)資料。
在一範例實施例中，記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體抹除單元。在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取屬於儲存區601之實體抹除單元。因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體抹除單元。
在本範例實施例中，記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
圖8是根據本發明的一範例實施例所繪示之對資料執行主機程式化操作的示意圖。
請參照圖8，在對資料執行主機程式化操作時，記憶體管理電路502依據可複寫式非揮發性記憶體模組406的特性（例如將資料程式化至可複寫式非揮發性記憶體模組406的多個實體程式化單元中，每程式化至31個實體程式化單元時可能會出現其中一個實體程式化單元的資料出現錯誤位元的狀況）將第一磁碟陣列錯誤檢查與校正碼率（以下稱第一RAID ECC RATE）設置為較低的磁碟陣列錯誤檢查與校正碼率，例如將第一RAID ECC RATE設置為31:1。記憶體管理電路502根據設置為31:1的第一RAID ECC RATE將資料程式化至可複寫式非揮發性記憶體模組406的具有第一數目的多個第一實體程式化單元的至少一部份中，也即是說，記憶體管理電路502將資料每程式化至31個第一實體程式化單元，會對應產生1個實體程式化單元大小的第一磁碟陣列錯誤校正碼（以下稱第一RAID ECC）。
如圖8所示，以將資料程式化至第一實體程式化單元P1~P128為例，當記憶體管理電路502根據第一RAID ECC RATE將資料程式化至第一實體程式化單元P1~P31時，對應產生1個實體程式化單元大小的RAID ECC1，並且RAID ECC1儲存於第一實體程式化單元P32中，以此類推，當記憶體管理電路502將資料程式化至第一實體程式化單元P33~P63時，對應產生1個實體程式化單元大小的RAID ECC2，並且RAID ECC2儲存於第一實體程式化單元P64中，當記憶體管理電路502將資料程式化至第一實體程式化單元P65~P95時，對應產生1個實體程式化單元大小的RAID ECC3，並且RAID ECC3儲存於第一實體程式化單元P96中，當記憶體管理電路502將資料程式化至第一實體程式化單元P97~P127時，對應產生1個實體程式化單元大小的RAID ECC4，並且RAID ECC4儲存於第一實體程式化單元P128中。此時，在將資料程式化至124個第一實體程式化單元（也即是將資料程式化至第一實體程式化單元P1~P31、P33~P63、P65~P95以及P97~P127）時，記憶體管理電路502對應產生4個實體程式化單元大小的第一RAID ECC（也即是包括RAID ECC1~ RAID ECC4）。也就是說，記憶體管理電路502執行主機程式化操作並根據第一RAID ECC RATE將資料程式化至124個第一實體程式化單元（也即是第一實體程式化單元P1~P31、P33~P63、P65~P95以及P97~P127）時，對應產生的第一RAID ECC（也即是包括RAID ECC1~RAID ECC4）儲存於第一實體程式化單元P32、P64、P96以及P128中。在本範例實施例中，第一實體程式化單元P1~P31、P33~P63、P65~P95以及P97~P127中的每一者所儲存之至少部分資料可視為一個框架，舉例來說，第一實體程式化單元P1~P31中所儲存之至少部分資料可視為一個框架。第一RAID ECC（也即是RAID ECC1~ RAID ECC4）是分別依據儲存於第一實體程式化單元P1~P31、P33~P63、P65~P95以及P97~P127中的至少部分資料進行多框架編碼對應產生。在上述範例實施例中，在對資料執行主機程式化操作時，記憶體管理電路502不對程式化至每一個第一實體程式化單元P1~P31、P33~P63、P65~P95以及P97~P127中的資料執行讀取驗證操作。
圖9是根據本發明的一範例實施例所繪示之對資料執行垃圾收集操作的示意圖。
請參照圖9，於一範例實施例中，在執行垃圾收集操作時，記憶體管理電路502將第二磁碟陣列錯誤檢查與校正碼率（以下稱第二RAID ECC RATE）設置為高於第一RAID ECC RATE，例如將第二RAID ECC RATE設置為127:1。記憶體管理電路502根據設置為127:1的第二RAID ECC RATE將已程式化至具有第一數目的多個第一實體程式化單元的至少一部份中的資料程式化至可複寫式非揮發性記憶體模組406具有第二數目的多個第二實體程式化單元的至少一部份中，也即是說，記憶體管理電路502將資料每程式化至127個第二實體程式化單元，會對應產生1個實體程式化單元大小的第二磁碟陣列錯誤校正碼（以下稱第二RAID ECC）。
如圖9所示，當記憶體管理電路502根據第二RAID ECC RATE將資料程式化至第二實體程式化單元P1~P127時，對應產生1個實體程式化單元大小的RAID ECC0，並且RAID ECC0儲存於第二實體程式化單元128中。也就是說，執行垃圾收集操作時，記憶體管理電路502根據第二RAID ECC RATE將資料程式化至127個第二實體程式化單元（也即是第二實體程式化單元P1~P127），對應產生的第二RAID ECC（也即是RAID ECC0）儲存於第二實體程式化單元P128。其中，第二實體程式化單元P1~P127中的每一者所儲存之至少部分資料可視為一個框架。第二RAID ECC（也即是RAID ECC0）是依據儲存於第二實體程式化單元P1~P127中的至少部分資料進行多框架編碼對應產生。在上述範例實施例中，在垃圾收集操作時，記憶體管理電路502對程式化至每一個第二實體程式化單元P1~P127中的資料執行讀取驗證操作。
於一範例實施例中，記憶體管理電路502接收主機系統11發出的指令，執行主機程式化操作。記憶體管理電路502根據第一RAID ECC RATE將資料程式化至可複寫式非揮發性記憶體模組406中具有第一數目的多個第一實體程式化單元的至少一部份中，並且對應產生第一RAID ECC。在一範例實施例中，記憶體管理電路502根據可複寫式非揮發性記憶體模組406本身的特性，將第一RAID ECC RATE設置為31:1。
記憶體管理電路502讀取已程式化至可複寫式非揮發性記憶體模組406中具有第一數目的多個第一實體程式化單元的至少一部份中的資料時，倘若使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取機制讀取失敗，記憶體管理電路502會根據多框架編碼產生的第一RAID ECC對已程式化至可複寫式非揮發性記憶體模組406中具有第一數目的多個第一實體程式化單元的至少一部份中的資料執行磁碟陣列錯誤校正操作，以對資料之中出現的錯誤位元進行校正。在本範例實施例中，在對資料執行主機程式化操作時，記憶體管理電路502不對程式化至每一個第一實體程式化單元中的資料執行讀取驗證操作。
之後，記憶體管理電路502執行垃圾收集操作，根據第二RAID ECC RATE將已程式化至具有第一數目的多個第一實體程式化單元的至少一部份中的資料程式化至具有第二數目的多個第二實體程式化單元的至少一部份中，並且對應產生第二RAID ECC。在一範例實施例中，記憶體管理電路502將第二RAID ECC RATE設置為127:1。並且在程式化至每一個第二實體程式化單元之後，記憶體管理電路502會對已程式化至第二實體程式化單元的資料執行讀取驗證操作，以判斷資料是否被正確地程式化至每一個第二實體程式化單元，若發生讀取驗證操作失敗，則判斷資料未被正確地程式化至第二實體程式化單元，即放棄將資料程式化至此第二實體程式化單元，並且將資料程式化至不同於此第二實體程式化單元的另一實體程式化單元（亦稱為第三實體程式化單元）。若未發生讀取驗證操作失敗，則判斷資料已被正確地程式化至第二實體程式化單元，結束此次垃圾收集操作。
具體來說，在上述範例實施例中，記憶體管理電路502根據第一RAID ECC RATE執行主機程式化操作對應產生的第一RAID ECC較記憶體管理電路502根據第二RAID ECC RATE執行垃圾收集操作對應產生的第二RAID ECC多，以於記憶體管理電路502執行主機程式化操作之後可以根據磁碟陣列錯誤校正操作以及對應產生的第一RAID ECC來校正資料中出現的錯誤位元，此外，記憶體管理電路502不會對程式化至每一個第一實體程式化單元中的資料執行讀取驗證操作。
圖10是根據本發明的一範例實施例所繪示之資料寫入方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502根據第一RAID ECC RATE對資料執行第一程式化操作，將資料程式化至具有第一數目的多個第一實體程式化單元的至少一部份中，並且對應產生第一RAID ECC。
在步驟S1003中，記憶體管理電路502根據第二RAID ECC RATE對程式化至具有第一數目的該些第一實體程式化單元的至少一部份中的資料執行第二程式化操作，將資料程式化至具有第二數目的多個第二實體程式化單元的至少一部份中，並且對應產生第二RAID ECC，其中，第一RAID ECC RATE小於第二RAID ECC RATE。
圖11是根據本發明的另一範例實施例所繪示之資料寫入方法的流程圖。
請參照圖11，在步驟S1101中，記憶體管理電路502接收主機系統11的指令並根據第一RAID ECC RATE對資料執行主機程式化操作，記憶體管理電路502將資料程式化至具有第一數目的多個第一實體程式化單元的至少一部份中，並且對應產生第一RAID ECC。並且在上述步驟S1101中，記憶體管理電路502不對程式化至每一個第一實體程式化單元的資料執行讀取驗證操作。
在步驟S1103中，記憶體管理電路502讀取程式化至具有第一數目的多個第一實體程式化單元的至少一部份中的資料並且判斷資料是否讀取成功。
在步驟S1105中，倘若資料讀取失敗，記憶體管理電路502根據第一RAID ECC對已程式化至具有第一數目的多個第一實體程式化單元的至少一部份中的資料執行磁碟陣列錯誤校正操作，以對資料之中出現的錯誤位元進行校正。
在步驟S1107中，倘若資料讀取成功，記憶體管理電路502根據第二RAID ECC RATE對程式化至具有第一數目的該些第一實體程式化單元的至少一部份中的資料執行垃圾收集操作，記憶體管理電路502將資料程式化至具有第二數目的多個第二實體程式化單元的至少一部份中，並且對應產生第二RAID ECC，其中，第一RAID ECC RATE小於第二RAID ECC RATE。
在步驟S1109中，在將資料程式化至具有第二數目的該些第二實體程式化單元之後，記憶體管理電路502對程式化至每一個第二實體程式化單元的資料執行讀取驗證操作，以判斷資料是否被正確地程式化至每一個第二實體程式化單元。
在步驟S1111中，記憶體管理電路502會判斷讀取驗證操作是否失敗。
在步驟S1113中，若發生讀取驗證操作失敗，則記憶體管理電路502判斷資料未被正確地程式化至第二實體程式化單元，即放棄將資料程式化至此第二實體程式化單元，並且將資料程式化至第三實體程式化單元。
在步驟S1115中，若未發生讀取驗證操作失敗，則判斷資料已被正確地程式化至第二實體程式化單元，結束此次垃圾收集操作。
綜上所述，本發明提供了一種資料寫入方法、記憶體控制電路單元與記憶體儲存裝置，在執行主機程式化操作時，記憶體管理電路502依據可複寫式非揮發性記憶體模組的特性將RAID ECC RATE設置為較低的第一RAID ECC RATE，以產生較多的第一RAID ECC，於執行錯誤校正操作後利用較多的第一RAID ECC將出現的錯誤位元進行校正，並且在將資料程式化至每一個第一實體程式化單元後，記憶體管理電路502不需對每一個第一實體程式化單元中儲存的資料執行讀取校驗的操作，之後在執行垃圾收集操作時，記憶體管理電路502將RAID ECC RATE設置為較高的第二RAID ECC RATE，以產生較少的第二RAID ECC，避免存放過多的RAID ECC，從而存放更多的資料。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10：記憶體儲存裝置 11：主機系統 110：系統匯流排 111：處理器 112：隨機存取記憶體 113：唯讀記憶體 114：資料傳輸介面 12：輸入/輸出(I/O)裝置 20：主機板 201：隨身碟 202：記憶卡 203：固態硬碟 204：無線記憶體儲存裝置 205：全球定位系統模組 206：網路介面卡 207：無線傳輸裝置 208：鍵盤 209：螢幕 210：喇叭 32：SD卡 33：CF卡 34：嵌入式儲存裝置 341：嵌入式多媒體卡 342：嵌入式多晶片封裝儲存裝置 402：連接介面單元 404：記憶體控制電路單元 406：可複寫式非揮發性記憶體模組 502：記憶體管理電路 504：主機介面 506：記憶體介面 508：錯誤檢查與校正電路 510：緩衝記憶體 512：電源管理電路 601：儲存區 602：閒置區 610(0)~610(B)：實體抹除單元 612(0)~612(C)：邏輯單元 810(0)~810(E)：實體程式化單元 P1-P128：第一實體程式化單元、第二實體程式化單元 820：編碼資料 801(1)、801(2)、801(r)：位置 b 11-b p1、b 12-b p2、b 1r-b pr、b o1-b or：位元 RAID ECC0-RAID ECC4：磁碟陣列錯誤校正碼 S1001- S1003、S1101-S1115：資料寫入方法的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖7是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖8是根據本發明的一範例實施例所繪示之對資料執行主機程式化操作的示意圖。 圖9是根據本發明的一範例實施例所繪示之對資料執行垃圾收集操作的示意圖。 圖10是根據本發明的一範例實施例所繪示之資料寫入方法的流程圖。 圖11是根據本發明的另一範例實施例所繪示之資料寫入方法的流程圖。
S1101-S1115：資料寫入方法的步驟

Claims (23)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該多個實體抹除單元分別包括多個實體程式化單元，該資料寫入方法包括： 根據一第一磁碟陣列錯誤檢查與校正碼率對一資料執行一第一程式化操作，將該資料程式化至多個第一實體程式化單元的至少一部份中，並且產生一第一磁碟陣列錯誤校正碼；以及 根據一第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一第二程式化操作，將該資料程式化至多個第二實體程式化單元的至少一部份中，並且產生一第二磁碟陣列錯誤校正碼， 其中該第一磁碟陣列錯誤檢查與校正碼率不同於該第二磁碟陣列錯誤檢查與校正碼率。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中，該第一磁碟陣列錯誤檢查與校正碼率是依據一第一數目的該些第一實體程式化單元來計算，該第二磁碟陣列錯誤檢查與校正碼率是依據一第二數目的該些第二實體程式化單元來計算。
  3. 如申請專利範圍第1項所述的資料寫入方法，其中該第一程式化操作為一主機程式化操作，該第二程式化操作為一垃圾收集操作。
  4. 如申請專利範圍第3項所述的資料寫入方法，其中該第一磁碟陣列錯誤檢查與校正碼率小於該第二磁碟陣列錯誤檢查與校正碼率。
  5. 如申請專利範圍第1項所述的資料寫入方法，其中根據該第一磁碟陣列錯誤檢查與校正碼率對該資料執行該第一程式化操作，將該資料程式化至該些第一實體程式化單元的至少一部份中，並且產生該第一磁碟陣列錯誤校正碼的步驟中，更包括： 讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功。
  6. 如申請專利範圍第5項所述的資料寫入方法，其中讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功的步驟中，更包括： 倘若該資料讀取失敗，根據該第一磁碟陣列錯誤校正碼對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一磁碟陣列錯誤校正操作，以對程式化至該些第一實體程式化單元的至少一部份中的該資料之中出現的錯誤位元進行校正。
  7. 如申請專利範圍第1項所述的資料寫入方法，其中根據該第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行該第二程式化操作，將該資料程式化至該些第二實體程式化單元的至少一部份中，並且產生該第二磁碟陣列錯誤校正碼的步驟更包括： 在將該資料程式化至該些第二實體程式化單元的至少一部份之後，對程式化至每一個第二實體程式化單元的該資料執行一讀取驗證操作。
  8. 一種記憶體控制電路單元，用於一記憶體儲存裝置，其中該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該多個實體抹除單元分別包括多個實體程式化單元，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至該主機介面以及該記憶體介面， 其中該記憶體管理電路用以根據一第一磁碟陣列錯誤檢查與校正碼率對一資料執行一第一程式化操作，將該資料程式化至多個第一實體程式化單元的至少一部份中，並且產生一第一磁碟陣列錯誤校正碼；以及 其中該記憶體管理電路用以根據一第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一第二程式化操作，將該資料程式化至多個第二實體程式化單元的至少一部份中，並且產生一第二磁碟陣列錯誤校正碼，其中，該第一磁碟陣列錯誤檢查與校正碼率不同於該第二磁碟陣列錯誤檢查與校正碼率。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中，該第一磁碟陣列錯誤檢查與校正碼率是依據一第一數目的該些第一實體程式化單元來計算，該第二磁碟陣列錯誤檢查與校正碼率是依據一第二數目的該些第二實體程式化單元來計算。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該第一程式化操作為一主機程式化操作，該第二程式化操作為一垃圾收集操作。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該第一磁碟陣列錯誤檢查與校正碼率小於該第二磁碟陣列錯誤檢查與校正碼率。
  12. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路用以根據該第一磁碟陣列錯誤檢查與校正碼率對該資料執行該第一程式化操作，將該資料程式化至該些第一實體程式化單元的至少一部份中，並且產生該第一磁碟陣列錯誤校正碼的操作中， 該記憶體管理電路更用以讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該記憶體管理電路用以讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功的操作中， 倘若該資料讀取失敗，該記憶體管理電路更用以根據該第一磁碟陣列錯誤校正碼對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一磁碟陣列錯誤校正操作，以對程式化至該些第一實體程式化單元的至少一部份中的的該資料之中出現的錯誤位元進行校正。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路用以根據該第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行該第二程式化操作，將該資料程式化至該些第二實體程式化單元的至少一部份中，並且產生該第二磁碟陣列錯誤校正碼的操作中， 在將該資料程式化至該些第二實體程式化單元的至少一部份之後，該記憶體管理電路更用以對程式化至每一個第二實體程式化單元的該資料執行一讀取驗證操作。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該多個實體抹除單元分別包括多個實體程式化單元， 其中該記憶體控制電路單元用以根據一第一磁碟陣列錯誤檢查與校正碼率對一資料執行一第一程式化操作，將該資料程式化至多個第一實體程式化單元的至少一部份中，並且產生一第一磁碟陣列錯誤校正碼；以及 其中該記憶體控制電路單元用以根據一第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一第二程式化操作，將該資料程式化至多個第二實體程式化單元的至少一部份中，並且產生一第二磁碟陣列錯誤校正碼，其中，該第一磁碟陣列錯誤檢查與校正碼率不同於該第二磁碟陣列錯誤檢查與校正碼率。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中，該第一磁碟陣列錯誤檢查與校正碼率是依據一第一數目的該些第一實體程式化單元來計算，該第二磁碟陣列錯誤檢查與校正碼率是依據一第二數目的該些第二實體程式化單元來計算。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該第一程式化操作為一主機程式化操作，該第二程式化操作為一垃圾收集操作。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該第一磁碟陣列錯誤檢查與校正碼率小於該第二磁碟陣列錯誤檢查與校正碼率。
  19. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元用以根據該第一磁碟陣列錯誤檢查與校正碼率對該資料執行該第一程式化操作，將該資料程式化至該些第一實體程式化單元的至少一部份中，並且產生該第一磁碟陣列錯誤校正碼的操作中， 該記憶體控制電路單元更用以讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該記憶體控制電路單元讀取程式化至該些第一實體程式化單元的至少一部份中的該資料並且判斷該資料是否讀取成功的操作中， 倘若該資料讀取失敗，該記憶體控制電路單元更用以根據該第一磁碟陣列錯誤校正碼對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一磁碟陣列錯誤校正操作，以對程式化至該些第一實體程式化單元的至少一部份中的該資料之中出現的錯誤位元進行校正。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元用以根據該第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行該第二程式化操作，將該資料程式化至該些第二實體程式化單元的至少一部份中，並且產生該第二磁碟陣列錯誤校正碼的操作中， 在將該資料程式化至該些第二實體程式化單元的至少一部份之後，該記憶體控制電路單元更用以對程式化至每一個第二實體程式化單元的該資料執行一讀取驗證操作。
  22. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，該多個實體抹除單元分別包括多個實體程式化單元，該資料寫入方法包括： 接收一主機系統的指令並根據一第一磁碟陣列錯誤檢查與校正碼率對一資料執行一第一程式化操作，將該資料程式化至多個第一實體程式化單元的至少一部份中，並且產生一第一磁碟陣列錯誤校正碼； 根據一第二磁碟陣列錯誤檢查與校正碼率對程式化至該些第一實體程式化單元的至少一部份中的該資料執行一垃圾收集操作，將該資料程式化至多個第二實體程式化單元的至少一部份中，並且產生一第二磁碟陣列錯誤校正碼；以及 在將該資料程式化至該些第二實體程式化單元的至少一部份之後，對程式化至每一個第二實體程式化單元的該資料執行一讀取驗證操作， 其中接收該主機系統的指令並根據該第一磁碟陣列錯誤檢查與校正碼率對該資料執行該第一程式化操作，將該資料程式化至該些第一實體程式化單元的至少一部份中，並且產生該第一磁碟陣列錯誤校正碼的步驟中不對程式化至每一個實體程式化單元的該資料執行一讀取驗證操作， 其中該第一磁碟陣列錯誤檢查與校正碼率小於該第二磁碟陣列錯誤檢查與校正碼率。
  23. 如申請專利範圍第22項所述的資料寫入方法，其中，該第一磁碟陣列錯誤檢查與校正碼率是依據一第一數目的該些第一實體程式化單元來計算，該第二磁碟陣列錯誤檢查與校正碼率是依據一第二數目的該些第二實體程式化單元來計算。
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