CN110601691A - 电平移位电路 - Google Patents

电平移位电路 Download PDF

Info

Publication number
CN110601691A
CN110601691A CN201910994853.4A CN201910994853A CN110601691A CN 110601691 A CN110601691 A CN 110601691A CN 201910994853 A CN201910994853 A CN 201910994853A CN 110601691 A CN110601691 A CN 110601691A
Authority
CN
China
Prior art keywords
switching tube
voltage
power supply
node
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910994853.4A
Other languages
English (en)
Other versions
CN110601691B (zh
Inventor
喻彪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Goke Microelectronics Co Ltd
Original Assignee
Hunan Goke Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan Goke Microelectronics Co Ltd filed Critical Hunan Goke Microelectronics Co Ltd
Priority to CN201910994853.4A priority Critical patent/CN110601691B/zh
Publication of CN110601691A publication Critical patent/CN110601691A/zh
Application granted granted Critical
Publication of CN110601691B publication Critical patent/CN110601691B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

本申请涉及一种电平移位电路，包括输入电路、第一输出电路和第二输出电路，输入电路连接第一电源电压端、第二电源电压端和电压输入端，输入电路通过第一节点和第二节点连接第二输出电路，第二输出电路通过第三节点和第四节点连接第一输出电路，第一输出电路连接第二电源电压端、第三电源电压端和第一电压输出端，第二输出电路连接第二电源电压端和第二电压输出端。第一电源电压端、第二电源电压端和第三电源电压端分别用于接入第一电源电压、第二电源电压和第三电源电压。可支持将低电压电源域的输入信号移位到高电平电源域，以及将高电平电源域的输入信号移位到低电压电源域，实现了不同电源域之间的电平移位。

Description

电平移位电路
技术领域
本申请涉及电子电路及半导体技术领域，特别是涉及一种电平移位电路。
背景技术
在部分CMOS集成电路工艺中，只提供耐低电压(如1.8V，以下用VDDL表示低电源电压)的输入输出(IO)MOSFET器件，这些MOSFET器件的栅极、源极、漏极和背栅之间的电压差都不能超过VDDL。但是有些通信接口协议约定电路接口要工作在高电压(如3.3V，以下用VDDH表示高电源电压)下，或者某些外部需要通信的电路只提供高电压的输入输出接口，以及电源管理等电路的输出驱动级都需要工作在高电压。这些输出驱动电路的上拉功率管和下拉功率管一般都是分别驱动，高位的上拉PMOSFET在VDDH-VDDL电源域驱动，低位的下拉NMOSFET在VDDL-GND电源域驱动。输入逻辑信号先在VDDL-GND电源域处理，然后在移位到VDDH-VDDL电源域驱动高位的上拉功率管。有些输出驱动级为了防止上拉功率管和下拉功率管同时导通，需要加入不交叠控制电路，这就需要将VDDH-VDDL电源域的逻辑信号又向下移位到VDDL-GND电源域进行处理。基于此，如何实现不同电源域之间的电平移位，是一个亟待解决的问题。
发明内容
基于此，有必要针对上述问题，提供一种可实现不同电源域之间的电平移位的电平移位电路。
一种电平移位电路，包括输入电路、第一输出电路和第二输出电路，所述输入电路连接第一电源电压端、第二电源电压端和电压输入端，所述输入电路通过第一节点和第二节点连接所述第二输出电路，所述第二输出电路通过第三节点和第四节点连接所述第一输出电路，所述第一输出电路连接所述第二电源电压端、所述第三电源电压端和第一电压输出端，所述第二输出电路连接所述第二电源电压端和第二电压输出端；所述第一电源电压端、所述第二电源电压端和所述第三电源电压端分别用于接入第一电源电压、第二电源电压和第三电源电压；其中，所述第一电源电压、所述第二电源电压和所述第三电源电压依次增大，或所述第一电源电压、所述第二电源电压和所述第三电源电压依次减小；
所述输入电路在所述电压输入端接入第一电源电压时，使所述第一节点为第二电源电压，以及所述第二节点为第一电源电压；所述第二输出电路在所述第一节点为第二电源电压、所述第二节点为第一电源电压时，使所述第三节点为第三电源电压，所述第四节点为第二电源电压，以及通过所述第二电压输出端输出第一电源电压；所述第一输出电路在所述第三节点为第三电源电压、所述第四节点为第二电源电压时，通过所述第一电压输出端输出第二电源电压；
所述输入电路在所述电压输入端接入第二电源电压时，使所述第一节点为第一电源电压，以及所述第二节点为第二电源电压；所述第二输出电路在所述第一节点为第一电源电压、所述第二节点为第二电源电压时，使所述第三节点为第二电源电压，所述第四节点为第三电源电压，以及通过所述第二电压输出端输出第三电源电压；所述第一输出电路在所述第三节点为第二电源电压、所述第四节点为第三电源电压时，通过所述第一电压输出端输出第三电源电压。
在其中一个实施例中，所述第一电源电压端、所述第二电源电压端和所述第三电源电压端分别为接地端、低电压电源端和高电压电源端，所述第一电源电压、所述第二电源电压和所述第三电源电压依次增大，且分别为地电平、低电压和高电压。
在其中一个实施例中，所述输入电路包括开关管PM0、开关管NM0、开关管NM3和开关管NM4；
所述开关管PM0的控制端和所述开关管NM0的控制端连接所述电压输入端，所述开关管PM0的输入端连接所述低电压电源端，所述开关管PM0的输出端连接所述开关管NM0的输入端，所述开关管NM0的输出端连接所述接地端；
所述开关管NM3的控制端连接所述电压输入端，所述开关管NM3的输入端连接所述第一节点，所述开关管NM3的输出端连接所述接地端；所述开关管NM4的控制端连接所述开关管PM0的输出端，所述开关管NM4的输入端连接所述第二节点，所述开关管NM4的输出端连接所述接地端。
在其中一个实施例中，所述第一输出电路包括开关管PM5、开关管PM6、开关管PM7和开关管NM7；
所述开关管PM5的控制端连接所述第四节点，所述开关管PM5的输入端连接所述高电压电源端，所述开关管PM5的输出端连接所述第三节点，所述开关管PM6的控制端连接所述第三节点，所述开关管PM6的输入端连接所述高电压电源端，所述开关管PM6的输出端连接所述第四节点；
所述开关管PM7的控制端和所述开关管NM7的控制端均连接所述第三节点，所述开关管PM7的输入端连接所述高电压电源端，所述开关管PM7的输出端连接所述开关管NM7的输入端和所述第一电压输出端，所述开关管NM7的输出端连接所述低电压电源端。
在其中一个实施例中，所述第二输出电路包括开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6；
所述开关管PM1的控制端和所述开关管NM1的控制端均连接所述低电压电源端，所述开关管PM1的输入端连接所述第三节点，所述开关管PM1的输出端连接所述开关管NM1的输入端，所述开关管NM1的输出端连接所述第一节点；
所述开关管PM2的控制端和所述开关管NM2的控制端均连接所述低电压电源端，所述开关管PM2的输入端连接所述第四节点，所述开关管PM2的输出端连接所述开关管NM2的输入端和所述第二电压输出端，所述开关管NM2的输出端连接所述第二节点；
所述开关管PM3的控制端连接所述第二节点，所述开关管PM3的输入端连接所述低电压电源端，所述开关管PM3的输出端连接所述第一节点，所述开关管PM4的控制端连接所述第一节点，所述开关管PM4的输入端连接所述低电压电源端，所述开关管PM4的输出端连接所述第二节点；所述开关管NM5的控制端连接所述第四节点，所述开关管NM5的输入端连接所述第三节点，所述开关管NM5的输出端连接所述低电压电源端，所述开关管NM6的控制端连接所述第三节点，所述开关管NM6的输入端连接所述第四节点，所述开关管NM6的输出端连接所述低电压电源端。
在其中一个实施例中，所述第一电源电压端、所述第二电源电压端和所述第三电源电压端分别为高电压电源端、低电压电源端和接地端，所述第一电源电压、所述第二电源电压和所述第三电源电压依次减小，且分别为高电压、低电压和地电平。
在其中一个实施例中，所述输入电路包括开关管PM0、开关管NM0、开关管PM5和开关管PM6；
所述开关管PM0的控制端和所述开关管NM0的控制端连接所述电压输入端，所述开关管PM0的输入端连接所述高电压电源端，所述开关管PM0的输出端连接所述开关管NM0的输入端，所述开关管NM0的输出端连接所述低电压电源端；
所述开关管PM5的控制端连接所述电压输入端，所述开关管PM5的输入端连接所述高电压电源端，所述开关管PM5的输出端连接所述第一节点；所述开关管PM6的控制端连接所述开关管PM0的输出端，所述开关管PM6的输入端连接所述高电压电源端，所述开关管NM4的输出端连接所述第二节点。
在其中一个实施例中，所述第一输出电路包括开关管NM3、开关管NM4、开关管PM7和开关管NM7；
所述开关管NM3的控制端连接所述第四节点，所述开关管NM3的输入端连接所述第三节点，所述开关管NM3的输出端连接所述接地端，所述开关管NM4的控制端连接所述第三节点，所述开关管NM4的输入端连接所述第四节点，所述开关管NM4的输出端连接所述接地端；
所述开关管PM7的控制端和所述开关管NM7的控制端均连接所述第三节点，所述开关管PM7的输入端连接所述低电压电源端，所述开关管PM7的输出端连接所述开关管NM7的输入端和所述第一电压输出端，所述开关管NM7的输出端连接所述接地端。
在其中一个实施例中，所述第二输出电路包括开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6；
所述开关管PM1的控制端和所述开关管NM1的控制端均连接所述低电压电源端，所述开关管PM1的输入端连接所述第一节点，所述开关管PM1的输出端连接所述开关管NM1的输入端，所述开关管NM1的输出端连接所述第三节点；
所述开关管PM2的控制端和所述开关管NM2的控制端均连接所述低电压电源端，所述开关管PM2的输入端连接所述第二节点，所述开关管PM2的输出端连接所述开关管NM2的输入端和所述第二电压输出端，所述开关管NM2的输出端连接所述第四节点；
所述开关管PM3的控制端连接所述第四节点，所述开关管PM3的输入端连接所述低电压电源端，所述开关管PM3的输出端连接所述第三节点，所述开关管PM4的控制端连接所述第三节点，所述开关管PM4的输入端连接所述低电压电源端，所述开关管PM4的输出端连接所述第四节点；所述开关管NM5的控制端连接所述第二节点，所述开关管NM5的输入端连接所述第一节点，所述开关管NM5的输出端连接所述低电压电源端，所述开关管NM6的控制端连接所述第一节点，所述开关管NM6的输入端连接所述第二节点，所述开关管NM6的输出端连接所述低电压电源端。
在其中一个实施例中，所述第二输出电路还包括电容CAP1和电容CAP2，所述电容CAP1的一端连接所述开关管PM1的输入端，所述电容CAP1的另一端连接所述开关管NM1的输出端，所述电容CAP2的一端连接所述开关管PM2的输入端，所述电容CAP2的另一端连接所述开关管NM2的输出端。
上述电平移位电路，在电压输入端接入的电压在第一电源电压和第二电源电压之间转换时，通过控制输入电路、第一输出电路和第二输出电路之间节点的电平，使得第一电压输出端输出的电压在第二电源电压和第三电源电压之间，以及第二电压输出端输出的电压在第一电源电压和第三电源电压之间，可支持将低电压电源域的输入信号移位到高电平电源域，以及将高电平电源域的输入信号移位到低电压电源域，实现了不同电源域之间的电平移位。
附图说明
图1为一实施例中电平移位电路的结构框图；
图2为一实施例中电平移位电路的结构原理图；
图3为一实施例中电平移位电路的输入输出信号电平示意图；
图4为另一实施例中电平移位电路的结构原理图；
图5为另为一实施例中电平移位电路的输入输出信号电平示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，提供了一种电平移位电路，如图1所示，包括输入电路100、第一输出电路200和第二输出电路300，输入电路100连接第一电源电压端、第二电源电压端和电压输入端，输入电路100通过第一节点和第二节点连接第二输出电路300，第二输出电路300通过第三节点和第四节点连接第一输出电路200，第一输出电路200连接第二电源电压端、第三电源电压端和第一电压输出端，第二输出电路300连接第二电源电压端和第二电压输出端。第一电源电压端、第二电源电压端和第三电源电压端分别用于接入第一电源电压、第二电源电压和第三电源电压；其中，第一电源电压、第二电源电压和第三电源电压依次增大，或第一电源电压、第二电源电压和第三电源电压依次减小。
输入电路100在电压输入端接入第一电源电压时，使第一节点为第二电源电压，以及第二节点为第一电源电压；第二输出电路300在第一节点为第二电源电压、第二节点为第一电源电压时，使第三节点为第三电源电压，第四节点为第二电源电压，以及通过第二电压输出端输出第一电源电压；第一输出电路200在第三节点为第三电源电压、第四节点为第二电源电压时，通过第一电压输出端输出第二电源电压。
输入电路100在电压输入端接入第二电源电压时，使第一节点为第一电源电压，以及第二节点为第二电源电压；第二输出电路300在第一节点为第一电源电压、第二节点为第二电源电压时，使第三节点为第二电源电压，第四节点为第三电源电压，以及通过第二电压输出端输出第三电源电压；第一输出电路200在第三节点为第二电源电压、第四节点为第三电源电压时，通过第一电压输出端输出第三电源电压。
具体地，电压输入端接入的电压在第一电源电压与第二电源电压之间变化，当电压输入端接入的电压由低转高时，输入电路100与第二输出电路300之间的第一节点的电平下降，第二输出电路300与第一输出电路200之间的第三节点的电平随之下降；输入电路100与第二输出电路300之间的第二节点的电平上升，第二输出电路300与第一输出电路200之间的第四节点的电平随之上升。第一电压输出端和第二电压输出端的电压也由低转高。
当电压输入端接入的电压由高转低时，输入电路100与第二输出电路300之间的第二节点的电平下降，第二输出电路300与第一输出电路200之间的第四节点的电平随之下降；输入电路100与第二输出电路300之间的第一节点的电平上升，第二输出电路300与第一输出电路200之间的第三节点的电平随之上升。第一电压输出端和第二电压输出端的电压也由高转低。
上述电平移位电路，在电压输入端接入的电压在第一电源电压和第二电源电压之间转换时，通过控制输入电路100、第一输出电路200和第二输出电路300之间节点的电平，使得第一电压输出端输出的电压在第二电源电压和第三电源电压之间，以及第二电压输出端输出的电压在第一电源电压和第三电源电压之间，可支持将低电压电源域的输入信号移位到高电平电源域，以及将高电平电源域的输入信号移位到低电压电源域，实现了不同电源域之间的电平移位。
根据第一电源电压端、第二电源电压端和第三电源电压端接入的电压不同，电平移位电路进行电平移位的具体方式也有所不同。在一个实施例中，第一电源电压端、第二电源电压端和第三电源电压端分别为接地端GND、低电压电源端VDDL和高电压电源端VDDH，第一电源电压、第二电源电压和第三电源电压依次增大，且分别为地电平、低电压和高电压。可以理解，低电压和高电压的具体取值可根据实际需求调整，只需满足低电压的幅值低于高电压的幅值即可。本实施例中，电平移位电路作为正向电平移位电路，将低电压电源域的输入信号移位到高电压电源域。
对应地，在一个实施例中，如图2所示，输入电路100包括开关管PM0、开关管NM0、开关管NM3和开关管NM4。其中，第一节点和第二节点分别为节点node1和节点node2。
开关管PM0的控制端和开关管NM0的控制端连接电压输入端INPUT，开关管PM0的输入端连接低电压电源端VDDL，开关管PM0的输出端连接开关管NM0的输入端，开关管NM0的输出端连接接地端GND。开关管NM3的控制端连接电压输入端INPUT，开关管NM3的输入端连接第一节点node1，开关管NM3的输出端连接接地端GND；开关管NM4的控制端连接开关管PM0的输出端，开关管NM4的输入端连接第二节点node2，开关管NM4的输出端连接接地端GND。
开关管PM0、开关管NM0、开关管NM3和开关管NM4的具体类型并不唯一，可以是三极管或MOS管，本实施例中，开关管PM0为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM0、开关管NM3和开关管NM4为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
进一步地，在一个实施例中，继续参照图2，第一输出电路200包括开关管PM5、开关管PM6、开关管PM7和开关管NM7。其中，第三节点和第四节点分别为节点node3和节点node4。
开关管PM5的控制端连接第四节点node4，开关管PM5的输入端连接高电压电源端VDDH，开关管PM5的输出端连接第三节点node3，开关管PM6的控制端连接第三节点node3，开关管PM6的输入端连接高电压电源端VDDH，开关管PM6的输出端连接第四节点node4。开关管PM7的控制端和开关管NM7的控制端均连接第三节点node3，开关管PM7的输入端连接高电压电源端VDDH，开关管PM7的输出端连接开关管NM7的输入端和第一电压输出端OUTPUT1，开关管NM7的输出端连接低电压电源端VDDL。
其中，开关管PM5、开关管PM6、开关管PM7和开关管NM7同样可以是三极管或MOS管，本实施例中，开关管PM5、开关管PM6和开关管PM7为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM7为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，第二输出电路300包括开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6。
开关管PM1的控制端和开关管NM1的控制端均连接低电压电源端VDDL，开关管PM1的输入端连接第三节点node3，开关管PM1的输出端连接开关管NM1的输入端，开关管NM1的输出端连接第一节点node1。开关管PM2的控制端和开关管NM2的控制端均连接低电压电源端VDDL，开关管PM2的输入端连接第四节点node4，开关管PM2的输出端连接开关管NM2的输入端和第二电压输出端OUTPUT2，开关管NM2的输出端连接第二节点node2。
开关管PM3的控制端连接第二节点node2，开关管PM3的输入端连接低电压电源端VDDL，开关管PM3的输出端连接第一节点node1，开关管PM4的控制端连接第一节点node1，开关管PM4的输入端连接低电压电源端VDDL，开关管PM4的输出端连接第二节点node2；开关管NM5的控制端连接第四节点node4，开关管NM5的输入端连接第三节点node3，开关管NM5的输出端连接低电压电源端VDDL，开关管NM6的控制端连接第三节点node3，开关管NM6的输入端连接第四节点node4，开关管NM6的输出端连接低电压电源端VDDL。
其中，开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6同样可以是采用三极管或MOS管，本实施例中，开关管PM1、开关管PM2、开关管PM3和开关管PM4为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM1、开关管NM2、开关管NM5和开关管NM6为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
此外，在一个实施例中，第二输出电路300还包括电容CAP1和电容CAP2，电容CAP1的一端连接开关管PM1的输入端，电容CAP1的另一端连接开关管NM1的输出端，电容CAP2的一端连接开关管PM2的输入端，电容CAP2的另一端连接开关管NM2的输出端。
具体地，在图2所示的正向电平移位电路中，电路包含电压输入端INPUT、第一电压输出端OUTPUT1、第二电压输出端OUTPUT2、低电压电源端VDDL、高电压电源端VDDH和接地端GND。电压输入端INPUT及其反相信号驱动开关管NM3和开关管NM4，开关管PM3和开关管PM4交叉驱动节点node1和节点node2，开关管PM5、开关管PM6、开关管NM5和开关管NM6构成简易锁存器驱动节点node3和节点node4，开关管PM1、开关管NM1、开关管PM2和开关管NM2的栅极接低电压电源端VDDL，开关管PM1和开关管NM1的漏极相连，开关管PM2和开关管NM2的漏极相连，开关管NM1的源极和背栅接节点node1，开关管PM1的源极和背栅接节点node3，开关管NM2的源极和背栅接节点node2，开关管PM2的源极和背栅接节点node4。电容CAP1连接节点node1和节点node3，电容CAP2连接节点node2和节点node4，节点node3的信号经开关管PM7和开关管NM7反相驱动输出。
当电压输入端INPUT输入GND电平(逻辑0)，开关管NM3关闭，开关管NM4开启，开关管PM4关闭，开关管PM3开启，节点node2为GND电平，节点node1为VDDL电平，开关管NM1关闭，开关管NM2开启，第二电压输出端OUTPUT2为GND电平(逻辑0)，开关管NM5关闭，开关管NM6开启，节点node4为VDDL电平，开关管PM2关闭，节点node3为VDDH电平，开关管PM1开启，开关管PM5开启，开关管PM6关闭，开关管NM7开启，开关管PM7关闭，第一电压输出端OUTPUT1输出VDDL电平(逻辑0)。
当电压输入端INPUT从GND电平(逻辑0)转变为VDDL电平(逻辑1)，开关管NM3逐渐开启，开关管NM4逐渐关闭，开关管PM4逐渐开启，开关管PM3逐渐关闭，节点node1被开关管NM3逐渐下拉到GND，节点node2被开关管PM4逐渐上拉到VDDL，此时开关管NM1逐渐开启，开关管NM2逐渐关闭，开关管PM1处于开启状态将节点node3电平下拉，开关管NM6逐渐关闭，开关管PM6逐渐开启，节点node4电压逐渐上拉到VDDH，开关管PM2逐渐开启，将第二电压输出端OUTPUT2上拉到VDDH电平(逻辑1)，开关管PM5逐渐关闭，开关管NM5逐渐开启，将node3电压下拉到VDDL，开关管PM7开启，开关管NM7关闭，第一电压输出端OUTPUT1输出转变为VDDH电平(逻辑1)。转变过程中节点node1电平下降，节点node3电平随之下降，节点node2电平上升，节点node4电平随之上升，开关管PM1、开关管PM2、开关管NM1和开关管NM2的四端之间的电压差都没有超过最高工作电压。电容CAP1和电容CAP2用来缓冲节点node3和节点node1、节点node2和节点node4之间的电压变化，消除逻辑转换过程中开关管PM1、开关管PM2、开关管NM1和开关管NM2的源漏极之间的电压瞬间过冲。
当电压输入端INPUT从VDDL电平(逻辑1)转变为GND电平(逻辑0)，开关管NM3逐渐关闭，开关管NM4逐渐开启，节点node2被开关管NM4逐渐下拉到GND，节点node1被开关管PM3逐渐上拉到VDDL，此时开关管NM2逐渐开启，将第二电压输出端OUTPUT2下拉到GND电平(逻辑0)，开关管NM1逐渐关闭，开关管PM2处于开启状态将节点node4电平下拉，开关管NM5逐渐关闭，开关管PM5逐渐开启，节点node3电压逐渐上拉到VDDH，开关管PM1逐渐开启，开关管PM6逐渐关闭，开关管NM6逐渐开启，将节点node4电压下拉到VDDL，开关管PM7关闭，开关管NM7开启，第一电压输出端OUTPUT1输出转变为VDDL电平(逻辑0)。转变过程中节点node2电平下降，节点node4电平随之下降，节点node1电平上升，节点node3电平随之上升，开关管PM1、开关管PM2、开关管NM1和开关管NM2的四端之间的电压差都没有超过最高工作电压。电容CAP1和电容CAP2用来缓冲节点node3和节点node1、节点node2和节点node4之间的电压变化，消除逻辑转换过程中开关管PM1、开关管PM2、开关管NM1和开关管NM2源漏极之间的电压瞬间过冲。正向电平移位电路的信号电平如图3所示，输入信号INPUT在VDDL-GND电源域，输出信号OUTPUT1在VDDH-VDDL电源域，并且同时能产生VDDH-GND范围的输出信号OUTPUT2。
图2所示的正向电平移位电路中，用低压器件实现了VDDL-GND电源域的INPUT输入逻辑信号到VDDH-VDDL电源域的OUTPUT1以及VDDH-GND电源域的OUTPUT2电平移位输出。具有两种电源域输出，无静态功耗，电路结构简单，面积较小，成本低，易于实现与集成。其中，开关管PM1、开关管NM1、开关管PM2和开关管NM2的栅极接到低电压电源端VDDL，且背栅极接到各自的源极，开关管PM1、开关管NM1、开关管PM2和开关管NM2隔离VDDH-VDDL和VDDL-GND两个电源域。在输入稳定期间，开关管PM5、开关管PM6、开关管NM5和开关管NM6锁定节点node3和节点node4的电平，开关管PM3和开关管PM4锁定node1和节点node2的电平。电容CAP1和电容CAP2缓冲节点node1到节点node3、节点node2到节点node4之间的电压的瞬间过冲。此外，开关管PM1、开关管NM1、开关管PM2和开关管NM2也可以是栅漏和源漏耐高压的高压MOSFE器件或者横向双扩散LDMOS器件。
在一个实施例中，第一电源电压端、第二电源电压端和第三电源电压端分别为高电压电源端、低电压电源端和接地端，第一电源电压、第二电源电压和第三电源电压依次减小，且分别为高电压、低电压和地电平。同样的，低电压和高电压的具体取值可根据实际需求调整，只需满足低电压的幅值低于高电压的幅值即可。本实施例中，电平移位电路作为负向电平移位电路，将高电压电源域的输入信号移位到低电压电源域。
对应地，在一个实施例中，如图4所示，输入电路100包括开关管PM0、开关管NM0、开关管PM5和开关管PM6。其中，第一节点和第二节点分别为节点node3和节点node4。
开关管PM0的控制端和开关管NM0的控制端连接电压输入端INPUT，开关管PM0的输入端连接高电压电源端VDDH，开关管PM0的输出端连接开关管NM0的输入端，开关管NM0的输出端连接低电压电源端VDDL。开关管PM5的控制端连接电压输入端INPUT，开关管PM5的输入端连接高电压电源端VDDH，开关管PM5的输出端连接第一节点node3；开关管PM6的控制端连接开关管PM0的输出端，开关管PM6的输入端连接高电压电源端VDDH，开关管NM4的输出端连接第二节点node4。
开关管PM0、开关管NM0、开关管PM5和开关管PM6具体类型并不唯一，可以是三极管或MOS管，本实施例中，开关管PM0、开关管PM5和开关管PM6为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM0为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
进一步地，在一个实施例中，继续参照图4，第一输出电路200包括开关管NM3、开关管NM4、开关管PM7和开关管NM7。其中，第三节点和第四节点分别为节点node1和节点node2。
开关管NM3的控制端连接第四节点node2，开关管NM3的输入端连接第三节点node1，开关管NM3的输出端连接接地端GND，开关管NM4的控制端连接第三节点node1，开关管NM4的输入端连接第四节点node2，开关管NM4的输出端连接接地端GND。
开关管PM7的控制端和开关管NM7的控制端均连接第三节点node1，开关管PM7的输入端连接低电压电源端VDDL，开关管PM7的输出端连接开关管NM7的输入端和第一电压输出端OUTPUT1，开关管NM7的输出端连接接地端GND。
其中，开关管NM3、开关管NM4、开关管PM7和开关管NM7同样可以是三极管或MOS管，本实施例中，开关管PM7为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM3、开关管NM4和开关管NM7为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
在一个实施例中，第二输出电路300包括开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6。
开关管PM1的控制端和开关管NM1的控制端均连接低电压电源端VDDL，开关管PM1的输入端连接第一节点node3，开关管PM1的输出端连接开关管NM1的输入端，开关管NM1的输出端连接第三节点node1。开关管PM2的控制端和开关管NM2的控制端均连接低电压电源端VDDL，开关管PM2的输入端连接第二节点node4，开关管PM2的输出端连接开关管NM2的输入端和第二电压输出端OUTPUT2，开关管NM2的输出端连接第四节点node2。
开关管PM3的控制端连接第四节点node2，开关管PM3的输入端连接低电压电源端VDDL，开关管PM3的输出端连接第三节点node1，开关管PM4的控制端连接第三节点node1，开关管PM4的输入端连接低电压电源端VDDL，开关管PM4的输出端连接第四节点node2；开关管NM5的控制端连接第二节点node4，开关管NM5的输入端连接第一节点node3，开关管NM5的输出端连接低电压电源端VDDL，开关管NM6的控制端连接第一节点node3，开关管NM6的输入端连接第二节点node4，开关管NM6的输出端连接低电压电源端VDDL。
其中，开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6同样可以是采用三极管或MOS管，本实施例中，开关管PM1、开关管PM2、开关管PM3和开关管PM4为P沟道MOS管，栅极作为控制端，源极作为输入端，漏极作为输出端。开关管NM1、开关管NM2、开关管NM5和开关管NM6为N沟道MOS管，栅极作为控制端，漏极作为输入端，源极作为输出端。
此外，在一个实施例中，第二输出电路300还包括电容CAP1和电容CAP2，电容CAP1的一端连接开关管PM1的输入端，电容CAP1的另一端连接开关管NM1的输出端，电容CAP2的一端连接开关管PM2的输入端，电容CAP2的另一端连接开关管NM2的输出端。
具体地，在图4所示的负向电平移位电路中，电路包含电压输入端INPUT、第一电压输出端OUTPUT1、第二电压输出端OUTPUT2、低电压电源端VDDL、高电压电源端VDDH和接地端GND。电压输入端INPUT及其反相信号驱动开关管PM5和开关管PM6，开关管NM5和开关管NM6交叉驱动节点node3和节点node4，开关管PM3、开关管PM4、开关管NM3和开关管NM4构成简易锁存器驱动节点node1和节点node2，开关管PM1、开关管NM1、开关管PM2和开关管NM2的栅极接低电压电源端VDDL，开关管PM1和开关管NM1的漏极相连，开关管PM2和开关管NM2的漏极相连，开关管NM1的源极和背栅接节点node1，开关管PM1的源极和背栅接节点node3，开关管NM2的源极和背栅接节点node2，开关管PM2的源极和背栅接节点node4。电容CAP1连接节点node1和节点node3，电容CAP2连接节点node2和节点node4，节点node1的信号经开关管PM7和开关管NM7反相驱动输出。
当电压输入端INPUT输入VDDL电平(逻辑0)，开关管PM6关闭，开关管PM5开启，开关管NM5关闭，开关管NM6开启，节点node4为VDDL电平，节点node3为VDDH电平，开关管PM2关闭，开关管PM1开启，开关管NM1关闭，开关管NM2开启，开关管PM3开启，开关管NM3关闭，节点node1为VDDL电平，开关管PM4关闭，开关管NM4开启，节点node2为GND电平，第二电压输出端OUTPUT2输出GND电平(逻辑0)，开关管NM7开启，开关管PM7关闭，第一电压输出端OUTPUT1输出GND电平(逻辑0)。
当电压输入端INPUT从VDDL电平(逻辑0)转变为VDDH电平(逻辑1)，开关管PM6逐渐开启，开关管PM5逐渐关闭，节点node4被开关管PM6逐渐上拉到VDDH，开关管NM5逐渐开启，节点node3被开关管NM5逐渐下拉到VDDL，开关管NM6逐渐关闭，开关管PM1逐渐关闭，开关管PM2逐渐开启，将第二电压输出端OUTPUT2上拉到VDDH电平(逻辑1)，开关管NM2处于开启状态将节点node2电平上拉，开关管PM3逐渐关闭，开关管NM3逐渐开启，将节点node1电压逐渐下拉到GND，开关管NM4逐渐关闭，开关管PM4逐渐开启，将节点node2电平上拉到VDDL，开关管NM2关闭，开关管PM7开启，开关管NM7关闭，第一电压输出端OUTPUT1输出转变为VDDL电平(逻辑1)。转变过程中节点node3电平下降，节点node1电平随之下降，节点node4电平上升，节点node2电平随之上升，开关管PM1、开关管PM2、开关管NM1和开关管NM2的四端之间的电压差都没有超过最高工作电压。电容CAP1和电容CAP2用来缓冲节点node3和节点node1、节点node2和节点node4之间的电压变化，消除逻辑转换过程中开关管PM1、开关管PM2、开关管NM1和开关管NM2的源漏极之间的电压瞬间过冲。
当电压输入端INPUT从VDDH电平(逻辑1)转变为VDDL电平(逻辑0)，开关管PM6逐渐关闭，开关管PM5逐渐开启，节点node3被开关管PM5逐渐上拉到VDDH，开关管NM6逐渐开启，将节点node4的电平逐渐下拉到VDDL，开关管NM5逐渐关闭，开关管PM2逐渐关闭，开关管PM1逐渐开启，开关管NM1处于开启状态将节点node1电平上拉，开关管PM4逐渐关闭，开关管NM4逐渐开启，将节点node2电压逐渐下拉到GND，开关管NM2逐渐开启，将第二电压输出端OUTPUT2下拉到GND电平(逻辑0)，开关管PM3逐渐开启，开关管NM3逐渐关闭，将节点node1电压上拉到VDDL，开关管NM1关闭，开关管PM7关闭，开关管NM7开启，第一电压输出端OUTPUT1输出转变为GND电平(逻辑0)。转变过程中节点node4电平下降，节点node2电平随之下降，节点node3电平上升，节点node1电平随之上升，开关管PM1、开关管PM2、开关管NM1和开关管NM2的四端之间的电压差都没有超过最高工作电压。电容CAP1和电容CAP2用来缓冲节点node3和节点node1、节点node2和节点node4之间的电压变化，消除逻辑转换过程中开关管PM1、开关管PM2、开关管NM1和开关管NM2源漏极之间的电压瞬间过冲。负向电平移位电路的信号电平如图5所示，输入信号INPUT在VDDH-VDDL电源域，输出信号OUTPUT1在VDDL-GND电源域，并且同时能产生VDDH-GND范围的输出信号OUTPUT2。
图4所示的负向电平移位电路中，用低压器件实现了VDDH-VDDL电源域的INPUT输入逻辑信号到VDDL-GND电源域的OUTPUT1以及VDDH-GND电源域的OUTPUT2电平移位输出。具有两种电源域输出，无静态功耗，电路结构简单，面积较小，成本低，易于实现与集成。其中，开关管PM1、开关管NM1、开关管PM2和开关管NM2的栅极接到低电压电源端VDDL，且背栅极接到各自的源极，开关管PM1、开关管NM1、开关管PM2和开关管NM2隔离VDDH-VDDL和VDDL-GND两个电源域。在输入稳定期间，开关管PM3、开关管PM4、开关管NM3和开关管NM4锁定节点node1和节点node2的电平，开关管NM5和开关管NM6锁定节点node3和节点node4的电平。电容CAP1和电容CAP2缓冲节点node1到节点node3、节点node2到节点node4之间的电压的瞬间过冲。此外，开关管PM1、开关管NM1、开关管PM2和开关管NM2也可以是栅漏和源漏耐高压的高压MOSFE器件或者横向双扩散LDMOS器件。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电平移位电路，其特征在于，包括输入电路、第一输出电路和第二输出电路，所述输入电路连接第一电源电压端、第二电源电压端和电压输入端，所述输入电路通过第一节点和第二节点连接所述第二输出电路，所述第二输出电路通过第三节点和第四节点连接所述第一输出电路，所述第一输出电路连接所述第二电源电压端、所述第三电源电压端和第一电压输出端，所述第二输出电路连接所述第二电源电压端和第二电压输出端；所述第一电源电压端、所述第二电源电压端和所述第三电源电压端分别用于接入第一电源电压、第二电源电压和第三电源电压；其中，所述第一电源电压、所述第二电源电压和所述第三电源电压依次增大，或所述第一电源电压、所述第二电源电压和所述第三电源电压依次减小；
所述输入电路在所述电压输入端接入第一电源电压时，使所述第一节点为第二电源电压，以及所述第二节点为第一电源电压；所述第二输出电路在所述第一节点为第二电源电压、所述第二节点为第一电源电压时，使所述第三节点为第三电源电压，所述第四节点为第二电源电压，以及通过所述第二电压输出端输出第一电源电压；所述第一输出电路在所述第三节点为第三电源电压、所述第四节点为第二电源电压时，通过所述第一电压输出端输出第二电源电压；
所述输入电路在所述电压输入端接入第二电源电压时，使所述第一节点为第一电源电压，以及所述第二节点为第二电源电压；所述第二输出电路在所述第一节点为第一电源电压、所述第二节点为第二电源电压时，使所述第三节点为第二电源电压，所述第四节点为第三电源电压，以及通过所述第二电压输出端输出第三电源电压；所述第一输出电路在所述第三节点为第二电源电压、所述第四节点为第三电源电压时，通过所述第一电压输出端输出第三电源电压。
2.根据权利要求1所述的电路，其特征在于，所述第一电源电压端、所述第二电源电压端和所述第三电源电压端分别为接地端、低电压电源端和高电压电源端，所述第一电源电压、所述第二电源电压和所述第三电源电压依次增大，且分别为地电平、低电压和高电压。
3.根据权利要求2所述的电路，其特征在于，所述输入电路包括开关管PM0、开关管NM0、开关管NM3和开关管NM4；
所述开关管PM0的控制端和所述开关管NM0的控制端连接所述电压输入端，所述开关管PM0的输入端连接所述低电压电源端，所述开关管PM0的输出端连接所述开关管NM0的输入端，所述开关管NM0的输出端连接所述接地端；
所述开关管NM3的控制端连接所述电压输入端，所述开关管NM3的输入端连接所述第一节点，所述开关管NM3的输出端连接所述接地端；所述开关管NM4的控制端连接所述开关管PM0的输出端，所述开关管NM4的输入端连接所述第二节点，所述开关管NM4的输出端连接所述接地端。
4.根据权利要求2所述的电路，其特征在于，所述第一输出电路包括开关管PM5、开关管PM6、开关管PM7和开关管NM7；
所述开关管PM5的控制端连接所述第四节点，所述开关管PM5的输入端连接所述高电压电源端，所述开关管PM5的输出端连接所述第三节点，所述开关管PM6的控制端连接所述第三节点，所述开关管PM6的输入端连接所述高电压电源端，所述开关管PM6的输出端连接所述第四节点；
所述开关管PM7的控制端和所述开关管NM7的控制端均连接所述第三节点，所述开关管PM7的输入端连接所述高电压电源端，所述开关管PM7的输出端连接所述开关管NM7的输入端和所述第一电压输出端，所述开关管NM7的输出端连接所述低电压电源端。
5.根据权利要求2所述的电路，其特征在于，所述第二输出电路包括开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6；
所述开关管PM1的控制端和所述开关管NM1的控制端均连接所述低电压电源端，所述开关管PM1的输入端连接所述第三节点，所述开关管PM1的输出端连接所述开关管NM1的输入端，所述开关管NM1的输出端连接所述第一节点；
所述开关管PM2的控制端和所述开关管NM2的控制端均连接所述低电压电源端，所述开关管PM2的输入端连接所述第四节点，所述开关管PM2的输出端连接所述开关管NM2的输入端和所述第二电压输出端，所述开关管NM2的输出端连接所述第二节点；
所述开关管PM3的控制端连接所述第二节点，所述开关管PM3的输入端连接所述低电压电源端，所述开关管PM3的输出端连接所述第一节点，所述开关管PM4的控制端连接所述第一节点，所述开关管PM4的输入端连接所述低电压电源端，所述开关管PM4的输出端连接所述第二节点；所述开关管NM5的控制端连接所述第四节点，所述开关管NM5的输入端连接所述第三节点，所述开关管NM5的输出端连接所述低电压电源端，所述开关管NM6的控制端连接所述第三节点，所述开关管NM6的输入端连接所述第四节点，所述开关管NM6的输出端连接所述低电压电源端。
6.根据权利要求1所述的电路，其特征在于，所述第一电源电压端、所述第二电源电压端和所述第三电源电压端分别为高电压电源端、低电压电源端和接地端，所述第一电源电压、所述第二电源电压和所述第三电源电压依次减小，且分别为高电压、低电压和地电平。
7.根据权利要求6所述的电路，其特征在于，所述输入电路包括开关管PM0、开关管NM0、开关管PM5和开关管PM6；
所述开关管PM0的控制端和所述开关管NM0的控制端连接所述电压输入端，所述开关管PM0的输入端连接所述高电压电源端，所述开关管PM0的输出端连接所述开关管NM0的输入端，所述开关管NM0的输出端连接所述低电压电源端；
所述开关管PM5的控制端连接所述电压输入端，所述开关管PM5的输入端连接所述高电压电源端，所述开关管PM5的输出端连接所述第一节点；所述开关管PM6的控制端连接所述开关管PM0的输出端，所述开关管PM6的输入端连接所述高电压电源端，所述开关管NM4的输出端连接所述第二节点。
8.根据权利要求6所述的电路，其特征在于，所述第一输出电路包括开关管NM3、开关管NM4、开关管PM7和开关管NM7；
所述开关管NM3的控制端连接所述第四节点，所述开关管NM3的输入端连接所述第三节点，所述开关管NM3的输出端连接所述接地端，所述开关管NM4的控制端连接所述第三节点，所述开关管NM4的输入端连接所述第四节点，所述开关管NM4的输出端连接所述接地端；
所述开关管PM7的控制端和所述开关管NM7的控制端均连接所述第三节点，所述开关管PM7的输入端连接所述低电压电源端，所述开关管PM7的输出端连接所述开关管NM7的输入端和所述第一电压输出端，所述开关管NM7的输出端连接所述接地端。
9.根据权利要求6所述的电路，其特征在于，所述第二输出电路包括开关管PM1、开关管NM1、开关管PM2、开关管NM2、开关管PM3、开关管PM4、开关管NM5和开关管NM6；
所述开关管PM1的控制端和所述开关管NM1的控制端均连接所述低电压电源端，所述开关管PM1的输入端连接所述第一节点，所述开关管PM1的输出端连接所述开关管NM1的输入端，所述开关管NM1的输出端连接所述第三节点；
所述开关管PM2的控制端和所述开关管NM2的控制端均连接所述低电压电源端，所述开关管PM2的输入端连接所述第二节点，所述开关管PM2的输出端连接所述开关管NM2的输入端和所述第二电压输出端，所述开关管NM2的输出端连接所述第四节点；
所述开关管PM3的控制端连接所述第四节点，所述开关管PM3的输入端连接所述低电压电源端，所述开关管PM3的输出端连接所述第三节点，所述开关管PM4的控制端连接所述第三节点，所述开关管PM4的输入端连接所述低电压电源端，所述开关管PM4的输出端连接所述第四节点；所述开关管NM5的控制端连接所述第二节点，所述开关管NM5的输入端连接所述第一节点，所述开关管NM5的输出端连接所述低电压电源端，所述开关管NM6的控制端连接所述第一节点，所述开关管NM6的输入端连接所述第二节点，所述开关管NM6的输出端连接所述低电压电源端。
10.根据权利要求5或9所述的电路，其特征在于，所述第二输出电路还包括电容CAP1和电容CAP2，所述电容CAP1的一端连接所述开关管PM1的输入端，所述电容CAP1的另一端连接所述开关管NM1的输出端，所述电容CAP2的一端连接所述开关管PM2的输入端，所述电容CAP2的另一端连接所述开关管NM2的输出端。
CN201910994853.4A 2019-10-18 2019-10-18 电平移位电路 Active CN110601691B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910994853.4A CN110601691B (zh) 2019-10-18 2019-10-18 电平移位电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910994853.4A CN110601691B (zh) 2019-10-18 2019-10-18 电平移位电路

Publications (2)

Publication Number Publication Date
CN110601691A true CN110601691A (zh) 2019-12-20
CN110601691B CN110601691B (zh) 2023-06-16

Family

ID=68851083

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910994853.4A Active CN110601691B (zh) 2019-10-18 2019-10-18 电平移位电路

Country Status (1)

Country Link
CN (1) CN110601691B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116366051A (zh) * 2023-03-21 2023-06-30 辰芯半导体（深圳）有限公司 电平移位电路及电平移位器

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030222701A1 (en) * 2002-01-31 2003-12-04 Yang Yil-Suk Level shifter having plurality of outputs
US20050270065A1 (en) * 2004-06-03 2005-12-08 Dipankar Bhattacharya Coms buffer having higher and lower voltage operation
JP2010004424A (ja) * 2008-06-23 2010-01-07 Fujitsu Microelectronics Ltd レベルアップ変換回路
US20120081166A1 (en) * 2010-09-30 2012-04-05 Infineon Technologies Ag Level Shifter Circuits and Methods
JP2012134690A (ja) * 2010-12-21 2012-07-12 Mitsumi Electric Co Ltd レベルシフト回路およびスイッチング電源装置
US20140132329A1 (en) * 2012-11-13 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage level shift circuit for multiple voltage integrated circuits
CN104124957A (zh) * 2014-08-14 2014-10-29 灿芯半导体(上海)有限公司 电平转换电路
CN104242908A (zh) * 2013-06-21 2014-12-24 美格纳半导体有限公司 多电源型电平转换器
US20160182053A1 (en) * 2014-12-23 2016-06-23 International Business Machines Corporation Level-shifting latch

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030222701A1 (en) * 2002-01-31 2003-12-04 Yang Yil-Suk Level shifter having plurality of outputs
US20050270065A1 (en) * 2004-06-03 2005-12-08 Dipankar Bhattacharya Coms buffer having higher and lower voltage operation
JP2010004424A (ja) * 2008-06-23 2010-01-07 Fujitsu Microelectronics Ltd レベルアップ変換回路
US20120081166A1 (en) * 2010-09-30 2012-04-05 Infineon Technologies Ag Level Shifter Circuits and Methods
JP2012134690A (ja) * 2010-12-21 2012-07-12 Mitsumi Electric Co Ltd レベルシフト回路およびスイッチング電源装置
US20140132329A1 (en) * 2012-11-13 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage level shift circuit for multiple voltage integrated circuits
CN104242908A (zh) * 2013-06-21 2014-12-24 美格纳半导体有限公司 多电源型电平转换器
US20140375373A1 (en) * 2013-06-21 2014-12-25 Magnachip Semiconductor, Ltd. Multi power supply type level shifter
CN104124957A (zh) * 2014-08-14 2014-10-29 灿芯半导体(上海)有限公司 电平转换电路
US20160182053A1 (en) * 2014-12-23 2016-06-23 International Business Machines Corporation Level-shifting latch

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JIAJING CAI: "Analysis of BTI Aging of Level Shifters", 《2016 IEEE 22ND INTERNATIONAL SYMPOSIUM ON ON-LINE TESTING AND ROBUST SYSTEM DESIGN》 *
哈继欣: "用于多电压域设计的双向全摆幅电平转换器", 《上海师范大学学报》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116366051A (zh) * 2023-03-21 2023-06-30 辰芯半导体（深圳）有限公司 电平移位电路及电平移位器
CN116366051B (zh) * 2023-03-21 2024-02-13 辰芯半导体（深圳）有限公司 电平移位电路及电平移位器

Also Published As

Publication number Publication date
CN110601691B (zh) 2023-06-16

Similar Documents

Publication Publication Date Title
JP4768300B2 (ja) 電圧レベル変換回路及び半導体集積回路装置
US20070057703A1 (en) Input buffer for CMOS integrated circuits
US7724045B2 (en) Output buffer circuit
JPH0440798B2 (zh)
US5097148A (en) Integrated circuit buffer with improved drive capability
CN107094012B (zh) 一种电平转换电路及方法
US10530365B1 (en) Low voltage level shifter suitable for use with subthreshold logic
KR100825187B1 (ko) 전압 선택 회로
CN1679236B (zh) 半导体装置
CN108336991B (zh) 电平移位电路
JP2008211317A (ja) レベルシフト回路
CN110601691B (zh) 电平移位电路
JP4117275B2 (ja) 半導体集積回路
CN110890885B (zh) 一种应用于混合电压输出缓冲器的高速电平转换电路
US8373452B2 (en) Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials
JP2006279203A (ja) レベル変換回路
US7199638B2 (en) High speed voltage level translator
CN106788493B (zh) 一种低速发射器电路
KR100925034B1 (ko) 비동기 디지털 신호레벨 변환회로
EP1715584A1 (en) Level shift circuit and semiconductor integrated circuit having the same
CN115224927A (zh) 基于斜率控制的驱动电路及芯片
US10983544B2 (en) Output circuit
CN108206689B (zh) 电平转换驱动电路
WO2023166950A1 (ja) レベルシフト回路
JP2013021498A (ja) Ｃｍｏｓ論理集積回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant