TWI525776B - 最佳化之環型銅直通基板穿孔 - Google Patents
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Description
本發明一般係關於積體電路中的直通基板穿孔(TSV)，特別是關於在具有至少兩個垂直堆疊基板之三維積體電路中的TSV。
為了持續改善積體電路的效能及功能，企業最近已發展出致能半導體元件晶片之垂直整合的技術，一般稱作三維(3D)堆疊技術。堆疊基板可為完整或部分的晶圓，其每一者一般具有多個晶片。3D堆疊在連結後可被切塊以分隔單元，每一單元具有垂直連結在一起的二或多晶片。一般來說，半導體晶片包括建立於半導體基板上之數層積體電路(如處理器、可程式化裝置、記憶體裝置等)。連結堆疊的頂層可利用直通基板互連或穿孔(TSVs)而連接至堆疊的底層。TSV的形成被認為是特別的挑戰(請參考Dukovic等人的「3D整合之直通矽晶穿孔技術(Through-Silicon-Via Technology for 3D Integration)」)。
此外，延伸通過半導體基板的穿孔一般必須具有高縱橫比。形成這樣一深度特徵而無損害剩餘基板、且接著形成一傳導路徑於深度特徵內(其與基板電性絕緣)是極度困難的。已有建議蝕刻孔洞於基板中，接著將基板暴露在非常高溫中，藉此形成氧化層於整體暴露表面上，其為可靠的絕緣層。這些溫度與CMOS BEOL(後端製程)製程不相容，因此如此形成的氧化層必須在形成任何半導體裝置(FEOL)或互連佈線(BEOL)之前以「先穿孔(via first)」方式完成(參考
Andry等人的美國專利公開案US 2010/0032764)。銅對TSVs來說為較佳，因為其高導電率。然而，「先穿孔」方式對銅穿孔來說是有問題的，因為半導體裝置非常容易受到銅遷移到基板中所造成之損害的影響。
銅更相容於後端或「中間穿孔(via middle)」製程，但TSV的銅與周圍材料之間的熱膨脹不匹配可產生過度熱應力並造成破裂。Edelstein等人的美國專利US 7,276,787(「'787」)建議藉由利用環型TSV解決此問題。特別地，'787教示蝕刻大孔洞、形成一系列的層於側壁上而無需填充孔洞(例如電性絕緣體、各種阻障層、傳導層、及隔離層)。最後，孔洞的核心可由選擇為具有類似基板之熱特徵的材料所填充，使得整體結構具有一等效CTE，其係緊密匹配基板的CTE及彈性係數。
然而，即使是環型銅TSV在CMOS BEOL製程過程中遭遇到熱循環時也容易擠壓(例如請參考Cho的「TSV整合的技術挑戰(Technical Challenges in TSV Integration)」)。由TSV的擠壓可壓迫上覆金屬化層、減弱或短路任何內嵌互連佈線。Cho提供SEM照片，其顯示由暴露至用於互連金屬化之形成(BEOL)的製程溫度而形成之銅TSV的擠壓。由此類擠壓所造成的損害係繪示於圖1A及1B。圖1A顯示固態TSV 110的銅核心突出至鈍化層102的CMP表面104之上，其抬起上覆層120且壓迫嵌入於其中的互連佈線122。圖1B描述通過內部核心的裂痕105及開始於環型銅TSV 130之下方內部角落的裂痕106。Cho建議藉由最後形成穿孔而最小化銅擠壓。
雖然「最後穿孔(via last)」製程一般開始於足夠低的溫度以避免銅擠壓，但「最後穿孔」消耗通過所有BEOL層的整體TSV覆蓋區，使其效率遠低於對製程整合及晶片設計的目的。識別形成可在BEOL製程過程中形成之可靠銅TSV的技術是非常有利的。
在本發明的一態樣中，提供一TSV結構，其中TSV可在BEOL製程過程中形成且可容許暴露至進一步的BEOL製程。
在本發明一具體實施例中，提供了包括TSV的積體電路結構。結構包括具有至少一半導體裝置形成於其一頂表面中的一基板，以及設置於此頂表面上的一第一介電層。TSV構成一環型溝渠，其延伸通過基板及第一介電層，其中基板定義了溝渠的內及外側壁，側壁係由在5至10微米之範圍內的一距離所分隔。包含銅或一銅合金的一傳導路徑係於溝渠內從第一介電層之一上表面延伸通過基板，其可具有90微米或更少之一厚度。具有傳導地連接至傳導路徑之互連金屬化的一第二介電層係直接地形成於第一介電層上且上覆環型溝渠。溝渠的內部直徑可在4至9微米的範圍內。側壁分隔可在5.5至9微米的範圍內，且溝渠的內部直徑可在5至8微米的範圍內。側壁可具有輕微的傾斜，其可在相對於頂表面之85至90度內，較佳範圍在87至90度之間。傳導路徑可具有在2微米以上的平均粒子尺寸。具有厚度在0.4至1.5微米範圍中的一介電質襯墊可分隔傳導路徑與基板。
在本發明一具體實施例中，提供一種積體電路(IC)，其包括具有至少一半導體裝置形成於其一頂表面中的一半導體基板以及在頂表面之上的第一介電層。IC更包括一環型溝渠，其從第一介電層之上表面延伸至基板的一底表面，此環型溝渠具有定義一基板核心的一內側壁，基板核心在頂表面具有在5至8微米之間的一直徑，其中內側壁係相對頂表面而傾斜於85至90度之間。IC包括一傳導路徑於環型溝渠內，其中路徑由一介電質襯墊而與半導體基板隔離。IC包括一第二介電層，其含有傳導地連接至至少一半導體裝置的互連金屬化且上覆環型溝渠。在具體實施例中，傳導路徑包含銅或銅合金，且半導體基板包含單晶矽。介電質襯墊可具有靠近溝渠底部之一厚度，其為靠近頂表面的至少百分之50。介電質襯墊可由SACVD及PECVD的一組合所形成，且可具有5或更少的介電質常數或k值。
根據本發明另一具體實施例，提供一種形成一堅固TSV結構之方法。方法包括形成一環型溝渠於一基板中，其中基板包括形成於其一頂表面中的至少一半導體裝置，且溝渠具有分隔少於10微米且延伸至90微米或更少之一深度的一內側壁及一外側壁。方法包括以一共形介電質襯墊加襯內及外側壁；以包含銅及銅合金的傳導材料填充溝渠；以及在350℃以上退火填充溝渠至少20分鐘。退火可開始於350℃及430℃之間的一溫度，且可延長至1小時或更久。方法的具體實施例可包括形成環型溝渠通過設置於頂表面之上的至少一BEOL層，以及形成第二BEOL層於至少一BEOL層上且於環型溝渠之上。方法可更包含基板的後側薄化以暴露填充溝渠的傳導材料。
本發明提供一種熱機械可靠的銅TSV及在BEOL製程過程中形成此TSV的技術，現在將伴隨所附圖式對其詳細描述。需注意，類似的元件符號在不同的具體實施例中係指類似的元件。圖式並不必然依比例繪示。
將理解到，當一元件(如一層、區域或基板)被稱作是在另一元件「上(on)」或「之上(over)」，其可直接地在另一元件上或是也可存在中介元件。相反地，當一元件被稱作「直接在另一元件上」或「直接在另一元件之上」，則不存在中介元件。亦將理解到，當一元件被稱作「連接」或「耦合」至另一元件，其可直接地連接或耦合至其他元件，或可存在中介元件。相反地，當一元件被稱作「直接地連接」或「直接地耦合」至另一元件，則不存在中介元件。
如所指出的，本發明識別一TSV結構以及可靠地形成此結構的方法，此結構可承受CMOS BEOL熱循環，而不會使周圍材料破裂，藉此提供一可靠的3D積體電路。
現在參考圖2A，其描述了具有初始厚度202的半導體基板201。一或多個半導體裝置(圖未示)可形成於基板的頂表面211中及上。一或多個介電層210可設置於頂表面211之上。利用傳統的後端相容微影及蝕刻，環型溝渠230可形成通過介電層210，延伸通過頂表面211並進入基板201。一般來說，溝渠230係由Bosch蝕刻所形成，其係藉由在非等向性反應性離子蝕刻及聚合物沉積步驟之間交替而進
行，但本發明並不受限於此。環型溝渠230此時並不接觸在其底端的其他特徵，因此其可稱作「盲穿孔(blind via)」。
本文中的基板可包含任何半導體，例如矽(Si)、矽鍺(SiGe)、矽鍺碳(SiGeC)、矽碳(SiC)、鍺合金、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)及其他III/V族或II/VI族化合物半導體。除了這些所列舉的半導體材料類型，本發明也考慮半導體基板為層狀半導體的情況，例如矽/矽鍺、矽/矽碳、絕緣層上矽(SOI)或絕緣層上矽鍺(SGOI)。此外，基板201可為單晶、多晶、非晶、或具有單晶部分、多晶部分、及非晶部分之至少兩者的組合。在一較佳具體實施例中，基板201包含單晶矽部分。
介電層210可包括直接設置於半導體基板上的一鈍化層(其包含例如二氧化矽(SiO2))。選擇性地，介電層210可包括設置於保護層之上的一或多個額外層，其包含介電質及傳導材料212的一組合，例如多層互連結構的一或多個BEOL互連等級。介電層210可由此技藝中已知的任何介電材料之其中之一或組合而形成，例如有機絕緣體(例如聚亞醯胺)、無機絕緣體(例如氮化矽或二氧化矽)、低K介電質(例如SiLKTM)、摻雜或未摻雜矽酸玻璃、有機矽酸鹽、BLoKTM、NBLoKTM、熱固性聚次芳基醚(所指為芳基成分或惰性取代芳基成分，其係藉由化學鍵、稠環、或惰性鏈接群組(像是例如氧、硫、碸、亞碸、羰基及類似者)而鏈接在一起)、或可設置或形成於基板上的其他類型的介電材料。在具體實施例中，介電材料具有5或更低的k值。
再次參考圖2A，環型溝渠230的長度204小於基板201
的初始厚度202。長度204可小於90微米，且較佳係在60微米或更少的範圍中。在頂表面211，環型溝渠的寬度203(其為內側壁206及外側壁205的分隔)在5至10微米的範圍內。較佳地，在頂表面211之環型溝渠的內及外側壁係由在5.5至9微米範圍內的一距離所分隔。
形成環型溝渠230的蝕刻程序可名義上形成直側壁，雖然側壁實際上可能具有扇形輪廓，每一「扇形」對應Bosch製程的單一蝕刻/聚合物沉積循環。沿側壁表面的高度變化或「粗糙度」較佳係最小化，例如在0至0.5微米之間。特別地，針對單一扇形的一給定垂直長度「S」，該溝渠的寬度差異係小於百分之十，即小於或等於0.2×S(說明在兩側壁上的百分之十變化)。側壁可垂直頂表面211或可輕微地傾斜。參考圖2B，側壁205及206可具有相同之相對於一般平面頂表面211之斜率，但205及206並不必然具有相同斜率。每一側壁及頂表面211較佳係形成範圍在87至90度中的一角度208。根據本發明具體實施例，側壁205及206朝溝渠的中心傾斜，使得環型溝渠230隨著深度變窄。
圖2C為圖2A在AA的截面。環型溝渠230定義一內基板核心，其可具有圓形的橫截面，使得核心構成一般圓柱形的外形。在頂表面211之基板核心的直徑209可在4至9微米的範圍，且較佳在5至8微米的範圍。在頂表面211之環型溝渠230的外直徑219可在18至25微米的範圍，且較佳在19至23微米的範圍。
層232的放大圖係顯示於圖2D中。層232包括一絕緣襯墊233，且也可包括數個其他層供各種功能，例如用以避
免擴散。絕緣襯墊233可具有高共形性且可例如藉由二氧化矽的次常壓化學氣相沉積(SACVD)沉積或可流動氧化物的沉積而形成。在某些具體實施例中，絕緣層233在第一(或頂)端「T」的厚度在0.4至1.5微米之間。絕緣襯墊233可形成於環型溝渠230的側壁上，使得鄰近遠端「R」之側壁上的厚度相對於鄰近頂表面211之側壁上的厚度為至少百分之50或在百分之65至百分之百之間。在具體實施例中，絕緣襯墊233可具有5或更少的k值。
介電蓋234可形成以保護絕緣襯墊233。在具體實施例中，氧化物蓋234可形成以完全地覆蓋溝渠230內的絕緣襯墊233。蓋層234可藉由電漿輔助化學氣相沉積(PECVD)而形成，在鄰近頂表面211之側壁上量測的一名義厚度在1000至5000Å之間，而在遠端的厚度為名義厚度的至少百分之15或在百分之20至百分之30的範圍中。
層232可包括一或多個阻障或黏著層235。阻障層可例如包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、釕(Ru)、氮化釕(RuN)、釕鉭(RuTa)、氮化釕鉭(RuTaN)、鎢(W)、氮化鎢(WN)、或可作為阻障以避免傳導材料擴散通過其中的任何其他材料。實際阻障材料可基於傳導TSV核心(例如銅)及絕緣襯墊233的材料而選擇。在某些具體實施例中，阻障235可藉由鉭/氮化鉭的沉積而形成，其厚度在20至約500Å之間，更典型為在50至200Å之間。擴散阻障可藉由習知方法形成，例如電漿輔助化學氣相沉積(PECVD)、ALD、PVD、濺鍍、化學溶液沉積或電鍍。針對電鍍，層232也將包括一晶種層236。針對銅TSV，晶種層236可藉由傳統製程(例如藉由PVD或ALD)而形成至範圍在1000至9000Å或
範圍在1500至8000Å的厚度。
無孔洞填充製程(例如可由Novellus或Nexx取得)可用以將TSV以銅填充。傳導填充可包含銅或任何其他傳導金屬、包含至少一傳導金屬的合金、傳導金屬矽化物或其組合。較佳地，傳導材料為傳導金屬，例如銅、鎢或鋁，在本發明中較佳係具有銅或銅合金(例如鋁銅(AlCu))。填充製程可受控以導致最小的覆蓋層。選擇性地，覆蓋層可使用化學濕蝕刻而降低至約2微米或更低。
接著將結構退火以增加平均粒子尺寸至約2微米或至範圍在3至5微米的尺寸。退火可在300℃以上的溫度下進行。結構可維持在高溫超過15分鐘或在20至120分鐘之範圍。在某些具體實施例中，結構係維持在335至410℃的範圍至少50分鐘。結構可維持在350至430℃的範圍20至100分鐘。
在退火後，可移除剩餘的覆蓋層。一般來說，覆蓋層可藉由CMP及隨後的拋光而移除。選擇性地，可藉由傳統的BEOL製程形成進一步的BEOL層於TSV的頂端。結構可依附至頂側以致能晶圓處理。後側可被磨光或蝕刻至60到90微米或更少的厚度，因而暴露TSV的底端，根據需求而再形成後側連接至TSV，包括例如鈍化及接觸墊。
範例1
環型銅電鍍TSV係與最小製程複雜度整合以最大化佈線性。小於100微米深度、最小節距50微米、具有接近垂
直側壁的盲穿孔係由Bosch製程所製造。在TSV底部具有良好覆蓋範圍的沉積共形氧化物係用於絕緣。濺鍍沉積係用於阻障及晶種層，接著自底向上的無孔洞銅電鍍、退火及CMP以移除最小的電鍍覆蓋層。厚Cu佈線等級利用TSV所觀察到的較低電壓降但導致額外的翹曲。併入高度壓縮ILD膜的製程係用於關鍵穿孔等級以補償增加的翹曲。完成的晶圓係連結至玻璃處理機且由研磨、磨光、RIE而薄化。沉積PECVD氧化物/氮化物。在CMP暴露TSV金屬後，電沉積銅且定義後側重分配等級。晶圓係使用晶粒等級C4接合而於有機層疊上切割及組裝。執行可靠度測試。在399℃浸泡後，薄(<1000Å)氮化矽蓋(頂側)層維持完整。在-65℃及150℃之間500個循環的熱循環之後，針對ILD損害的測試無發現洩漏的變化。熱循環亦顯示TSV阻抗或鄰近TSV之裝置的功能並無劣化。
雖然本發明已相關於較佳具體實施例而特別地顯示及描述，熟此技藝者將了解到可做出形式及細節上的前述及其他變化而無偏離本發明的精神及範疇。因此，本發明並不意欲限制於所描述及說明的精確形式及細節，而應落於後附申請專利範圍的範疇內。
101‧‧‧半導體基板
102‧‧‧鈍化層
104‧‧‧CMP表面
105‧‧‧裂痕
106‧‧‧裂痕
110‧‧‧TSV
112‧‧‧絕緣襯墊
120‧‧‧上覆層
122‧‧‧互連佈線
130‧‧‧環型銅TSV
201‧‧‧半導體基板
202‧‧‧初始厚度
203‧‧‧寬度
204‧‧‧長度
205‧‧‧外側壁
206‧‧‧內側壁
208‧‧‧角度
209‧‧‧直徑
210‧‧‧介電層
211‧‧‧頂表面
212‧‧‧傳導材料
220‧‧‧上覆層
222‧‧‧TSV蓋
230‧‧‧環型溝渠
232‧‧‧層
233‧‧‧絕緣襯墊
234‧‧‧介電蓋
235‧‧‧黏著層
236‧‧‧晶種層
有關組織及操作方法兩者的範例性具體實施例可藉由參照結合所附隨圖式之詳細描述而有最佳理解。
圖1A及1B描述由暴露至CMOS製程之傳統TSV所造成的損害；圖2A為根據本發明之環型TSV的垂直剖面圖；
圖2B及2D為根據本發明之TSV的詳細視圖；以及圖2C為圖2A之TSV在AA的截面。
201‧‧‧半導體基板
202‧‧‧初始厚度
203‧‧‧寬度
204‧‧‧長度
205‧‧‧外側壁
206‧‧‧內側壁
209‧‧‧直徑
210‧‧‧介電層
211‧‧‧頂表面
212‧‧‧傳導材料
220‧‧‧上覆層
222‧‧‧TSV蓋
230‧‧‧環型溝渠
232‧‧‧層
Claims (15)
- 一種積體電路結構，包含：一基板，具有至少一半導體裝置形成於其一頂表面中，且一第一介電層設置於該頂表面之上；一環型溝渠，通過該第一介電層且延伸通過該基板，其中該基板構成該溝渠的內及外側壁，該內及外側壁由在5至10微米之範圍內的一距離所分隔；一傳導路徑，於該溝渠內且從該第一介電層之一上表面延伸通過該基板，該路徑包含銅或一銅合金；以及一第二介電層，包含互連金屬化，該互連金屬化係傳導地連接至該傳導路徑，該第二介電層直接地形成於該第一介電層上且上覆該環型溝渠。
- 如請求項1所述之積體電路結構，其中該基板之厚度為60微米或更少。
- 如請求項1所述之積體電路結構，其中該內側壁定義一基板核心，該基板核心在該頂表面具有在4至9微米之範圍中之的一直徑，且其中該內及外側壁係由在5.5至9微米之範圍內之一距離所分隔且該直徑係在5至8微米的範圍內，且該內及外側壁斜率在相對於該頂表面之85至90度內之一角度。
- 如請求項1所述之積體電路結構，其中該傳導路徑具有大於2微米的平均粒子尺寸。
- 如請求項1所述之積體電路結構，更包含分隔該傳導路徑與該基板的一介電質襯墊，該襯墊具有在4000至10000Å之範圍中的一厚度。
- 一種積體電路，包含：一半導體基板，具有至少一半導體裝置形成於其一頂表面中；一環型溝渠，從該頂表面延伸至該半導體基板的一底表面，該環型溝渠具有定義該半導體基板之一核心的一內側壁，該核心在該頂表面具有在5至8微米之間的一直徑，該內側壁係相對該頂表面而傾斜於87至90度之間；一傳導路徑，於該環型溝渠內，該傳導路徑藉由一介電質襯墊而與該半導體基板隔離；以及一介電層，包含傳導地連接至該至少一半導體裝置的互連金屬化，該介電層係上覆該環型溝渠。
- 如請求項6所述之積體電路，其中該傳導路徑包含銅或一銅合金，且該半導體基板包含單晶矽。
- 如請求項6所述之積體電路，其中該介電質襯墊包含一厚度於該內側壁上，靠近該底表面之該厚度為在該頂表面之該厚度的至少百分之50，且其中在該頂表面的該介電質襯墊具有在400至1500奈米之間的一厚度。
- 如請求項6所述之積體電路，其中該介電質襯墊包含SACVD氧化物、或由SACVD及PECVD的一組合所形成。
- 如請求項6所述之積體電路，其中該溝渠之外部直徑在該頂表面係介於17.5至25微米之間，且較佳為在該頂表面係介於19至23微米之間。
- 一種形成一堅固TSV結構之方法，該方法包含：形成一環型溝渠於一基板中，該基板具有至少一半導體裝置形成於其一頂表面中，該溝渠具有分隔少於10微米且延伸至90微米或更少之一深度的一內側壁及一外側壁；以一共形介電質襯墊加襯該內及外側壁；以包含銅及一銅合金的傳導材料填充該溝渠；以及在350℃以上退火該填充溝渠至少20分鐘。
- 如請求項11所述之方法，其中該基板更包含設置於該頂表面之上的至少一BEOL層，該方法更包含：形成一第二BEOL層於該至少一BEOL層上且於該環型溝渠之上。
- 如請求項11所述之方法，其中該退火步驟係在350℃至430℃之間的一溫度，且其中該退火步驟延長至少50分鐘，較佳為至少100分鐘。
- 如請求項11所述之方法，更包含該基板的後側薄 化以暴露該填充溝渠的該傳導材料。
- 如請求項11所述之方法，其中該側壁具有粗糙度小於百分之10的一扇形輪廓。
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