TWI518689B - 具有垂直結構之非揮發性記憶體元件以及其操作方法 - Google Patents

Description

具有垂直結構之非揮發性記憶體元件以及其操作方法 【相關申請案之交叉參考】

本美國非臨時專利申請案是2010年2月2日申請之第12/658,072號美國專利申請案之部分接續案，其在35 U.S.C. § 119下主張2009年9月3日申請之第10-2009-0083148號韓國專利申請案以及2010年1月25日申請之第10-2010-0006475號韓國專利申請案之優先權，所述韓國專利申請案之整個內容以引用方式併入本文。

本發明概念是關於半導體元件，且更特定而言是關於具有垂直結構之非揮發性記憶體元件及其操作方法。

雖然電子元件之尺寸已變得持續減小，但其仍需處理大量資料。因此，為減小尺寸且同時維持或改良處理能力，用於在此等電子元件中使用之非揮發性記憶體元件需減小尺寸，同時增加其整合程度(integration degree)。為此，已考慮具有垂直結構之非揮發性記憶體元件代替具有習知平坦結構之非揮發性記憶體元件。然而，具有垂直結構之非揮發性記憶體元件製造起來較為複雜，因此其可靠性往往低於具有平坦結構之較習知記憶體元件。

根據本發明，提供一種具有垂直結構之非揮發性記憶體元件及可增強記憶體元件之可靠性的其操作方法。

根據本發明概念之一態樣，提供一種操作非揮發性記憶體元件之方法。所述方法包含：將接通電壓施加於第一NAND串之第一串選擇電晶體及第二串選擇電晶體中之每一者；將第一電壓及第二電壓分別施加於第二NAND串之第三串選擇電晶體及第四串選擇電晶體；以及將高電壓施加於與所述第一NAND串及第二NAND串之記憶體單元連接之字線。

所述第二電壓可具有高於所述第一電壓之位準。

所述第一電壓可具有低於接地電壓之位準。

所述第二電壓可具有低於所述第四串選擇電晶體之臨限電壓的位準。

所述第三串選擇電晶體可連接於所述第四串選擇電晶體與對應於所述第二NAND串之位元線之間。

操作非揮發性記憶體元件之方法可更包括：將第二高電壓施加於第一至第四串選擇電晶體與所述記憶體單元之間的虛設單元，其中所述第二高電壓具有低於所述高電壓之位準。

根據本發明概念之另一態樣，提供一種非揮發性記憶體元件。所述非揮發性記憶體元件包含：記憶體單元陣列；以及周邊電路，其經組態以存取所述記憶體單元陣列。所述記憶體單元陣列包含：基板；多個記憶體單元群，其在所述基板上以列及行配置。每一記憶體單元群包含沿與所述基板交叉之方向堆疊之多個記憶體單元；多個第一選擇電晶體群，其分別提供於所述基板與所述多個記憶體單元群之間；以及多個第二選擇電晶體群，其分別提供於所述多個記憶體單元群上。所述周邊電路可經組態以在程式化操作期間獨立地驅動對應於所述多個記憶體單元群之未選定記憶體單元群的第二選擇電晶體群之第二選擇電晶體。

所述周邊電路可進一步經組態以在程式化操作期間以不同電壓驅動所述第二選擇電晶體群之所述第二選擇電晶體。

在程式化操作期間，所述第二選擇電晶體群之特定第二選擇電晶體可以第一電壓驅動，且所述第二選擇電晶體群之提供於所述特定第二選擇電晶體與所述未選定記憶體單元群之間的另一第二選擇電晶體可以高於所述第一電壓之第二電壓驅動。

根據本發明概念之再一態樣，提供一種記憶體系統。所述記憶體系統包含：非揮發性記憶體元件；以及控制器，其經組態以控制所述非揮發性記憶體元件。所述非揮發性記憶體元件包含記憶體單元陣列以及經組態以存取所述記憶體單元陣列之周邊電路。所述記憶體單元陣列包含具有3維結構之多個記憶體單元串。每一記憶體單元串包含提供於一側之至少兩個第一選擇電晶體及提供於另一側之至少兩個第二選擇電晶體。所述周邊電路可經組態以在程式化操作期間以不同電壓驅動所述多個記憶體單元串之未選定記憶體單元串之所述至少兩個第二選擇電晶體。

下文中，將參見附圖較完整地描述本發明概念之例示性實施例。然而，本發明概念可以許多不同形式體現，且不應闡釋為限於本文陳述之實施例。實情為，提供此等實施例以使得本發明將本發明概念傳達於熟習此項技術者。在圖中，可為清楚而誇大每一組件之尺寸。

以下實施例中使用之術語可理解為在本發明概念所從屬之技術領域中大體是已知的。舉例而言，術語「至少一」包含相關聯所列出項目中之一或多者，且意欲不僅包含單數形式且亦包含複數形式。

將瞭解，雖然本文使用術語第一、第二等來描述各種組件，但此等組件不應由此等術語限制。此等術語用以使一個組件區別於另一組件，但不意謂要求的組件序列。舉例而言，在不背離本發明之範疇的情況下，第一組件可稱為第二組件，且類似地，第二組件可稱為第一組件。如本文使用，術語「及/或」包含相關聯列出項目中之一或多者中的任一及所有組合。

將瞭解，當將一組件稱為「在另一組件上」或者「連接」或「耦接」至另一組件時，其可直接在所述另一組件上或者連接或耦接至所述另一組件，或可存在介入組件。相比而言，當將一組件稱為「直接在另一組件上」或者「直接連接至」或「直接耦接至」另一組件時，不存在介入組件。用以描述組件之間的關係的其它詞語應以類似方式解譯(例如，「在…之間」對「直接在…之間」、「鄰近於」對「直接鄰近於」等)。

本文使用之術語是僅用於描述特定實施例之目的且不欲限制本發明。如本文使用，單數形式「一」及「所述」意欲亦包含複數形式，除非上下文另外明確指示。將進一步瞭解，術語「包括」及/或「包含」在本文中使用時指定所陳述特徵、步驟、操作、組件及/或零件之存在，但不排除一或多個其它特徵、步驟、操作、組件、零件及/或其群之存在或添加。

諸如「在…下方」、「在…之下」、「下部」、「在……上方」、「上部」及類似術語之空間相對術語可用以描述一組件及/或特徵與另一組件及/或特徵之關係，例如圖中所說明。將瞭解，空間相對術語意欲涵蓋除圖中描繪之定向外元件在使用及/或操作中之不同定向。舉例而言，若圖中之元件翻轉，則描述為「在其它組件或特徵之下」及/或「在其它組件或特徵下方」之組件將定向於所述其它組件或特徵「上方」。元件可以其它方式定向(例如，旋轉90度或處於其它定向)，且相應地解譯本文使用之空間相對描述詞語。

圖1是根據本發明概念之實施例之非揮發性記憶體元件的電路圖。參見圖1，一NAND串NS可在垂直方向上延伸，亦即，其可具有相對於基板(未圖示)之垂直結構。NAND串NS可具有至少一對串選擇電晶體TS1及TS2、多個記憶體單元MC以及至少一對接地選擇電晶體TG1及TG2。位元線BL可連接至NAND串NS之一端，且共源極線CSL可連接至NAND串NS之另一端。

記憶體單元MC可在垂直方向上串列配置。記憶體單元MC可儲存資料。多個字線WL0、WL1至WLn-1以及WLn(其中「n」+1為字線之數目)可分別耦接至記憶體單元MC，以便控制記憶體單元MC。記憶體單元MC之總數可根據非揮發性記憶體元件之容量來判定。

串選擇電晶體TS1及TS2可配置於記憶體單元MC之一端附近。舉例而言，串選擇電晶體TS1及TS2可位於位元線BL與記憶體單元MC之間，且可串列連接至記憶體單元MC。串選擇電晶體TS1及TS2可控制位元線BL與記憶體單元MC之間的信號交換。第一串選擇線SSL1可耦接至第一串選擇電晶體TS1，且第二串選擇線SSL2可耦接至第二串選擇電晶體TS2。因此，第一串選擇電晶體TS1及第二串選擇電晶體TS2可分離且獨立地操作。

至少一對第一接地選擇電晶體TG1及第二接地選擇電晶體TG2可彼此鄰近配置於NAND串NS的一端處，所述一端與記憶體單元MC之另一側處之串選擇電晶體TS1、TS2相對。舉例而言，接地選擇電晶體TG1、TG2可位於共源極線CSL與記憶體單元MC之間，且可與記憶體單元MC串列連接。第一接地選擇線GSL1可耦接至第一接地選擇電晶體TG1，且第二接地選擇線GSL2可耦接至第二接地選擇電晶體TG2。因此，第一接地選擇電晶體TG1及第二接地選擇電晶體TG2可分離且獨立地操作。在此實施例之經修改實例中，第一接地選擇電晶體TG1及第二接地選擇電晶體TG2可耦接至單一接地選擇線GSL。

下文中，將描述可與非揮發性記憶體元件之此實施例一起使用之操作方法的實施例。

在此實例中，對於程式化操作，可將0 V或操作電壓施加於位元線BL，且可將0 V施加於共源極線GSL。當將0 V施加於位元線BL時，選擇此NAND串NS用於程式化。然而，當將操作電壓施加於位元線BL時，藉由通道升壓(channel boosting)防止對此NAND串NS之程式化。

可將程式化電壓施加於記憶體單元MC中之選擇記憶體單元，且可將傳送電壓(pass voltage)施加於其餘記憶體單元。傳送電壓可低於程式化電壓，且可高於記憶體單元MC之臨限電壓。可選擇程式化電壓以便藉由F-N穿隧(F-N tunneling)將電荷注入記憶體單元MC。

可將關斷電壓(斷開電壓)施加於第一接地選擇線GSL1及第二接地選擇線GSL2。可將第一電壓施加於直接鄰近於記憶體單元MC之第二串選擇線SSL2，且可將第二電壓施加於直接鄰近於位元線BL之第一串選擇線SSL1。

第二電壓可選擇為儘可能低，以便在接通第一串選擇電晶體的同時降低斷開電流。舉例而言，第二電壓可高於或等於第一串選擇電晶體TS1之臨限電壓，且可等於前述操作電壓。

可選擇第一電壓以減小第二串選擇電晶體TS2與鄰近於其之記憶體單元MC之間的電壓差。舉例而言，第一電壓可實質上等於傳送電壓。因此，藉由將第一電壓設定為高於第二電壓、藉由減小傳送電壓與第一電壓之間的差，可防止產生至鄰近於記憶體單元MC之第二串選擇電晶體TS2之漏電流(leakage current)且因此降低通道升壓效率的情形。

因此，在非揮發性記憶體元件之操作方法之此實施例中，藉由獨立地操作第一串選擇電晶體TS1及第二串選擇電晶體TS2，可同時減小斷開電流及漏電流。將參見圖2至圖4更詳細描述用以防止洩漏的功能。

為執行讀取操作，可將讀取電壓施加於位元線BL，且可將「接通」電壓施加於串選擇線SSL1及SSL2以及接地選擇線GSL1及GSL2。可將參考電壓施加於選自記憶體單元MC中之記憶體單元MC，且可將傳送電壓施加於其它記憶體單元。

為執行抹除操作，可將抹除電壓施加於記憶體單元MC之主體，且可將0 V施加於字線WL0、WL1至WLn-1以及WLn。因此，可同時自記憶體單元MC抹除資料。

圖2是根據本發明概念之另一實施例之非揮發性記憶體元件之電路圖。圖2之非揮發性記憶體元件可對應於諸如圖1所示之多個非揮發性記憶體元件的陣列。因此，此處將不提供對與圖1中相同之組件之操作或特性的描述。

參見圖2，具有垂直結構之多個NAND串NS11、NS12、NS21、NS22可以矩陣組態配置。第一位元線BL1可共同連接至配置於第一行中之NAND串NS11、NS21中之每一者的一端，且第二位元線BL2可共同連接至配置於第二行中之NAND串NS12、NS22中之每一者的一端。共源極線CSL可共同連接至NAND串NS11、NS12、NS21、NS22之與第一位元線BL1及第二位元線BL2相對之另一端。NAND串NS11、NS12、NS21、NS22之數目及位元線BL1、BL2之數目是例示性繪示，且不限制此實施例或本發明之範疇。

字線WL0、WL1、…WLn-1、WLn可與配置於其各別層中之記憶體單元MC共同連接。第一串選擇線SSL1可共同耦接至配置於第一列上之NAND串NS11、NS12之第一串選擇電晶體TS1。第二串選擇線SSL2可共同耦接至配置於第一列中之NAND串NS11、NS12之第二串選擇電晶體TS2。第三串選擇線SSL3可共同耦接至配置於第二列中之NAND串NS11、NS12之第一串選擇電晶體TS1。第四串選擇線SSL4可共同耦接至配置於第二列中之NAND串NS11、NS12之第二串選擇電晶體TS2。

第一接地選擇線GSL1可共同耦接至配置於第一列上之NAND串NS11、NS12之第一接地選擇電晶體TG1。第二接地選擇線GSL2可共同耦接至配置於第一列中之NAND串NS11、NS12之第二接地選擇電晶體TG2。第三接地選擇線GSL3可共同耦接至配置於第二列上之NAND串NS11、NS12之第一接地選擇電晶體TG1。第四接地選擇線GSL4可共同耦接至配置於第二列中之NAND串NS11、NS12之第二接地選擇電晶體TG2。

為執行程式化操作，可將0 V施加於選自位元線BL1及BL2之位元線，且可將「接通」電壓(接通電壓)施加於另一位元線BL1或BL2以用於通道升壓。而且，可將「接通」電壓施加於選自串選擇線SSL1至SSL4之串選擇線，且可將「斷開」電壓施加於另一串選擇線SSL1及SSL2或SSL3及SSL4。因此，可選擇性地操作共同連接至選定位元線及來自NAND串NS11、NS12、NS21以及NS22中之串選擇線的NAND串。

為執行讀取操作，可將讀取電壓施加於選自位元線BL1及BL2之位元線，且另一位元線BL1或BL2可浮動。而且，可將「接通」電壓施加於選自串選擇線SSL1至SSL4之串選擇線，且可將「斷開」電壓施加於另一串選擇線SSL1及SSL2或SSL3及SSL4。因此，可選擇性地操作共同連接至選定位元線及來自NAND串NS11、NS12、NS21以及NS22中之串選擇線的NAND串。

為執行抹除操作，可將抹除電壓施加於記憶體單元MC之主體，且可將0 V施加於字線WL0、WL1至WLn-1以及WLn。因此，可同時自NAND串NS11、NS12、NS21以及NS22之記憶體單元MC抹除資料。

圖3繪示當在圖2之記憶體元件中執行程式化操作時的電壓偏置條件。在此程式化操作實例中，假定配置於第一列中之第一NAND串NS11中之記憶體單元中的一者經程式化。亦即，假定配置於第一列及NAND中之第二NAND串NS及配置於第二列中之NAND串NS21、NS22被避免程式化。

參見圖2及圖3，由於配置於第一列中之第一NAND串NS11中之記憶體單元經程式化，因此將接地電壓Vss供應至與第一NAND串NS11連接之第一位元線BL1。第二列之第一NAND串NS21亦與接地電壓Vss提供至之第一位元線BL1連接。

由於配置於第一列中之第二NAND串NS12被避免程式化，因此將電源電壓Vcc供應至與第二NAND串NS12連接之第二位元線BL2。第二列之第二NAND串NS22亦與電源電壓Vcc供應至之第二位元線BL2連接。

由於第一列之第一NAND串NS11經程式化，因此將接通電壓供應至與第一NAND串NS11連接之第一串選擇線SSL1及第二串選擇線SSL2。接通電壓可為用以接通第一NAND串NS11之第一串選擇電晶體TS1及第二串選擇電晶體TS2的電壓。舉例而言，接通電壓可為電源電壓Vcc。

第一列之第二NAND串之第一串選擇電晶體TS1及第二串選擇電晶體TS2亦分別與第一選擇線SSL1及第二選擇線SSL2連接。因此，第一列之第二NAND串之第一串選擇電晶體TS1及第二串選擇電晶體TS2接通。

第二列之第一NAND串NS21及第二NAND串NS22被避免程式化。舉例而言，將斷開電壓供應至第三串選擇線SSL3及第四串選擇線SSL4。斷開電壓是用以斷開第一NAND串NS21及第二NAND串NS22之第一串選擇電晶體TS1及第二串選擇電晶體TS2的電壓。舉例而言，斷開電壓是接地電壓Vss。

將程式化電壓Vpgm及傳送電壓Vpass供應至字線WL0-WLn。舉例而言，將程式化電壓Vpgm供應至與選定記憶體單元連接之字線。將傳送電壓Vpass供應至與未選定記憶體單元連接之字線。程式化電壓Vpgm及傳送電壓Vpass在此實施例中為高電壓，例如8伏或8伏以上。

藉由施加於字線WL0-WLn之高電壓(Vpgm及Vpass)在配置於第二列中之第一NAND串NS21及第二NAND串NS22之記憶體單元中形成通道。所形成通道之電壓由高電壓(Vpgm及Vpass)升壓。此時，將接地電壓Vss施加於配置於第二列中之第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2之閘極。因此，由於第一NAND串NS1及第二NAND串NS22之第二串選擇電晶體TS2之閘極電壓(例如，接地電壓Vss)與汲極電壓(例如，經升壓之通道電壓)之間的電壓差，可產生閘極引發汲極洩漏(gate induced drain leakage，GIDL)。

而且，將接地電壓Vss施加於與配置於第二列中之第二NAND串NS22連接之第二位元線BL2。由於與第二NAND串NS22連接之位元線電壓(例如，接地電壓Vss)與經升壓之通道電壓之間的電壓差，可能會產生第二NAND串NS22中之額外洩漏。

為解決上述限制，提供根據本發明概念之實施例的控制記憶體元件之串選擇線之電壓的方法。因此，可控制洩漏電流。

圖4是繪示根據本發明概念之實施例之控制電壓之方法之結果的表。參見圖2及圖4，將第三電壓V3供應至第三串選擇線SSL3。亦即，將第三電壓V3施加於配置於第二列中之第一NAND串NS21及第二NAND串NS22之第一串選擇電晶體TS1之閘極。舉例而言，第三電壓V3是用以斷開第一NAND串NS21及第二NAND串NS22之第一串選擇電晶體TS1的電壓。

將第四電壓V4供應至第四串選擇線SSL4。亦即，將第四電壓V4施加於配置於第二列中之第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2之閘極。舉例而言，第四電壓V4是用以斷開第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2的電壓。

在第一NAND串NS21及第二NAND串NS22之第四電壓V4與經升壓之通道電壓之間的差減小時，在第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2中可產生之閘極引發汲極洩漏(gate induced drain leakage，GIDL)減小。第四電壓V4之位準經設定以防止或減小第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2中產生之GIDL。舉例而言，第四電壓V4可具有高於接地電壓Vss之位準。舉例而言，第四電壓V4可具有接地電壓Vss與第二串選擇電晶體TS2之臨限電壓之間的位準。

第三電壓V3之位準越低，經由第一NAND串NS21及第二NAND串NS22之第一串選擇電晶體TS1洩漏至位元線BL1、BL2之電荷越少。第三電壓V3之位準可經設定以防止或減小經由第一NAND串NS21及第二NAND串NS22之第一串選擇電晶體TS1的洩漏。舉例而言，第三電壓V3可具有低於接地電壓Vss之位準。

如上所述，若供應至配置於與經程式化之NAND串(例如，NS11)不同之列中之NAND串(例如，NS21、NS22)之串選擇線(例如，SSL3、SSL4)的電壓之位準經控制，則防止或減小可在配置於與經程式化之NAND串(例如，NS11)不同之列中之NAND串(例如，NS21、NS22)中產生之洩漏。因此，增強記憶體元件之可靠性。

而且，在維持洩漏量，即維持記憶體元件之可靠性的同時，可升高供應至鄰近於串選擇電晶體TS1、TS2之字線之電壓的位準。亦即，在維持記憶體元件之可靠性的同時，可增強鄰近於串選擇電晶體TS1、TS2之字線的電壓窗。

在圖4中，已描述第四電壓V4為斷開電壓。然而，第四電壓V4可為用以接通配置於第二列中之第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2的電壓。舉例而言，第四電壓V4可具有高於第一NAND串NS21及第二NAND串NS22之第二串選擇電晶體TS2之臨限電壓的位準。舉例而言，第四電壓V4可具有低於傳送電壓Vpass之位準。第四電壓V4可具有等於傳送電壓Vpass之位準。第四電壓V4可具有高於傳送電壓Vpass之位準。

圖5是根據本發明概念之實施例之沿圖2之非揮發性記憶體元件之位元線方向截取的示意截面圖。參見圖5，串選擇閘電極166可經由接觸插塞(contact plug)174分別與第一串選擇線SSL1及第二串選擇線SSL2連接。接地選擇閘電極162可經由接觸插塞170分別與第一接地選擇線GSL1及第二接地選擇線GSL2連接。

圖6是根據本發明概念之另一實施例之沿圖2之非揮發性記憶體元件的位元線方向截取之示意截面圖。為簡單描述，省略NAND串陣列部分。參見圖6，接地選擇閘電極162經由NAND串陣列之一側處的接觸插塞170、171分別與第一接地選擇線GSL1及第二接地選擇線GSL2連接。而且，控制閘電極164經由NAND串陣列之一側處的接觸插塞172分別與字線WL0-WLn連接。串選擇閘電極166經由接觸插塞175、176分別與第一串選擇線SSL1及第二串選擇線SSL2連接。

作為實例，串選擇線SSL1、SSL2、字線WL0-WLn以及接地選擇線GSL1、GSL2可形成於同一層上。舉例而言，串選擇線SSL1、SSL2、字線WL0-WLn以及接地選擇線GSL1、GSL2可形成於金屬層中。舉例而言，串選擇線SSL1、SSL2、字線WL0-WLn以及接地選擇線GSL1、GSL2可形成於金屬0層或金屬1層中。

圖7是根據本發明概念之再一實施例之沿圖2之非揮發性記憶體元件之位元線方向截取的示意截面圖。比較圖7之示意截面圖與圖6之示意截面圖，在圖7中，第一串選擇線SSL1及第二串選擇線SSL2形成於不同層中。作為實例，第一串選擇線SSL1形成於其中形成第二串選擇線SSL2之層上方的層中。舉例而言，第一串選擇線SSL1形成於金屬1層上。第二串選擇線SSL2形成於金屬0層上。

圖8是根據本發明概念之另一實施例之沿圖2之非揮發性記憶體元件之位元線方向截取的示意截面圖。比較圖8之示意截面圖與圖7之示意截面圖，在圖8中，字線WL0-WLn、接地選擇線GSL1、GSL2以及第一串選擇線SSL1形成於同一層中。舉例而言，字線WL0-WLn、接地選擇線GSL1、GSL2以及第一串選擇線形成於金屬1層中。第二串選擇線SSL2形成於第一串選擇線SSL1下方的層中。舉例而言，第二選擇線SSL2形成於金屬0層中。

圖9是根據本發明概念之另一實施例之沿圖2之非揮發性記憶體元件之位元線方向截取的示意截面圖。比較圖9之示意截面圖與圖8之示意截面圖，在圖9中，接地選擇閘電極162與單一接地選擇線GSL連接。亦即，接地選擇電晶體TG1、TG2與接地選擇線GSL共同連接。

第一串選擇線SSL1、字線WL0-WLn以及接地選擇線GSL形成於同一層中。舉例而言，第一串選擇線SSL1、字線WL0-WLn以及接地選擇線GSL形成於金屬1層中。第二串選擇線SSL2形成於第一串選擇線SSL1下方的層中。舉例而言，第二選擇線SSL2形成於金屬0層中。

圖10是根據本發明概念之另一實施例之非揮發性記憶體元件的電路圖。與圖2所示之記憶體元件相比，為圖10所示之記憶體元件的選擇電晶體TS1、TS2、TG1、TG2(類似於記憶體單元)提供電荷儲存層。亦即，選擇電晶體TS1、TS2、TG1、TG2及記憶體單元具有相同結構。作為實例，提供至選擇電晶體TS1、TS2、TG1、TG2及記憶體單元之電荷儲存層可為電荷捕集層(charge trap layer)。

圖11是說明根據本發明概念之再一實施例之非揮發性記憶體元件的電路圖。與圖10之非揮發性記憶體元件相比，圖11之非揮發性記憶體元件更包括位於串選擇線SSL1至SSL4與正常字線WL0至WLn之間的虛設(dummy)字線DWL。在一實施例中，可在程式化操作期間將虛設傳送電壓施加於虛設字線DWL中。舉例而言，虛設傳送電壓之位準可低於正常傳送電壓之位準。

在一實施例中，可於串選擇線SSL1至SSL4與正常字線WL0至WLn之間提供兩個或兩個以上虛設字線。

圖12是說明根據本發明概念之再一實施例之非揮發性記憶體元件的電路圖。與圖10之非揮發性記憶體元件相比，圖12之非揮發性記憶體元件更包括位於接地選擇線GSL1至GSL4與正常字線WL0至WLn之間的虛設字線DWL。在一實施例中，可在程式化操作期間將虛設傳送電壓施加於虛設字線DWL中。舉例而言，虛設字線DWL之位準可低於正常傳送電壓之位準。

在一實施例中，可於接地選擇線GSL1至GSL4與正常字線WL0至WLn之間提供兩個或兩個以上虛設字線。

圖13是說明根據本發明概念之另一實施例之非揮發性記憶體元件的電路圖。與圖10之非揮發性記憶體元件相比，圖13之非揮發性記憶體元件更包括位於串選擇線SSL1至SSL4與正常字線WL0至WLn之間的第一虛設字線DWL1以及位於接地選擇線GSL1至GSL4與正常字線WL0至WLn之間的第二虛設字線DWL2。在一實施例中，可在程式化操作期間將虛設傳送電壓施加於第一虛設字線DWL1及第二虛設字線DWL2中。舉例而言，虛設傳送電壓之位準可低於正常傳送電壓之位準。

在一實施例中，可於串選擇線SSL1至SSL4與正常字線WL0至WLn之間提供兩個或兩個以上虛設字線。在一實施例中，可於接地選擇線GSL1至GSL4與正常字線WL0至WLn之間提供兩個或兩個以上虛設字線。

圖14是說明根據本發明概念之另一實施例之包含非揮發性記憶體元件之記憶體元件200的示意方塊圖。參見圖14，NAND單元陣列250可與核心電路單元270耦接。舉例而言，NAND單元陣列250可包含參見圖1至圖13描述之非揮發性記憶體元件。核心電路單元270可包含控制邏輯271、列解碼器272、行解碼器273、感測放大器274及/或頁緩衝器275。

控制邏輯271可與列解碼器272、行解碼器273及/或頁解碼器275通信。列解碼器272可經由串選擇線SSL、字線WL及/或接地選擇線GSL與具有堆疊結構之NAND單元陣列250通信。行解碼器273可經由位元線BL與NAND單元陣列250通信。感測放大器274可在信號自NAND單元陣列250輸出時與行解碼器273連接，且可在信號傳送至NAND單元陣列250時不與行解碼器273連接。

舉例而言，控制邏輯271可將列位址信號傳送至列解碼器272，且列解碼器272可對列位址信號進行解碼，且經由串選擇線SSL、字線WL及接地選擇線GSL將經解碼之列位址信號傳送至NAND單元陣列250。控制邏輯271可將行位址信號傳送至行解碼器273或頁緩衝器275，且行解碼器273可對行位址信號進行解碼，且經由位元線BL將經解碼之行位址信號傳送至NAND單元陣列250。

NAND單元陣列250之信號可經由行解碼器273傳送至感測放大器274且經放大，且在感測放大器274中放大之信號可經由頁緩衝器275傳送至控制邏輯271。

圖15是根據本發明概念之一實施例之記憶卡400的示意圖。參見圖15，記憶卡400可包含形成或維持於外殼430中之控制器410及記憶體420或類似物。控制器410及記憶體420可交換電信號。舉例而言，根據控制器410之命令，控制器410可與記憶體420交換資料。因此，記憶卡400可在記憶體420中儲存資料，或可自記憶體420輸出資料。

舉例而言，記憶體420可包含參見圖1至圖13描述之非揮發性記憶體元件。記憶卡400可用作用於各種攜帶型元件之資料儲存媒體。舉例而言，記憶卡400可包含多媒體卡(multimedia card，MMC)或安全數位卡(secure digital card，SD)。

圖16是根據本發明概念之實施例之電子系統500的方塊圖。參見圖16，電子系統可包含處理器510、記憶體晶片520以及輸入/輸出單元530，以上組件可藉由使用匯流排540而執行資料通信。處理器510可執行程式且控制電子系統500。輸入/輸出單元530可用以輸入或輸出電子系統500之資料。電子系統500可藉由使用輸入/輸出單元530與外部元件(例如，個人電腦或網路)連接以與外部元件交換資料。舉例而言，記憶體520可包含參見圖1至圖13描述之非揮發性記憶體元件。

舉例而言，電子系統500可構成需要記憶體520之各種電子控制器，且可用於例如行動電話、MP3播放器、導航系統、固態磁盤(solid state disk，SSD)、家用電器或類似物中。

圖17是具備包含參見圖1至圖13描述之非揮發性記憶體元件之非揮發性記憶體設備620之記憶體系統600的方塊圖。參見圖17，記憶體系統600包含非揮發性記憶體元件620及控制器610。

控制器610與主機及非揮發性記憶體元件620連接。回應於來自主機之請求，控制器610經組態以存取非揮發性記憶體元件620。舉例而言，控制器610經組態以控制非揮發性記憶體元件620之讀取、寫入、抹除及背景操作。控制器610經組態以提供非揮發性記憶體元件620與主機之間的介面。控制器610經組態以操作用於控制非揮發性記憶體元件620之韌體。

作為實例，控制器610更包含公共已知之組件，諸如隨機存取記憶體(random access memory，RAM)、處理單元、主機介面以及記憶體介面。RAM用作處理單元之操作記憶體、非揮發性記憶體元件620與主機之間的快取記憶體以及非揮發性記憶體元件620與主機之間的緩衝記憶體中的至少一者。處理單元控制控制器610之總體操作。

主機介面包含用於執行主機與控制器610之間的資料交換之協定。作為實例，控制器610經組態以經由各種介面協定中之至少一者與外部元件(例如，主機)通信，所述介面協定諸如通用串列匯流排(Universal Serial Bust，USB)協定、多媒體卡(MMC)協定、周邊組件互連(Peripheral Component Interconnection，PCI)協定、串列ATA協定、並列ATA協定、小型電腦小型介面(Small Computer Small Interface，SCSI)協定、增強小型磁盤介面(Enhanced Small Disk Interface，ESDI)協定、積體驅動電子組件(Integrated Drive Electronics，IDE)協定等。記憶體介面與非揮發性記憶體元件620介面連接。舉例而言，記憶體介面包含NAND介面或NOR介面。

記憶體系統600可經組態以更包含錯誤校正區塊。錯誤校正區塊可經組態以偵測自非揮發性記憶體元件620讀取之資料的錯誤，且校正錯誤。作為實例，可提供錯誤校正區塊作為構成控制器610之組件。

控制器610及非揮發性記憶體元件620可整合至單一半導體元件中。例示性地，控制器610及非揮發性記憶體元件620可整合至單一半導體元件中，構成如參考圖15描述之記憶卡。舉例而言，控制器610及非揮發性記憶體元件620可整合至單一半導體元件中構成記憶卡，諸如PC卡(PCMCIA，個人電腦記憶卡國際協會)、緊湊型快閃卡(compact flash card，CF)、智慧型媒體卡(SM、SMC)、記憶棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用快閃儲存元件(universal flash storage，UFS)或類似物。

控制器610及非揮發性記憶體元件620可整合至單一半導體元件中，構成固態驅動器(solid state drive，SSD)。SSD包含經組態以在半導體記憶體中儲存資料的儲存單元。在記憶體系統600用作SSD之情況下，與記憶體系統600連接之主機之操作速度顯著改良。

作為另一實例，可提供記憶體系統600作為構成電子元件之各種組件中的一者，諸如電腦、攜帶型電腦、超行動PC(Ultra Mobile PC，UMPC)、工作站、迷你筆記型電腦、個人數位助理(Personal Digital Assistant，PDA)、網路平板電腦(web tablet)、無線電話、行動電話、智慧型電話、電子書、攜帶型多媒體播放器(PMP)、攜帶型遊戲機(Playstation Portable，PSP)、導航元件、黑盒(black box)、數位相機、數位多媒體廣播(Digital Multimedia Broadcasting，DMB)播放器、數位音訊記錄器、數位音訊播放器、數位圖片記錄器、數位圖片播放器、數位視訊記錄器、數位視頻播放器、能夠在無線環境中傳輸及/或接收資訊的元件、構成家庭網路之各種電子元件中的一者、RFID元件、構成計算系統之各種組件中的一者，或類似物。

作為實例，非揮發性記憶體元件610或記憶體系統600可安裝於各種類型的封裝中。非揮發性記憶體元件610或記憶體系統600之封裝的實例可包含封裝上封裝(package on package，PoP)、球狀柵格陣列(ball grid array，BGA)、晶片級封裝(chip scale packages，CSP)、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)、窩伏而組件中的晶粒(die in waffle pack)、晶圓形式之晶粒、板上晶片(chip on board，COB)、陶瓷雙列直插式封裝(ceramic dual in-line package，CERDIP)、塑膠公制四扁平包裝(metric quad flat pack，MQFP)、薄四扁平包裝(thin quad flat pack，TQFP)、小型封裝(small outline，SOIC)、收縮小型封裝(shrink small outline package，SSOP)、薄型小型封裝(thin small outline package，TSOP)、系統級封裝(system in package，SIP)、多晶片封裝(multi chip package，MCP)、晶圓級製造封裝(wafer-level fabricated package，WFP)、晶圓級處理堆疊封裝(a wafer-level processed stack package，WSP)等等。

圖18是繪示圖17之記憶體系統之應用實例的方塊圖。參見圖18，記憶體系統700包含非揮發性記憶體元件720及控制器710。非揮發性記憶體元件720包含多個非揮發性記憶體晶片。所述多個非揮發性記憶體晶片劃分為多個群。所述多個非揮發性記憶體晶片之每一群經組態以經由單一共同通道與控制器710通信。圖18繪示所述多個非揮發性記憶體晶片經由通道1(CH1)至通道k(CHk)與控制器710通信。每一非揮發性記憶體晶片包含參見圖1至圖13描述之非揮發性記憶體元件。

圖19是包含參見圖18描述之記憶體系統700之計算系統800的方塊圖。參見圖19，計算系統800包含中央處理單元(central processing unit，CPU)810、隨機存取記憶體(random access memory，RAM)820、用戶介面830、電源840以及記憶體系統700。

記憶體系統700經由系統匯流排850與CPU 810、RAM 820、用戶介面830以及電源840電連接。經由用戶介面830提供或由CPU 810處理之資料儲存於記憶體系統700中。記憶體系統700包含控制器710及非揮發性記憶體元件720。

然圖19繪示非揮發性記憶體元件720經由控制器710與系統匯流排850連接，但非揮發性記憶體元件720可經組態以與系統匯流排850直接連接。

在圖19中，已描述非揮發性記憶體元件700包含多個非揮發性記憶體晶片。然而，非揮發性記憶體元件700可包含一個非揮發性記憶體晶片。而且，非揮發性記憶體元件700包含在此實施例中各自具有一固有通道之多個非揮發性記憶體晶片。

根據本發明概念之實施例之非揮發性記憶體元件，藉由將串選擇電晶體之數目設計為至少兩個，與串選擇電晶體之數目為一個的情況相比，串選擇閘電極可較大地減小其閘極長度，使得層間介電質之間的空間可被填滿而無任何空隙。而且，藉由將串選擇電晶體之數目設計為至少兩個，與串選擇電晶體之數目為一個的情況相比，接地選擇閘電極可較大地減小其閘極長度，使得層間介電質之間的空間可被填滿而無任何空隙。此外，藉由調整串選擇電晶體、記憶體單元及接地選擇電晶體之閘極長度以及其閘電極之間的間距，可進一步抑制空隙之形成。因此，可增強串選擇電晶體、記憶體單元及接地選擇電晶體之可靠性。

雖然上述內容已描述了被視為最佳模式之內容及/或其它較佳實施例，但應瞭解，可在其中作出各種修改且本發明可以各種形式及實施例來實施，且其可在許多應用中應用，本文中僅描述了所述應用中的一些應用而已。以下申請專利範圍既定主張文字上描述之內容及其所有均等物，包含屬於每一請求項之範圍內的所有修改及變化。

162．．．接地選擇閘電極

164．．．控制閘電極

166．．．串選擇閘電極

170~172、174~176．．．接觸插塞

200．．．記憶體元件

250．．．NAND單元陣列

270．．．核心電路單元

271．．．控制邏輯

272．．．列解碼器

273．．．行解碼器

274．．．感測放大器

275．．．頁緩衝器

400．．．記憶卡

410．．．控制器

420．．．記憶體

430．．．外殼

500．．．電子系統

510．．．處理器

520．．．記憶體

530．．．輸入/輸出單元

540．．．匯流排

600．．．記憶體系統

610．．．控制器

620．．．非揮發性記憶體元件

700．．．記憶體系統

710．．．控制器

720．．．非揮發性記憶體元件

800．．．計算系統

810．．．中央處理單元

820．．．隨機存取記憶體

830．．．用戶介面

840．．．電源

850．．．系統匯流排

BL．．．位元線

BL1．．．第一位元線

BL2．．．第二位元線

CSL．．．共源極線

DWL．．．虛設字線

DWL1．．．第一虛設字線

DWL2．．．第二虛設字線

GSL．．．接地選擇線

GSL1．．．第一接地選擇線

GSL2．．．第二接地選擇線

GSL3．．．第三接地選擇線

GSL4．．．第四接地選擇線

MC．．．記憶體單元

NS．．．NAND串

NS11﹑NS12、NS21、NS22．．．NAND串

SSL．．．串選擇線

SSL1．．．第一串選擇線

SSL2．．．第二串選擇線

SSL3．．．第三串選擇線

SSL4．．．第四串選擇線

TG1．．．第一接地選擇電晶體

TG2．．．第二接地選擇電晶體

TS1．．．第一串選擇電晶體

TS2．．．第二串選擇電晶體

WL．．．字線

WL0、…、WLn．．．字線

自下文結合附圖作出之詳細描述將更清楚瞭解本發明概念之例示性實施例，附圖中：

圖1是根據本發明概念之態樣之非揮發性記憶體元件之電路圖的第一實施例。

圖2是根據本發明概念之態樣之非揮發性記憶體元件之電路圖的第四實施例。

圖3繪示當在圖2之記憶體元件中執行程式化操作時的電壓偏置條件。

圖4是繪示根據本發明概念之態樣之控制電壓的方法之實施例所得的表。

圖5是自位元線之方向截取之圖2之非揮發性記憶體元件之示意性橫截面圖的實施例。

圖6是自位元線之方向截取之圖2之非揮發性記憶體元件之示意性橫截面圖的另一實施例。

圖7是自位元線之方向截取之圖2之非揮發性記憶體元件之示意性橫截面圖的又一實施例。

圖8是自位元線之方向截取之圖2之非揮發性記憶體元件之示意性截面圖的又一實施例。

圖9是自位元線之方向截取之圖2之非揮發性記憶體元件之示意性截面圖的又一實施例。

圖10是根據本發明概念之態樣之非揮發性記憶體元件之電路圖的第五實施例。

圖11是根據本發明概念之態樣之非揮發性記憶體元件之電路圖的第六實施例。

圖12是根據本發明概念之態樣之非揮發性記憶體元件之電路圖的第七實施例。

圖13是根據本發明概念之態樣之非揮發性記憶體元件之電路圖的第八實施例。

圖14是根據本發明概念之態樣之非揮發性記憶體元件之另一實施例的方塊圖。

圖15是根據本發明概念之態樣之記憶卡之實施例的示意圖。

圖16是根據本發明概念之態樣之電子系統之實施例的方塊圖。

圖17是具備包含參見圖1至圖13描述之非揮發性記憶體元件之非揮發性記憶體設備的記憶體系統之實施例的方塊圖。

圖18是繪示圖17之記憶體系統之應用實例之實施例的方塊圖。

圖19是包含參見圖18描述之記憶體系統之計算系統之實施例的方塊圖。

BL．．．位元線

CSL．．．共源極線

GSL1．．．第一接地選擇線

GSL2．．．第二接地選擇線

MC．．．記憶體單元

NS．．．NAND串

SSL1．．．第一串選擇線

SSL2．．．第二串選擇線

TG1．．．第一接地選擇電晶體

TG2．．．第二接地選擇電晶體

TS1．．．第一串選擇電晶體

TS2．．．第二串選擇電晶體

WL0、…、WLn．．．字線

Claims (10)

1. 一種操作非揮發性記憶體元件之方法，包括：經由第一串選擇線將接通電壓施加於第一NAND串之第一串選擇電晶體及第二串選擇電晶體中之每一者，其中所述第一串選擇電晶體及所述第二串選擇電晶體具有相同結構；經由不同於所述第一串選擇線的第二串選擇線將第一電壓及第二電壓施加於第二NAND串之第三串選擇電晶體及第四串選擇電晶體，其中所述第三串選擇電晶體及所述第四串選擇電晶體具有相同結構；以及將高電壓施加於與所述第一NAND串及第二NAND串之記憶體單元連接之字線。
2. 如申請專利範圍第1項所述之操作非揮發性記憶體元件之方法，其中所述第二電壓具有高於所述第一電壓之位準。
3. 如申請專利範圍第1項所述之操作非揮發性記憶體元件之方法，其中所述第一電壓具有低於接地電壓之位準。
4. 如申請專利範圍第1項所述之操作非揮發性記憶體元件之方法，其中所述第二電壓具有低於所述第四串選擇電晶體之臨限電壓的位準。
5. 如申請專利範圍第1項所述之操作非揮發性記憶體元件之方法，其中所述第三串選擇電晶體連接於所述第四串選擇電晶體與對應於所述第二NAND串之位元線之 間。
6. 如申請專利範圍第1項所述之操作非揮發性記憶體元件之方法，更包括：將第二高電壓施加於所述第一至第四串選擇電晶體與所述記憶體單元之間的虛設單元，其中所述第二高電壓具有低於所述高電壓之位準。
7. 一種非揮發性記憶體元件，包括：記憶體單元陣列；以及周邊電路，其經組態以存取所述記憶體單元陣列，其中所述記憶體單元陣列包含基板；多個記憶體單元群，其在所述基板上以列及行配置，每一記憶體單元群包含沿與所述基板交叉之方向堆疊之多個記憶體單元；多個第一選擇電晶體群，其分別提供於所述基板與所述多個記憶體單元群之間；以及多個第二選擇電晶體群，其分別提供於所述多個記憶體單元群上，其中所述周邊電路經組態以在程式化操作期間經由第一串選擇線獨立地驅動對應於所述多個記憶體單元群之未選定記憶體單元群的第二選擇電晶體群之第二選擇電晶體，其中所述多個第一選擇電晶體群中的每一者與所述多個第二選擇電晶體群中的每一者具有相同結構， 其中所述周邊電路經組態以在所述程式化操作期間經由不同於所述第一串選擇線的第二串選擇線驅動對應於所述多個記憶體單元群之選定記憶體單元群的第二選擇電晶體群之第二選擇電晶體。
8. 如申請專利範圍第7項所述之非揮發性記憶體元件，其中所述周邊電路進一步經組態以在程式化操作期間以不同電壓驅動所述第二選擇電晶體群之所述第二選擇電晶體。
9. 如申請專利範圍第7項所述之非揮發性記憶體元件，其中在程式化操作期間，所述第二選擇電晶體群之特定第二選擇電晶體是以第一電壓驅動，且所述第二選擇電晶體群之提供於所述特定第二選擇電晶體與所述未選定記憶體單元群之間的另一第二選擇電晶體是以高於所述第一電壓之第二電壓驅動。
10. 一種記憶體系統，包括：非揮發性記憶體元件；以及控制器，其經組態以控制所述非揮發性記憶體元件，其中所述非揮發性記憶體元件包含記憶體單元陣列以及經組態以存取所述記憶體單元陣列之周邊電路，其中所述記憶體單元陣列包含具有3維結構之多個記憶體單元串，每一記憶體單元串包含提供於一側之至少兩個第一選擇電晶體及提供於另一側之至少兩個第二選擇電晶體，其中所述至少兩個第一選擇電晶體中的每一個第一選擇電晶體具有相同結構，且所述至少兩個第二選擇電晶 體中的每一個第二選擇電晶體具有相同結構，其中所述周邊電路經組態以在程式化操作期間經由第一串選擇線以不同電壓驅動所述多個記憶體單元串之未選定記憶體單元串之所述至少兩個第二選擇電晶體，其中所述周邊電路經組態以在所述程式化操作期間經由第二串選擇線驅動所述多個記憶體單元串之選定記憶體單元串之所述至少兩個第二選擇電晶體。