TWI515835B - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents

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TWI515835B
TWI515835B TW102129704A TW102129704A TWI515835B TW I515835 B TWI515835 B TW I515835B TW 102129704 A TW102129704 A TW 102129704A TW 102129704 A TW102129704 A TW 102129704A TW I515835 B TWI515835 B TW I515835B
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Hisakazu Matsumori
Hideto Takekida
Akira Mino
Jun Murakami
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Toshiba Kk
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Description

非揮發性半導體記憶裝置及其製造方法 [交叉申請項]
本申請案係享受以日本專利申請案2013-30976號(申請日：2013年2月20日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種非揮發性半導體記憶裝置及其製造方法。
例如於如NAND(Not AND，反及)型快閃記憶體裝置般具有成為浮閘電極之電極膜作為記憶體元件之裝置中，介隔電極間絕緣膜形成有成為控制閘極電極之電極膜。該情形時，由於除同時形成之記憶體元件以外之選擇閘極電晶體或周邊電路之電晶體等中無須浮閘電極，故成為於電極間絕緣膜形成開口部而使上下電極膜電性短路之構成。
於製造步驟中，於形成作為浮閘電極之電極膜及電極間絕緣膜後，進而形成較薄之電極膜。進行於選擇閘極電晶體或周邊電路之電晶體之閘極電極部分之電極間絕緣膜形成特定寬度之開口之步驟。於該步驟中，藉由蝕刻除去上表面之電極膜及電極間絕緣膜，為確實地使上下電極膜電性短路而進行過蝕刻。因此，於電極間絕緣膜之開口部，包括下方之電極膜之凹部在內均產生階差。其後，藉由形成成為控制閘極電極之電極膜，將其埋入電極間絕緣膜之開口部及凹部，而獲得已電性短路之構成。
然而，於電極間絕緣膜形成開口部而使上下電極膜短路之構成中，因電極間絕緣膜之開口寬度與上側之電極膜之膜厚之關係，會產生無法消除凹部之階差之情形。尤其是於使成為控制閘極電極之電極膜之膜厚變薄之情形時，成為未消除階差之狀態。
例如，有將NAND型快閃記憶體裝置之控制閘極電極設為形成較薄之矽膜作為電極膜並於其上表面積層金屬膜之構成之情形。此時，若如上述般產生階差，則於形成金屬膜時，有障壁金屬膜於階差部分變薄或成為斷開狀態之情形。其結果，於障壁金屬膜之製膜後形成有金屬膜時，有產生直接與矽膜接觸之部分，成為構造上欠佳之狀態之不良狀況。
本發明之實施形態提供一種可減少上述不良狀況之非揮發性半導體記憶裝置及其製造方法。
本實施形態之非揮發性半導體記憶裝置之特徵在於包含：半導體基板；第1絕緣膜，其形成於上述半導體基板上；第1電極膜，其形成於上述第1絕緣膜上；元件隔離絕緣膜，其埋入形成於以貫通上述第1電極膜及上述第1絕緣膜而到達至上述半導體基板內之方式形成之元件隔離槽內；第2絕緣膜，其形成於上述第1電極膜及上述元件隔離絕緣膜上；第2電極膜，其形成於上述第2絕緣膜上；第3電極膜，其填埋特定之寬度尺寸及特定之深度尺寸之凹部之內部，並且形成於上述第2電極膜上，該凹部係以貫通上述第2電極膜及上述第2絕緣膜而到達至上述第1電極膜內之方式形成；以及障壁金屬膜及金屬膜，其等形成於上述第3電極膜上；且上述第3電極膜於位於上述凹部之上部之表面具有較上述凹部之深度尺寸小之階差，且係以上述第2電極膜上之部分之膜厚成為上述凹部之寬度尺寸之1/2以下之方式形成。
1‧‧‧NAND型快閃記憶體裝置
2‧‧‧矽基板
2a‧‧‧源極/汲極區域
2b‧‧‧汲極區域
2c‧‧‧雜質擴散區域
2d‧‧‧雜質擴散區域
3‧‧‧閘極絕緣膜
4‧‧‧多晶矽膜
4a‧‧‧凹部
4b‧‧‧凹部
5‧‧‧電極間絕緣膜
5a‧‧‧開口
5b‧‧‧開口
6‧‧‧多晶矽膜
7‧‧‧多晶矽膜
7a‧‧‧多晶矽膜
7c‧‧‧多晶矽膜
8‧‧‧氮化鎢膜
9‧‧‧鎢膜
10‧‧‧氮化矽膜
11‧‧‧多晶矽膜
11a‧‧‧多晶矽膜
11b‧‧‧多晶矽膜
12‧‧‧氧化矽膜
13‧‧‧氧化矽膜
14‧‧‧氧化矽膜
15‧‧‧氧化矽膜
16‧‧‧層間絕緣膜
17‧‧‧接觸器
18‧‧‧閘極接觸器
ADC‧‧‧位址解碼器
Ar‧‧‧記憶胞陣列
BL‧‧‧位元線
BS‧‧‧升壓電路
D‧‧‧尺寸
PC‧‧‧周邊電路
MG‧‧‧閘極電極
MT‧‧‧記憶胞電晶體
H‧‧‧深度尺寸
h‧‧‧階差尺寸
Sa‧‧‧元件區域
Sb‧‧‧元件隔離區域
SG‧‧‧閘極電極
SA‧‧‧感測放大器
Saa‧‧‧活性區域
Sbb‧‧‧元件隔離區域
SG1‧‧‧選擇閘極驅動線
SG2‧‧‧選擇閘極驅動線
SGLD‧‧‧選擇閘極線
SGLS‧‧‧選擇閘極線
STS‧‧‧選擇閘極電晶體
T‧‧‧膜厚
T0‧‧‧膜厚
TG‧‧‧傳送閘極線
Trm‧‧‧記憶胞電晶體
Trs‧‧‧選擇閘極電晶體
Trp‧‧‧電晶體
UC‧‧‧單位單元
W‧‧‧寬度尺寸
WDL‧‧‧字元線驅動信號線
WL‧‧‧字元線
WTBS‧‧‧傳送電晶體
WTGD‧‧‧傳送閘極電晶體
WTGS‧‧‧傳送閘極電晶體
WT‧‧‧字元線傳送閘極電晶體
WP‧‧‧寬度
圖1係概略性地表示第1實施形態之NAND型快閃記憶體裝置之記憶胞區域及周邊電路區域之一部分之電性構成之圖的一例。
圖2A係記憶胞區域之示意性俯視圖之一例；圖2B係周邊電路區域之電晶體之示意性俯視圖之一例。
圖3A係以圖2A中3A-3A線切斷之部分之示意性縱剖面圖之一例；圖3B係以圖2B中3B-3B線切斷之部分之示意性縱剖面圖之一例。
圖4係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖5係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖6係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖7A係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例；圖7B係以圖2B中3B-3B線切斷之部分之示意性縱剖面圖之一例。
圖8A係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例；圖8B係以圖2B中3B-3B線切斷之部分之示意性縱剖面圖之一例。
圖9係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖10A係表示第2實施形態且以圖2A中3A-3A線切斷之部分之縱剖面圖之一例；圖10B係以圖2B中3B-3B線切斷之部分之示意性縱剖面圖之一例。
圖11係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖12係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖 面圖之一例。
圖13係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖14A係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例；圖14B係以圖2B中3B-3B線切斷之部分之縱剖面圖之一例。
圖15係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖16係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例(其六)。
圖17A係表示第3實施形態且以圖2A中3A-3A線切斷之部分之示意性縱剖面圖之一例；圖17B係以圖2B中3B-3B線切斷之部分之示意性縱剖面圖之一例。
圖18A係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例；圖18B係以圖2B中3B-3B線切斷之部分之示意性縱剖面圖之一例。
圖19係製造步驟之一階段之以圖2A中3A-3A線切斷之部分之縱剖面圖之一例。
圖20表示第4實施形態且係周邊電路區域之電晶體之示意性俯視圖之一例。
圖21係以圖20中21-21線切斷之部分之示意性縱剖面圖之一例。
圖22係以圖20中22-22線切斷之部分之示意性縱剖面圖之一例。
圖23及24係表示第4實施形態之變化例之圖。
(第1實施形態)
以下，對於第1實施形態，參照圖1至圖9對適用於NAND型快閃 記憶體裝置者進行說明。再者，圖式為示意圖，厚度與平面尺寸之關係、各層之層厚比率等未必與實物一致。又，上下左右方向亦表示將下述之半導體基板之電路形成面側作為上方之情形時之相對方向，而未必與以重力加速度方向為基準者一致。
圖1係以區塊圖概略性地表示NAND型快閃記憶體裝置之電性構成之一例。如該圖1所示，NAND型快閃記憶體裝置1具有矩陣狀地配設有多個記憶胞而成之記憶胞陣列Ar、及進行記憶胞陣列Ar之各記憶胞之讀取/寫入/刪除之周邊電路PC，並且具備未圖示之輸入輸出介面電路等。
於記憶胞區域內之記憶胞陣列Ar中配設有複數個單位單元UC(unit cell)。單位單元UC係將分別連接於位元線BL側之選擇閘極電晶體STD、連接於源極線SL側之選擇閘極電晶體STS、及該等兩個選擇閘極電晶體STD-STR間之2的k乘方個(例如32(=m)個)記憶胞電晶體MT串列連接而成者。
一個區塊係將單位單元UC沿X方向(列方向：圖1中之左右方向)並行排列n行而成者。記憶胞陣列Ar係於Y方向(行方向：圖1中之上下方向)排列有複數個區塊而成者。再者，為簡化說明，圖1中顯示有一個區塊。
周邊電路區域設置於記憶胞區域之周邊，周邊電路PC配置於記憶胞陣列Ar之周邊。該周邊電路PC具備位址解碼器ADC、感測放大器SA、具有電荷泵電路之升壓電路BS、及傳送電晶體部WTB等。位址解碼器ADC經由升壓電路BS而與傳送電晶體部WTB電性連接。
位址解碼器ADC根據自外部賦予位址信號而選擇一個區塊。一旦賦予區塊之選擇信號，升壓電路BS即對自外部供給之驅動電壓進行升壓，經由傳送閘極線TG對各傳送閘極電晶體WTGD、WTGS、及WT供給特定電壓。
傳送電晶體部WTB具備傳送閘極電晶體WTGD、傳送閘極電晶體WTGS、及字元線傳送閘極電晶體WT等。傳送電晶體部WTB係與各區塊對應設置。
傳送閘極電晶體WTGD之汲極/源極中之一者連接於選擇閘極驅動線SG2，另一者連接於選擇閘極線SGLD。傳送閘極電晶體WTGS之汲極/源極中之一者連接於選擇閘極驅動線SG1，另一者連接於選擇閘極線SGLS。又，傳送閘極電晶體WT之汲極/源極中之一者分別連接於字元線驅動信號線WDL，另一者分別連接於設置於記憶胞陣列Ar內之字元線WL。
沿X方向排列之複數個單位單元UC中，各者之選擇閘極電晶體STD之閘極電極SG係藉由選擇閘極線SGLD而電性連接。同樣地各者之選擇閘極電晶體STS之閘極電極SG係藉由選擇閘極線SGLS而電性連接。選擇閘極電晶體STS之源極共通連接於源極線SL。沿X方向排列之複數個單位單元UC之記憶胞電晶體MT中，各閘極電極MG藉由字元線WL而電性連接。
各傳送電晶體WTGD、WTGS及WT之閘極電極係藉由傳送閘極線TG而相互共通連接，並連接於升壓電路BS之升壓電壓供給端子。感測放大器SA連接於位元線BL，於讀取資料時連接暫時保存該資料之閂鎖電路。
圖2A係記憶胞區域之一部分之佈局圖案之一例。如圖2A所示，在作為半導體基板之矽基板2之記憶胞區域，溝槽內埋入絕緣膜之STI(shallow trench isolation：淺渠溝隔離)構造之元件隔離區域Sb係沿著圖2A中之Y方向延伸而形成。該元件隔離區域Sb於圖2A中之X方向上以特定間隔形成有複數個。藉此，元件區域Sa沿著圖2A中之Y方向延伸形成，於矽基板2之表層部，複數個元件區域Sa沿X方向分離而形成。
字元線WL係沿著與元件區域Sa正交而交叉之方向(圖2A中之X方向)延伸形成。字元線WL於圖2A中之Y方向上以特定間隔形成有複數條。於與字元線WL交叉之元件區域Sa上方，形成記憶胞電晶體Trm之閘極電極MG。
於Y方向上鄰接之複數個記憶胞電晶體Trm成為NAND行之一部分。選擇閘極電晶體Trs係與NAND行之兩端部記憶胞電晶體Trm之Y方向之兩外側鄰接而分別設置。選擇閘極電晶體Trs沿X方向設置有複數個，複數個選擇閘極電晶體Trs之閘極電極SG係經過選擇閘極線SGL而電性連接。再者，於與選擇閘極線SGL交叉之元件區域Sa上形成選擇閘極電晶體Trs之閘極電極SG。
圖2B表示周邊電路區域之電晶體TrP之佈局之一例。於矽基板2上，以保留矩形狀之活性區域Saa之方式形成元件分隔區域Sbb。形成於周邊電路區域之電晶體TrP被設置於該矩形狀之活性區域Saa。於活性區域Saa，以橫切該活性區域Saa之方式形成獨立之閘極電極PG，於其兩側設置將雜質擴散而形成之源極/汲極區域。又，對閘極電極PG之閘極接觸器18配置於元件隔離區域Sbb上。
圖3A、3B係分別示意性地表示記憶胞區域及周邊電路區域內之元件構成之剖面構造之一例。圖3A係沿著圖2A之3A-3A線之部分之記憶胞電晶體Trm及選擇閘極電晶體Trs之縱剖面圖。圖3B係沿著圖2B之3B-3B線之部分之周邊電路之電晶體TrP之縱剖面圖。再者，該等圖3A、3B中示出了對記憶胞電晶體Trm、選擇閘極電晶體Trs及電晶體Trp之各閘極電極實施隔離加工後之狀態。
圖3A中，於矽基板2之上表面形成氧化矽膜等閘極絕緣膜3。於閘極絕緣膜3之上表面，記憶胞電晶體Trm之閘極電極MG及選擇閘極電晶體Trs之閘極電極SG以特定間隔形成。記憶胞電晶體Trm包含閘極電極MG、及形成於其兩側之矽基板2之源極/汲極區域2a。記憶胞 電晶體Trm於Y方向(參照圖2A)上複數個鄰接而形成。
鄰接於該等記憶胞電晶體Trm之端部而形成選擇閘極電晶體Trs。於圖示之選擇閘極電晶體Trs之閘極電極SG，鄰接於記憶胞電晶體Trm之閘極電極MG之相反側之區塊之選擇閘極電晶體Trs保持特定間隔而形成。於一對選擇閘極電晶體Trs之間之成為汲極區域2b之側形成位元線接觸器。
記憶胞電晶體Trm之閘極電極MG係於閘極絕緣膜3上依序積層多晶矽膜4、電極間絕緣膜5、多晶矽膜6、7、氮化鎢(WN)膜8、鎢(W)膜9及氮化矽膜10而成者。多晶矽膜4係作為第1電極膜形成，於記憶胞電晶體Trm中發揮作為浮閘電極之功能。多晶矽膜6、7分別作為第2電極膜、第3電極膜而形成。氮化鎢膜8係作為障壁金屬膜而形成，鎢膜9係作為金屬膜而形成。多晶矽膜6、7、氮化鎢膜8及鎢膜9發揮作為控制閘極電極(字元線)之功能。電極間絕緣膜5例如使用ONO(oxide-nitride-oxide：氧化氮氧)膜或NONON(nitride-oxide-nitride-oxide-nitride：氮氧氮氧氮)膜、或具有高介電常數之絕緣膜等。
於矽基板2之表層部，於閘極電極MG-MG間、閘極電極SG-MG間設置有源極/汲極區域2a，於閘極電極SG-SG間(圖3A中為閘極電極SG之右側位置)設置汲極區域2b。
選擇閘極電晶體Trs之閘極電極SG為與記憶胞電晶體Trm之閘極電極MG大致相同之構造。閘極電極SG係於閘極絕緣膜3上依序積層多晶矽膜4、電極間絕緣膜5、多晶矽膜6、7、氮化鎢膜8、鎢膜9及氮化矽膜10而成者。於閘極電極SG中，於多晶矽膜6及電極間絕緣膜5之中央部設置寬度尺寸W之開口5a，於多晶矽膜4形成有凹部4a。
多晶矽膜7係以填埋多晶矽膜6上及開口5a及凹部4a之方式形成，成為介隔開口5a而與多晶矽膜4電性導通之狀態。多晶矽膜7之膜厚以 於多晶矽膜6上之位置成為小於電極間絕緣膜5之開口5a之寬度尺寸W之1/2之膜厚T之方式形成。再者，雖有多晶矽膜7之上表面於凹部4a之位置產生少許階差之情形，但即使於該情形時，多晶矽膜7之上表面仍形成為大致平坦之狀態。其結果，多晶矽膜7之上表面之氮化鎢膜8係以大致均勻之膜厚形成。又，氮化鎢膜8於凹部4a之上方亦形成為大致平坦之狀態。
接著，參照圖3B對周邊電路區域之電晶體TrP之構成進行說明。周邊電路區域之電晶體TrP為與上述選擇閘極電晶體Trs大致相同之構成。於該電晶體TrP中，藉由加工矽基板2而使元件形成區域Saa周圍被元件隔離區域Sbb包圍。於矽基板2之上表面形成有閘極絕緣膜3。閘極絕緣膜3之耐壓根據電晶體TrP之類型而有所不同，故若為耐壓較高者則以較厚之膜厚形成。於第1閘極絕緣膜3上形成閘極電極PG。
閘極電極PG係於閘極絕緣膜3上依序積層多晶矽膜4、電極間絕緣膜5、多晶矽膜6、7、氮化鎢(WN)膜8、鎢(W)膜9及氮化矽膜10而成者。於閘極電極PG中，於多晶矽膜6及電極間絕緣膜5之中央部設置有開口5b，於多晶矽膜4形成有凹部4b。再者，開口5b之寬度WP大於開口5a之寬度W。周邊電晶體Trp之閘極寬度多數情況下比選擇閘極電晶體Trs之閘極寬度寬。其結果，藉由根據閘極寬度之大小增大周邊電晶體Trp之開口5b之寬度，可降低多晶矽膜7與多晶矽膜4之接觸電阻。多晶矽膜7係以填埋多晶矽膜6上及開口5b及凹部4b之方式形成，成為與多晶矽膜4電性導通之狀態。多晶矽膜7於開口5b處具有與凹部4b之階差相應之階差。
此處，選擇閘極電晶體Trs之氮化鎢膜(WN)8之階差亦小於周邊電晶體Trp之氮化鎢膜(WN)8之階差。又，多晶矽膜7係以與上述相同之膜厚T形成，且以凹部4b內之開口5b之側壁部分成為較膜厚T更厚之尺寸D(>T)之方式形成，而使表面之階差成為平緩之形狀。即，於 開口5b處，多晶矽膜7之下降斜率要小於多晶矽膜6或電極間絕緣膜5之側面之斜率。又，於開口5b處，多晶矽膜7之下降斜率要小於多晶矽膜4之凹部4b之斜率。其結果，多晶矽膜7之上表面之氮化鎢膜8於開口5b之上方具有平緩之階差形狀，並以大致均勻之膜厚形成。
根據上述構成，作為記憶胞電晶體Trm之閘極電極MG，使成為控制閘極電極之多晶矽膜6、7之膜厚變薄，並且於其上表面介隔氮化鎢膜8而積層有鎢膜9，故可謀求字元線之低電阻化。又，藉由將多晶矽膜6、7形成為較薄，而降低閘極加工時之縱橫比對提高加工性做出貢獻。
接著，參照圖4至圖9，對至圖3A所示之構成之製造步驟之一例進行說明。再者，於本實施形態之說明中，雖以特徵部分為中心進行說明，但只要為一般步驟，則可於各步驟間追加其他步驟，亦可刪除步驟。又，只要各步驟具有實用性，則可適當替換。
於圖4中，使用熱氧化法等於矽基板2之上表面形成特定膜厚之氧化矽膜作為閘極絕緣膜3，進而，於閘極絕緣膜3之上表面形成多晶矽膜4。其後，雖未圖示，但於多晶矽膜之上表面形成硬掩膜用之氮化矽膜等，對多晶矽膜4、閘極絕緣膜3進行蝕刻，並且將矽基板2蝕刻至特定深度而形成元件隔離槽。於元件隔離槽內埋入元件隔離絕緣膜而形成元件隔離區域Sb，藉此，於矽基板2之表面部形成元件形成區域Sa。再者，於該步驟中，同時形成周邊電路區域之元件隔離區域Sbb，藉此於矽基板2形成元件形成區域Saa。再者，於元件隔離區域Sb之加工時圖4所示之部分之形狀並未產生變化。
接著，如圖5所示，於多晶矽膜4之上表面形成電極間絕緣膜5。作為電極間絕緣膜5，如上述般形成ONO膜或NONON膜等。接著，以覆蓋電極間絕緣膜5及元件隔離絕緣膜Sb之上表面之方式且以特定膜厚形成作為第2電極膜之多晶矽膜6。
接著，如圖6所示，利用光微影技術於與選擇閘極電晶體Trs之閘極電極SG對應之位置形成開口5a及凹部4a。具體而言，藉由RIE(reactive ionetching：反應性離子蝕刻)法蝕刻多晶矽膜6及電極間絕緣膜5而形成特定寬度尺寸W之開口5a，進而於多晶矽膜4形成特定深度尺寸H(自多晶矽膜6之表面至凹部4a底面之深度尺寸)之凹部4a。於蝕刻處理之後，藉由清洗處理使多晶矽膜6之表面、開口5a及凹部4a之表面為乾淨狀態。
接著，如圖7A所示，以填埋多晶矽膜6之上表面及凹部4a內之方式且以特定膜厚T0形成多晶矽膜7a。該情形時，多晶矽膜7a之成膜時之膜厚T0設定為大於開口5a之寬度尺寸W之1/2(T0>W/2)。例如，於開口5a之寬度尺寸W為40~50nm左右時，多晶矽膜7a之膜厚T0大於20~25nm，設定為35nm以上或充分地考慮製程性能而設定為60~70nm。雖於成膜後之多晶矽膜7a之上表面之與凹部4a對應之位置會產生少許階差，但該階差尺寸h遠小於凹部4a之深度尺寸H，例如可設為10nm以下。
另一方面，於圖7B中，以開口5b之寬度尺寸W大於多晶矽膜7a之膜厚T0之方式進行設定。其結果，會於多晶矽層7a之上部產生與凹部4b對應之凹部。又，凹部4b之端部之斜率較多晶矽膜6或電極間絕緣膜5之側面之斜率平緩。
接著，如圖8A所示，對多晶矽膜7a進行回蝕處理而除去多晶矽膜7a之上部。其結果，成為多晶矽膜7a之膜厚為膜厚T之多晶矽膜7。如上所述，多晶矽膜7之膜厚T為開口5a之寬度尺寸W之1/2以下之尺寸(T≦W/2)。於使用各向異性蝕刻進行回蝕處理之情形時，有在多晶矽膜7a之成膜時產生之少許階差於回蝕處理後仍殘留的情況。但是，回蝕後之多晶矽膜7a之階差尺寸與成膜時之階差尺寸h大致相同。藉此，多晶矽膜7形成為被埋入至開口5a及凹部4a內之狀態且上表面為 大致平坦之狀態。
另一方面，於圖8B中，於開口5b之側壁部，多晶矽膜7形成為較厚。因此，於開口5b之側面形成有尺寸D較膜厚T寬之側壁部。又，側壁部之上表面為隔板狀(由上至下平緩地變化之形狀)，側壁部之上表面之斜率較多晶矽膜6或電極間絕緣膜5之側面之斜率平緩。
接著，如圖9所示，於多晶矽膜7之上表面藉由濺鍍法依序形成氮化鎢膜8及鎢膜9。氮化鎢膜8係發揮作為障壁金屬膜之功能者。此處，因多晶矽膜7之上表面形成為大致平坦之狀態，故氮化鎢膜8不會產生斷裂而以均勻之膜厚形成。藉此，可於介隔著氮化鎢膜8之狀態下形成鎢膜9，從而可抑制因鎢膜9與多晶矽膜7直接接觸而產生反應。
接著，如圖3A所示，於鎢膜9之上表面形成氮化矽膜10後，進行閘極加工而形成閘極電極MG及SG。該閘極加工係以氮化矽膜10為硬掩膜，藉由RIE法蝕刻鎢膜9、氮化鎢8、多晶矽膜7、6、電極間絕緣膜5、及多晶矽膜4而分離形成閘極電極MG、SG。閘極加工後，藉由離子注入將雜質導入至閘極電極MG、SG間之矽基板2之表面而形成擴散區域2a、2b等。
再者，藉由亦對周邊電路之電晶體Trp實施同樣之加工步驟，而獲得圖3B所示之構成。該情形時，因形成於電極間絕緣膜5之開口5b之開口寬度較選擇閘極電晶體Trs之閘極電極SG寬，故於成膜多晶矽膜7a之時點，在中央部產生與凹部4b對應之凹部。但，可使開口5b之側壁部之上表面之斜率較多晶矽膜6或電極間絕緣膜5之側面之斜率平緩。又，於回蝕處理中，於開口5b之側壁部蝕刻量較少而呈隔板狀(由上至下平緩地變化之形狀)殘留，由此形成有尺寸D較膜厚T寬之側壁部。其後，雖未圖示，但形成層間絕緣膜並覆蓋閘極電極MG、SG之上表面，形成接觸器等而形成NAND型快閃記憶體裝置1。
根據如此之本實施形態，於多晶矽膜6之上表面成膜有膜厚大於電極間絕緣膜5之開口5a之寬度尺寸W之1/2之多晶矽膜7a，而降低於多晶矽膜7a之上表面因凹部4a而產生階差之情形。其後，藉由利用回蝕處理蝕刻多晶矽膜7a以成為開口5a之寬度尺寸W之1/2以下之特定膜厚T之方式進行加工，形成作為第3電極膜之多晶矽膜7。藉此，與將多晶矽膜7成膜為特定膜厚T時產生之階差相比，可提高平坦度。而且，於成膜形成於多晶矽膜7之上表面之作為障壁金屬膜之氮化鎢膜8時，不會產生斷裂而可成為均勻之膜厚。
其結果，即使設置膜厚相對較薄之多晶矽膜6、7作為形成於電極間絕緣膜5之上表面之控制閘極電極且設置鎢膜9作為金屬膜之情形時，亦可避免因階差引起之不良狀況。進而，藉由將多晶矽膜6、7變薄，可於使縱橫比降低之狀態下進行閘極加工，故亦可謀求製程性能之提高。
(第2實施形態)
圖10A及B至圖16係表示第2實施形態者，以下對與第1實施形態不同之部分進行說明。
於該實施形態中，如圖10A所示，於選擇閘極電晶體Trs之閘極電極SG設置有多晶矽膜11以取代多晶矽膜7。即，作為第3電極膜之多晶矽膜11並非殘留於作為第2電極膜之多晶矽膜6上，而作為埋入形成有開口5a及凹部4a之部分者形成。形成於開口5a及凹部4a內之多晶矽膜11成為僅於位於開口5a之中央部之上表面殘留少許階差之狀態，但該階差為與第1實施形態中說明之階差尺寸h相同程度者，不會對形成於上表面之氮化鎢膜8之形成造成影響。
再者，如圖10B所示，於該實施形態中，作為周邊電路部之電晶體Trp之閘極電極PG之構成，設為多晶矽膜11a殘留於開口5b及凹部4b之一部分之狀態。多晶矽膜11a形成為加工時殘留於開口5b之側壁部 之隔板狀。又，因如此般使多晶矽膜11a形成為隔板狀，故成為較開口5b之側壁部之斜率，即多晶矽膜6或電極間絕緣膜5之側面之斜率平緩之形狀。其結果，形成於該上表面之氮化鎢膜8不會產生斷裂而以均勻之膜厚形成。又，氮化鎢膜8係與多晶矽膜4直接接觸。
接著，對上述構成之製造步驟與第1實施形態不同之部分進行說明。
圖5所示之狀態之前係與第1實施形態同樣地形成。即，成為於矽基板2上依序形成有閘極絕緣膜3、作為第1電極膜之多晶矽膜4、電極間絕緣膜5、及作為第2電極膜之多晶矽膜5之狀態。
如圖11所示，於多晶矽膜5之上表面以特定膜厚形成氧化矽膜12。該情形時，氧化矽膜12可藉由將多晶矽膜5熱氧化而形成，亦可藉由CVD法等於多晶矽膜5上成膜。再者，氧化矽膜12係用於加工步驟中。
接著，如圖12所示，利用光微影技術於與閘極電極SG對應之位置形成開口5a及凹部4a(距離上表面之深度尺寸H)。此處，與上述同樣地，藉由RIE法蝕刻多晶矽膜6及電極間絕緣膜5而於特定寬度尺寸W之開口5a及多晶矽膜4形成凹部4a。於蝕刻處理後，藉由清洗處理使氧化矽膜12之表面、開口5a及凹部4a之表面為乾淨狀態。
接著，如圖13所示，以填埋多晶矽膜6之上表面及凹部4a內之方式且以特定膜厚T0形成多晶矽膜11a。多晶矽膜11a之成膜時之膜厚T0設定為大於開口5a之寬度尺寸W之1/2(T0>W/2)。多晶矽膜11a之膜厚係以與第1實施形態相同之條件形成。雖成膜後於多晶矽膜11a之上表面中與凹部4a對應之位置會產生少許階差，但該階差尺寸h遠小於凹部4a之深度尺寸H，例如為10nm以下。
接著，如圖14A所示，對多晶矽膜11a進行回蝕處理而除去氧化矽膜12上之部分，進而對殘留於開口5a及凹部4a之多晶矽膜11之上表 面進行蝕刻直至其略低於多晶矽膜6之上表面高度之程度為止。此處，於回蝕處理時，因在選擇蝕刻多晶矽膜之條件下進行蝕刻，故氧化矽膜12成為蝕刻阻止層，由此可確實地進行蝕刻以使其不產生殘留於氧化矽膜12上之氧化矽膜11a。又，藉此，多晶矽膜11形成為被埋入至開口5a及凹部4a內之狀態且上表面為大致平坦之狀態。
另一方面，圖14B中，於開口5b之側壁部，多晶矽膜7形成為較厚。因此，於開口5b之側面殘留有多晶矽膜11a作為側壁部。又，側壁部之上表面為隔板狀(由上至下平緩地變化之形狀)，側壁部之上表面之斜率較多晶矽膜6或電極間絕緣膜5之側面之斜率平緩。
接著，如圖15所示，進行用於使回蝕處理後之表面乾淨之後續處理，並且利用稀氫氟酸液等除去氧化矽膜12。
接著，如圖16所示，於多晶矽膜6及7之上表面藉由濺鍍法連續地形成氮化鎢膜8及鎢膜9。因多晶矽膜11之上表面形成為大致平坦之狀態，故作為障壁金屬膜之氮化鎢膜8不會產生斷裂而以均勻之膜厚形成。藉此，可於介隔著氮化鎢膜8之狀態下形成鎢膜9，從而可抑制因鎢膜9與多晶矽膜6及7直接接觸而產生反應。
此後，如圖10A所示，與第1實施形態同樣地，於鎢膜9之上表面形成氮化矽膜10後進行閘極加工而形成閘極電極MG及SG。進而，於閘極加工後，藉由離子注入將雜質導入至閘極電極MG、SG間之矽基板2之表面而形成擴散區域2a、2b等。
再者，藉由亦對周邊電路之電晶體TrP實施同樣之加工步驟，而獲得圖10B所示之構成。該情形時，於多晶矽膜11a之回蝕處理中，進行蝕刻直至露出氧化矽膜12，故於開口5b及凹部4b之部分，除呈隔板狀殘留於側壁部分之部分以外，除去凹部4b內之多晶矽膜11a以露出多晶矽膜4之上表面。進而，其後，雖未圖示，但形成層間絕緣膜並覆蓋閘極電極MG、SG之上表面，形成接觸器等而形成NAND型快閃 記憶體裝置1。
根據如此之第2實施形態，可獲得與第1實施形態同樣之效果，並且因未在多晶矽膜6上形成多晶矽膜11，故可降低閘極電極加工時之整體高度。藉此，可降閘極加工時之縱橫比而使製程性能提高。
又，因將氧化矽膜12作為阻止膜而藉由回蝕處理除去多晶矽膜11a，故可確實地除去氧化矽膜12上之多晶矽膜。又，可維持將作為第2電極膜之多晶矽膜6形成為特定膜厚的情況。即，不依存於選擇閘極電晶體Trs或周邊電路電晶體Tsp之多晶矽膜6之膜厚，可將多晶矽膜6之膜厚設定為記憶胞電晶體Trm之特性達到最佳之厚度。藉此，藉由控制構成記憶胞電晶體Trm之控制閘極電極之作為第2電極膜之多晶矽膜6之膜厚，可對謀求電氣特性之穩定性做出貢獻。
再者，亦可採用未設置氧化矽膜12之步驟以取代上述製造步驟。該情形時，自第1實施形態之圖7所示之狀態進行回蝕處理時，雖不存在成為阻止膜之氧化矽膜12，但藉由在時間管理等蝕刻條件下對多晶矽膜6上之多晶矽膜11b進行加工，仍可獲得圖10A之構成。
又，於該情形時，預先將作為第2電極膜之多晶矽膜6形成為特定膜厚以上，藉由回蝕處理除去多晶矽膜6上之多晶矽膜11b，進而藉由回蝕處理除去多晶矽膜6，使多晶矽膜6成為特定膜厚，由此亦可獲得圖10A所示之構成。
(第3實施形態)
圖17A及B至圖19係表示第3實施形態者，對與第1實施形態不同之部分進行說明。
於本實施形態中，如圖17A所示，於選擇閘極電晶體Trs之閘極電極SG設置多晶矽膜7c以取代多晶矽膜7。第1實施形態之多晶矽膜7係於位於凹部4a之上部之部分產生少許階差，與此相對，本實施形態之多晶矽膜7c形成為未產生階差之平坦之狀態。又，如圖17B所示， 於本實施形態中，作為周邊電路部之電晶體Trp之閘極電極PG之構成，多晶矽膜7c亦同樣地形成為平坦之狀態。
因此，於選擇閘極電晶體Trs之閘極電極SG及周邊電路部之電晶體Trp之閘極電極GP之任一者中，形成於多晶矽膜7c之上表面之氮化鎢膜8均不會產生斷裂而以均勻之膜厚形成。
接著，關於上述構成之製造步驟，說明與第1實施形態不同之部分。
圖7A及B所示之狀態之前係與第1實施形態同樣地形成。即，多晶矽膜7a係以填埋多晶矽膜6之上表面及凹部4a內之方式且以特定膜厚T0形成。多晶矽膜7a之成膜時之膜厚T0係與第1實施形態同樣地設定為大於開口5a之寬度尺寸W之1/2(T0>W/2)。於成膜後之多晶矽膜7a之上表面之與凹部4a對應之位置產生階差尺寸h之少許階差7b。
接著，如圖18A所示，作為對多晶矽膜7a進行回蝕處理之一態樣，藉由利用CMP(chemical mechanical polishing：化學機械研磨)法對表面進行研磨，而進行回蝕使上部平坦化。藉此，僅以特定量研磨(回蝕處理)多晶矽膜7a而製成膜厚T之多晶矽膜7c。該情形時，多晶矽膜7之膜厚T為開口5a之寬度尺寸W之1/2以下之尺寸(T≦W/2)。利用CMP法進行之回蝕處理(平坦化處理)中，因多晶矽膜7c之上表面整面被最後加工為大致平坦，故不會產生階差。於利用CMP法進行回蝕處理後，進行用於清理處理表面之後續處理。
另一方面，圖18B中亦同樣地，多晶矽膜7c之上表面整面被最後加工為大致平坦。
再者，如圖示般，可設為將多晶矽膜7c殘留於多晶矽膜6上之狀態，亦可與第2實施形態同樣地設為不殘留多晶矽膜6上之多晶矽膜7c之狀態。進而，亦可以研磨至多晶矽膜6而成為特定膜厚之方式進行處理。
接著，如圖19所示，於多晶矽膜7c之上表面藉由濺鍍法依序形成氮化鎢膜8及鎢膜9。因多晶矽膜7c之上表面形成為平坦之狀態，故作為障壁金屬膜之氮化鎢膜8不會產生斷裂而以均勻之膜厚形成。藉此，可於介隔著均勻膜厚之氮化鎢膜8之狀態下形成鎢膜9，從而可抑制因鎢膜9與多晶矽膜6及7直接接觸而產生反應。
其後，如圖17A及B所示，與第1實施形態同樣地，於在鎢膜9之上表面形成氮化矽膜10後進行閘極加工而形成閘極電極MG及SG。進而，於閘極加工後，藉由離子注入將雜質導入至閘極電極MG、SG間之矽基板2之表面而形成擴散區域2a、2b等。再者，藉由亦對周邊電路之電晶體Trp實施同樣之加工步驟，而獲得圖10B所示之構成。
根據如此之第3實施形態，可獲得與第1實施形態同樣之效果，並且以藉由CMP法將多晶矽膜7a平坦化(回蝕處理)而成為特定膜厚T之方式進行加工，故可將加工後之多晶矽膜7c之上表面形成為更平坦之狀態。
(第4實施形態)
圖20至圖22係表示第4實施形態者，以下對與第1實施形態之不同點進行說明。於第1實施形態中係將周邊電路電晶體Trp對閘極電極PG之閘極接觸器18配置於元件隔離膜上。與此相對，於本實施形態中，係於開口5b之正上方配置有閘極接觸器18。
圖20係表示配置有兩個周邊電路部之電晶體Trp之狀態之佈局之一例。於該構成中，於由元件隔離絕緣膜Sbb所包圍之矩形狀之元件形成區域Saa之中央上部以橫切其之方式形成有閘極電極PG。閘極電極PG之兩側之元件形成區域Saa形成導入有特定濃度之雜質之源極/汲極區域。閘極電極PG係於與元件形成區域Saa對應之部分形成有電極間絕緣膜5之開口5b。於源極/汲極區域各者中形成有接觸器17，於閘極電極PG之開口5b之中央上部形成有閘極接觸器18。
圖21表示圖20中之21-21線所示之部分之剖面之一例，圖22表示圖20中之22-22線所示之部分之剖面之一例。於該等圖21、圖22中，作為周邊電路部之閘極電極PG，於矽基板2上依序積層有閘極絕緣膜3、多晶矽膜4、電極間絕緣膜5、多晶矽膜6、7、氮化鎢膜8、鎢膜9、氮化矽膜10及氧化矽膜13。
電極間絕緣膜5及多晶矽膜6除兩側之特定範圍外形成有開口5b，多晶矽膜4中形成有與開口5b對應之凹部4b。多晶矽膜7以埋入開口5b及凹部4b之方式形成，於開口5b之內側之區域形成有凹部。又，凹部4b之中央部成為大致平坦。又，多晶矽膜7係於開口5b之側壁部分形成為由上而下逐漸變厚之隔板狀。其原因在於，如第1實施形態所述般，藉由以較厚之膜形成多晶矽膜7a，利用回蝕處理使其變薄而形成多晶矽膜7。其結果，氮化鎢膜8及鎢膜9不會產生斷裂等而以大致固定之膜厚形成。
於閘極電極PG之側壁形成有氧化矽膜14。以覆蓋閘極電極PG、氧化矽膜14、矽基板2之源極/汲極區域、及元件隔離絕緣膜Sbb之上表面之方式形成有氧化矽膜15。氧化矽膜等層間絕緣膜16係以埋入閘極電極PG之方式且以特定膜厚形成。於矽基板2上，於與源極/汲極區域對應之位置形成有雜質擴散區域2c，進而除源極/汲極區域之被氧化矽膜14遮掩之部分以外形成高濃度之雜質擴散區域2d而形成LDD(lightly doped drain：輕微摻雜的汲極)構造。於源極/汲極區域之各者之矽基板2之表面貫通層間絕緣膜16及氧化矽膜15而形成有接觸器17。於閘極電極PG之中央部形成有閘極接觸器18。閘極接觸器18係以貫通層間絕緣膜16、氧化矽膜17、13、及氮化矽膜10而到達至鎢膜9之方式形成。即，閘極接觸器18之底部係位於鎢膜9中。
說明上述構成之閘極電極PG之製造步驟之一例。於形成第1實施形態之圖3A及B之構成之氮化矽膜10後，形成氣隙形成用之氧化矽膜 14且於閘極電極MG間形成氣隙。此後，例如，藉由各向異性蝕刻，以僅殘留於選擇閘極電晶體Trs之閘極電極SG及周邊電路電晶體Trp之閘極電極PG之側面之方式對氧化矽膜14進行間隔加工。
接著，以覆蓋整體之方式形成氧化矽膜15，進而形成層間絕緣膜16而使整體平坦化。其後，於層間絕緣膜16形成接觸孔。此處，藉由RIE法同時形成接觸器17及閘極接觸器18之接觸孔。
此時，雖閘極接觸器18之接觸孔首先到達鎢膜9之表面，但因在氧化矽膜之蝕刻速率較高之蝕刻條件，進而在用於確實地形成接觸孔之矽之蝕刻速率較大之蝕刻條件下進行RIE處理，故鎢膜9成為阻止層，可同時形成閘極接觸器18與接觸器17之接觸孔。再者，亦可於接觸器17之形成區域配置蝕刻阻止用之氮化矽膜。其結果，可將該氮化矽膜與氮化矽膜10用作第1蝕刻阻止層，從而可提高對接觸孔之底部位置之控制性。其後，將金屬膜埋入接觸孔內而形成接觸器17及閘極接觸器18。
再者，於本實施形態中，如第1至第3實施形態中所敍述般，即使於將作為控制閘極電極之多晶矽膜7之膜厚變薄之情形時，亦可獲得消除了周邊部之急遽之階差之構成。該情形時，無論是增大還是縮小電極間絕緣膜5之開口5b之寬度尺寸之情形時，均如第1至第3實施形態中所說明般，可抑制在形成氮化鎢膜8及鎢膜9時產生斷裂等不良狀況。例如，若於開口5b處氮化鎢膜8產生斷裂，則鎢膜9與多晶矽膜7直接接觸。如此，多晶矽膜7會與鎢膜9產生矽化物反應，而有可能在開口5b處產生孔隙。若於存在該孔隙之狀態下，於電極間絕緣膜5之開口5b之正上部形成接觸孔，則有接觸孔之底部穿透閘極絕緣膜3而到達至矽基板2之情形。其原因係同時形成接觸器17及閘極接觸器18。
與此相對，於本實施形態中，因於電極間絕緣膜5之開口5b之正 上部並未產生氮化鎢膜8之斷裂，故可於開口5b之正上部配置接觸器。藉此，無需另行設置用於配置閘極接觸器18之空間，而可謀求省空間化。
又，開口5b之中央部成為大致平坦。因此，可防止殘留於階差部分之氮化矽膜10造成之接觸孔之未開口。
(第4實施形態之變化例)
第4實施形態係如圖23及24所示般，可與第2實施形態進行組合。
(其他實施形態)
除上述實施形態中已說明者以外，亦可實施如下變形。
於第1實施形態中，雖已對將電極間絕緣膜5之開口5a之寬度尺寸W設為40~50nm，將成膜之多晶矽膜7a之膜厚T0設為50~60nm之情形予以說明，但該等尺寸可設定為適當之值。以相對於開口5a之開口寬度尺寸W成為T0>W/2之方式形成多晶矽膜7a之膜厚T，使回蝕後之多晶矽7之膜厚T成為T≦W/2即可。
雖未示出多晶矽膜7a之膜厚T0之上限，但只要實質上可確保表面產生之階差於回蝕後不會造成影響之膜厚即可。進而，亦可考慮製程性能而設定其以上之特定膜厚。
回蝕處理後所殘留之多晶矽膜7若為滿足上述條件者，則可與第2實施形態同樣地以多晶矽膜6上之膜厚成為零之方式進行加工。又，亦可於多晶矽膜7之膜厚成為零後，進而繼續進行回蝕處理，進行加工直至多晶矽膜6成為特定膜厚為止。
障壁金屬膜若為抑制金屬膜與多晶矽膜產生反應之材料，則除氮化鎢(WN)之外，亦可使用氮化鎢矽(WSiN)、氮化鈦(TiN)、釕(Ru)、氧化釕(RuO)、鉭(Ta)、氮化鉭(TaN)、氮化鉭矽(TaSiN)、錳(Mn)、氧化錳(MnO)、鈮(Nb)、氮化鈮(NbN)、氮化鉬(MoN)、及釩 (Vn)等各種材料。
金屬膜除鎢(W)之外，亦可使用矽化鎢(Wsi)、鉬(Mo)、及鉭(Ta)等材料，或以該等材料為主要成分之材料。
又，障壁金屬膜及金屬膜之組合除氮化鎢膜及鎢膜之組合外，亦可使用上述各種材料而實施多種組合。
第4實施形態除第1實施形態外，亦可適用於第2實施形態或第3實施形態之任一者之構成。
本發明適用於NAND型快閃記憶體裝置1，但亦可適用於NOR(Not OR，反或)型快閃記憶體裝置、EEPROM(Electrically-Erasable Programmable Read-Only Memory，電子可擦可程式化唯讀記憶體)等非揮發性半導體記憶裝置。又，將記憶胞作為一個位元構成者或作為複數個位元構成者均可適用。
雖已說明本發明之若干實施形態，但該等實施形態係作為示例而提出者，並非意欲限制本發明之範圍。該等新穎之實施形態可以其他多種形態實施，可於不脫離本發明之主旨之範圍內進行各種省略、置換及變更。該等實施形態及其變形包含於發明之範圍或主旨內，並且包含於專利申請範圍所記載之發明及其均等之範圍內。
2‧‧‧矽基板
2a‧‧‧源極/汲極區域
2b‧‧‧汲極區域
3‧‧‧閘極絕緣膜
4‧‧‧多晶矽膜
4a‧‧‧凹部
5‧‧‧電極間絕緣膜
5a‧‧‧開口
6‧‧‧多晶矽膜
7‧‧‧多晶矽膜
8‧‧‧氮化鎢膜
9‧‧‧鎢膜
10‧‧‧氮化矽膜
MG‧‧‧閘極電極
H‧‧‧深度尺寸
SG‧‧‧閘極電極
T‧‧‧膜厚
W‧‧‧寬度尺寸

Claims (20)

  1. 一種非揮發性半導體記憶裝置，其特徵在於包含：半導體基板；第1絕緣膜，其形成於上述半導體基板上；第1電極膜，其形成於上述第1絕緣膜上；第2絕緣膜，其形成於上述第1電極膜上；第2電極膜，其形成於上述第2絕緣膜上；第3電極膜，其填埋第1寬度尺寸及第1深度尺寸之第1凹部之內部，並且形成於上述第2電極膜上，該第1凹部係以貫通上述第2電極膜及上述第2絕緣膜而到達至上述第1電極膜內之方式形成；及第1障壁金屬膜及第1金屬膜，其等形成於上述第3電極膜上；且上述第3電極膜係以上述第2電極膜上之部分之膜厚成為上述第1凹部之第1寬度尺寸之1/2以下之第1膜厚而形成。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述第3電極膜於位於上述第1凹部之上部之表面具有階差。
  3. 如請求項1之非揮發性半導體記憶裝置，其中上述第3電極膜之位於上述第1凹部之上部之表面形成為平坦。
  4. 如請求項1之非揮發性半導體記憶裝置，其包含：第3絕緣膜，其形成於上述半導體基板上；第4電極膜，其形成於上述第3絕緣膜上；第4絕緣膜，其形成於上述第4電極膜上；第5電極膜，其形成於上述第4絕緣膜上； 第6電極膜，其沿著上述第2凹部之形狀填埋較上述第1寬度尺寸寬之第2寬度尺寸及第1深度尺寸之第2凹部之內部，並且形成於上述第5電極膜上，該第2凹部係以貫通上述第5電極膜及上述第4絕緣膜而到達至上述第4電極膜內之方式形成；及第2障壁金屬膜及第2金屬膜，其等形成於上述第6電極膜上；且上述第6電極膜係以上述第1膜厚形成上述第5電極膜上之部分及上述第2凹部之底面部分之膜厚，且於上述第2凹部之側壁面部分，在上述第3絕緣膜與上述第4絕緣膜之積層方向上，膜厚由上部隨著往下部而逐漸變厚之方式形成。
  5. 如請求項4之非揮發性半導體記憶裝置，其包含：層間絕緣膜，其以覆蓋上述第2金屬膜之上表面之方式形成；及接觸器，其配置於上述第2凹部之正上部，且貫通上述層間絕緣膜而到達至上述金屬膜。
  6. 如請求項5之非揮發性半導體記憶裝置，其中上述第2凹部之中央為平坦。
  7. 一種非揮發性半導體記憶裝置，其特徵在於包含：半導體基板；第1絕緣膜，其形成於上述半導體基板上；第1電極膜，其形成於上述第1絕緣膜上；第2絕緣膜，其形成於上述第1電極膜上；第2電極膜，其形成於上述第2絕緣膜上；第3電極膜，其以填埋特定之寬度尺寸且特定之深度尺寸之凹部之內部之方式形成，該凹部係以貫通上述第2電極膜及上述第 2絕緣膜而到達至上述第1電極膜內之方式形成；及第1障壁金屬膜及第1金屬膜，其等形成於上述第2電極膜及上述第3電極膜上。
  8. 如請求項7之非揮發性半導體記憶裝置，其中上述第3電極膜係於位於上述凹部之上部之表面具有階差。
  9. 如請求項7之非揮發性半導體記憶裝置，其包含：層間絕緣膜，其以覆蓋上述金屬膜之上表面之方式形成；及接觸器，其配置於上述凹部之正上部且貫通上述層間絕緣膜而到達至上述金屬膜。
  10. 如請求項7之非揮發性半導體記憶裝置，其包含：第3絕緣膜，其形成於上述半導體基板上；第4電極膜，其形成於上述第3絕緣膜上；第4絕緣膜，其形成於上述第4電極膜上；第5電極膜，其形成於上述第4絕緣膜上；第6電極膜，其以於較上述第1寬度尺寸寬之第2寬度尺寸及第1深度尺寸之第2凹部之內部之側壁面部分，在上述第3絕緣膜與上述第4絕緣膜之積層方向上膜厚由上部隨著往下部而逐漸變厚之方式形成，該第2凹部以貫通上述第5電極膜及上述第4絕緣膜而到達至上述第4電極膜內之方式形成；及第2障壁金屬膜及第2金屬膜，其等形成於上述第6電極膜上。
  11. 如請求項10之非揮發性半導體記憶裝置，其中上述第2障壁金屬膜與上述第4電極膜接觸。
  12. 如請求項10之非揮發性半導體記憶裝置，其中使第6電極膜之側壁部之上表面之斜率較上述第3絕緣膜或上 述第4電極膜之側面之斜率平緩。
  13. 一種非揮發性半導體記憶裝置之製造方法，其特徵在於包含以下步驟：於半導體基板之上表面形成第1絕緣膜及第1電極膜；於上述第1電極膜上形成第2絕緣膜；於上述第2絕緣膜上形成第2電極膜；以貫通上述第2電極膜及上述第2絕緣膜而到達至上述第1電極膜內部之方式形成特定寬度尺寸且特定深度尺寸之凹部；形成填埋上述凹部內且於上述第2電極膜上膜厚大於上述凹部之寬度尺寸之1/2之第3電極膜；以上述第2電極膜上之膜厚成為上述凹部之寬度尺寸之1/2以下之第1膜厚之方式對上述第3電極膜進行回蝕處理；及於經上述回蝕處理之上述第3電極膜上形成障壁金屬膜及金屬膜。
  14. 如請求項13之非揮發性半導體記憶裝置之製造方法，其中於以上述第2電極膜上之膜厚成為上述第1膜厚之方式對上述第3電極膜進行回蝕處理之步驟中，係藉由各向異性蝕刻處理進行上述回蝕處理。
  15. 如請求項13之非揮發性半導體記憶裝置之製造方法，其中於以上述第2電極膜上之膜厚成為上述第1膜厚之方式對上述第3電極膜進行回蝕處理之步驟中，係藉由化學機械研磨法進行上述回蝕處理。
  16. 如請求項13之非揮發性半導體記憶裝置之製造方法，其中形成第3絕緣膜、第4電極膜、第4絕緣膜及第5電極膜，於形成上述第1凹部之步驟中，以貫通上述第5電極膜及上述第4絕緣膜而到達至上述第4電極 膜內之方式形成較上述第1寬度尺寸寬之第2寬度尺寸且第1深度尺寸之第2凹部；於形成上述第3電極膜之步驟中，形成填埋上述第2凹部內且於上述第5電極膜上膜厚與上述第3電極膜相同之第6電極膜；於對上述第3電極膜進行回蝕之步驟中，藉由回蝕除去上述第5電極膜上及上述第2凹部底面部之上述第6電極膜，而於上述第2凹部之側壁部殘留上述第6電極膜；於形成上述障壁金屬膜及金屬膜之步驟中，亦於上述第5電極膜上及上述第2凹部內同時形成上述障壁金屬膜及金屬膜。
  17. 如請求項16之非揮發性半導體記憶裝置之製造方法，其中於以上述第2電極膜上之膜厚成為上述第1膜厚之方式對上述第3電極膜進行回蝕處理之步驟中，係藉由各向異性蝕刻處理進行上述回蝕處理。
  18. 一種非揮發性半導體記憶裝置之製造方法，其特徵在於包含以下步驟：於半導體基板之上表面形成第1絕緣膜及第1電極膜；於上述第1電極膜上形成第2絕緣膜；於上述第2絕緣膜上形成第2電極膜；以貫通上述第2電極膜及上述第2絕緣膜而到達至上述第1電極膜內部之方式形成第1寬度尺寸且第1深度尺寸之第1凹部；形成填埋上述第1凹部內且於上述第2電極膜上膜厚大於上述第1凹部之第1寬度尺寸之1/2之第3電極膜；藉由回蝕處理除去上述第2電極膜上之上述第3電極膜；及於殘留於上述第2電極膜上及上述第1凹部之上述第3電極膜上形成障壁金屬膜及金屬膜。
  19. 如請求項18之非揮發性半導體記憶裝置之製造方法，其中 於藉由回蝕處理除去上述第3電極膜之步驟中，係藉由各向異性蝕刻處理進行上述回蝕處理。
  20. 如請求項18之非揮發性半導體記憶裝置之製造方法，其包含以下步驟：以覆蓋上述金屬膜之上表面之方式形成層間絕緣膜；及於上述第1凹部之正上部形成貫通上述層間絕緣膜而到達至上述金屬膜之接觸器。
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