TWI508456B - 工作週期調整電路及其方法 - Google Patents

Description

工作週期調整電路及其方法

本發明是關於50%工作週期(duty cycle)的時脈信號的產生技術，特別是關於工作週期調整電路及其方法。

在很多高速高性能的應用中，都會需要提供50%工作週期(duty cycle)的時脈信號供系統使用。舉例來說，在雙存取同步動態隨機存取記憶體(double data rate synchronous dynamic random-access memory；DDR SDRAM)系統中，會同時使用時脈信號的上升緣和下降緣進行資料處理，以達到在同等時脈頻率下，資料傳輸率增加一倍的目的。在這種應用下，必須要求時脈信號具有準確的50%工作週期，否則就會減小資料處理時的時序空餘(timing margin)，進而降低資料傳輸率。

一般的調整電路是使用二延遲鏈(delay chain)來分別調整時脈信號的上升緣和下降緣的延遲，以使其具有50%工作週期。但這種調整方式難以提供較大的調節範圍(例如：時脈信號的時脈週期的10%以上)。雖然此種調整方式可具有較高的調整精度(例如：1ps/step)，但也因而限制調整電路的使用範圍和輸出精度。

也就是說，在此種調整方法中，完全是使用延遲鏈來進行延時(delay)調整，因此調整電路需要有大於正/負10%之時脈週期的調整能力，也就是說，延遲鏈的延時調整範圍需要大於時脈週期的20%。以DDR SDRAM系統為例，為滿足需求，延遲鏈的延時調整範圍大約在數百ps(picosecond；皮秒)左右。由於延遲鏈 本身具有一定比例的固定延時，因此在滿足調整範圍要求的同時，還會額外加入一部分的固定延時。舉例而言，假設延遲鏈的調整範圍是600ps到1ns(nanosecond；奈秒)，在延遲鏈進行400ps可變延時的同時，延遲鏈本身還加入了600ps的固定延時。然而，在很多應用中通常不希望有過大的額外延時產生。另外，由於延遲鏈本身受外界因素(例如：溫度、電壓、工藝漂移等)的影響很大，延時變化可能會有2到3倍以上，因此為了在所有情況下都滿足調整範圍的要求，延遲鏈的最大延時通常會需要過度設計(over-design)到要求調整範圍的2倍以上。如此一來，更使得調整電路的額外延時的問題更加嚴重，並且也增加調整電路的面積和功耗。另一方面，為了有更高的調整精度，延遲鏈的調整解析度(tuning resolution)需要設到很小，例如：1ps/step(每步延遲1皮秒)。在這種大調整範圍和高調整精度的情況下，延遲鏈中會需要大量的單位延遲單元(delay cell)，使得調整電路的複雜度大為增加，並且寄生效應的影響也更難控制，進而增加調整電路的面積和功耗。

在一些實施例中，一種工作週期調整電路包括多個內插電路、一邊緣偵測電路及一延遲鏈。

各個內插電路接收多個相位時脈，並且以此些相位時脈中之二內插出一內插時脈。其中，此些相位時脈具有相同頻率但不同相位。邊緣偵測電路電性連接延遲鏈，並且根據各個內插時脈的邊緣產生輸出時脈。

在一些實施例中，一種工作週期調整方法包括利用相位內插法基於多相位之時脈信號提供二內插時脈、以此二內插時脈分別控制輸出時脈的上升緣及下降緣以及輸出控制後之輸出時脈。

綜上所述，根據本發明之工作週期調整電路及其方法，是利用相位內插法進行工作週期的粗調並利用延遲鏈進行工作週期的微調，藉以得到50%工作週期的輸出時脈。在一些實施例中，藉由相位內插法的粗調可降低微調的調整範圍，因而相對降低延遲鏈所需的單位。在一些實施例中，由於使用穩定性較高之內插電路來降低延遲鏈的規模，因而可相對降低調整電路的複雜度、面積和功耗。

以下述及之術語「第一」及「第二」，其係用以區別所指之元件，而非用以排序或限定所指元件之差異性，且亦非用以限制本發明之範圍。

本發明提出之工作週期調整電路可包括：多個內插電路、邊緣偵測電路和延遲鏈。為方便描述，參照第1圖，以具有二個內插電路(分別稱為第一內插電路110和第二內插電路130)的實施例進行說明。

第一內插電路110耦接至邊緣偵測電路150的一輸入端，而第二內插電路130耦接至邊緣偵測電路150的另一輸入端。延遲鏈170電性連接至邊緣偵測電路150。在此實施例中，延遲鏈170耦接至邊緣偵測電路150的輸出端。

具有多相位之時脈信號CK[n：0]輸入至第一內插電路110和第 二內插電路130。於此，時脈信號CK[n：0]為具有相同頻率但不同相位之n個相位時脈。其中，n為大於1之整數。

第一內插電路110以時脈信號CK[n：0](即，n個相位時脈)中之相位時脈CK[i]以及CK[i+1]內插出一內插時脈CK1。其中，i為0到n之間的任一整數，且相位時脈CK[i]、CK[i+1]為n個相位時脈中相位相鄰之任二者。

第二內插電路130亦會以時脈信號CK[n：0]中之二相位時脈CK[j]、CK[j+1]內插出一內插時脈CK2。其中，j為0到n之間的任一整數。在一些實施例中，二相位時脈CK[j]、CK[j+1]為n個相位時脈中相位相鄰之任二者。

邊緣偵測電路150接收內插時脈CK1、CK2，並且偵測內插時脈CK1、CK2的邊緣，以根據內插時脈CK1、CK2的邊緣觸發產生一輸出時脈CKout。在一些實施例中，邊緣偵測電路150偵測內插時脈CK1的上升緣觸發以及內插時脈CK2的下降緣觸發，以得到輸出時脈CKout。換言之，輸出時脈CKout的上升緣是對應於內插時脈CK1的上升緣，而輸出時脈CKout的下降緣則是對應於內插時脈CK1的下降緣。

於此，利用延遲鏈170對輸出時脈CKout的工作週期進行微調。延遲鏈170接收並延遲輸出時脈CKout，以輸出延遲後的輸出時脈CKout’。於此，此延遲後的輸出時脈CKout’即具有50%工作週期。

在一些實施例中，參照第1及2圖，邊緣偵測電路150可具有多個邏輯電路和一閂鎖器156。此些邏輯電路分別對應內插電 路。於此，各邏輯電路主要是由邏輯元件構成。為方便描述，以下以二邏輯電路(分別稱為第一邏輯電路152和第二邏輯電路154)進行說明。

第一邏輯電路152對應於第一內插電路110，而第二邏輯電路154對應於第二內插電路130。於此，第一邏輯電路152耦接在第一內插電路110和閂鎖器156之間，並且第二邏輯電路154耦接在第二內插電路130和閂鎖器156之間。

第一邏輯電路152接收內插時脈CK1，並且偵測內插時脈CK1的上升緣。第二邏輯電路154接收內插時脈CK2，並且偵測內插時脈CK2的下降緣。

閂鎖器156的二輸入端分別接收第一邏輯電路152的輸出(以下稱為第一邏輯訊號Ds)和第二邏輯電路154的輸出(以下稱為第二邏輯訊號Dr)，並且響應第一邏輯訊號Ds出和第二邏輯訊號Dr而產生輸出時脈CKout。

在一些實施例中，第一邏輯電路152可包括一及閘(AND gate)1521。及閘1521的二輸入端分別接收內插時脈CK1及反相之內插時脈CK1。並且，及閘1521會對內插時脈CK1及反相之內插時脈CK1進行邏輯運算，因而產生第一邏輯訊號Ds。其中，可利用反相器1523對內插時脈CK1作補數運算來產生反相之內插時脈CK1。

第二邏輯電路154可包括一反或閘(NOR gate)1541。反或閘1541的二輸入端分別接收內插時脈CK2及反相之內插時脈CK2。並且，反或閘1541會對內插時脈CK2及反相之內插時脈 CK2進行邏輯運算，因而產生第二邏輯訊號Dr。其中，可利用反相器1543對內插時脈CK2作補數運算來產生反相之內插時脈CK2。

於此，閂鎖器156可為一RS閂鎖器。RS閂鎖器的設置端(set input)S接收及閘1521的輸出Ds，且RS閂鎖器的重置端(reset input)R接收反或閘1541的輸出Dr。

在一些實施例中，參照第1圖，各個內插電路的電路組件大致上相同。於此，此些內插電路是利用相位內插法來進行時脈信號CK[n：0]的工作週期的粗調，以產生用以控制輸出時脈CKout的上升緣之內插時脈CK1和用以控制輸出時脈CKout的下降緣之內插時脈CK2。在一些實施例中，各個內插電路的調整解析度(tuning resolution)為1/256=0.5%之時脈信號CK[n：0]的時脈週期。舉例來說，假設時脈信號CK[n：0]的頻率為800MHz，粗調的調整解析度則為4.9ps。

其中，各個內插電路可包括選擇單元和相位內插器。換言之，第一內插電路110包括第一選擇單元112和第一相位內插器114。第二內插電路130包括第二選擇單元132和第二相位內插器134。

第一相位內插器114耦接在第一選擇單元112和邊緣偵測電路150之間。第一選擇單元112接收n個相位時脈(即，時脈信號CK[n：0])及控制信號Sr，並且根據第一控制信號Sr從n個相位時脈中選擇二個相位時脈CK[i]、CK[i+1]。第一相位內插器114接收第一選擇單元112選擇之二個相位時脈CK[i]、CK[i+1]，並且利用此二相位時脈CK[i]、CK[i+1]內插出內插時脈CK1。

第二相位內插器134耦接在第二選擇單元132和邊緣偵測電路150之間。第二選擇單元132接收n個相位時脈(即，時脈信號CK[n：0])及控制信號Sf，並且根據控制信號Sf從n個相位時脈中選擇二個相位時脈CK[j]、CK[j+1]。第二相位內插器134接收第二選擇單元132選擇之二個相位時脈CK[j]、CK[j+1]，並且利用此二相位時脈CK[j]、CK[j+1]內插出內插時脈CK2。在一些實施例中，i等於j。

參照第1及3圖，以n=7(即，時脈信號CK[7：0]為8個相位時脈CK[0]、CK[1]~CK[3]、CK[4]~CK[7])且各個內插電路的調整解析度為1/256時脈週期為例，假設二控制信號Sr、Sf的值均為100，則各個內插電路所輸出的內插時脈均為一個時脈週期的100/256。此時，選擇單元則從時脈信號CK[7：0]中選擇第四個相位時脈CK[3]跟第五個相位時脈CK[4]。並且，由相位內插器對第四個相位時脈CK[3]和第五個相位時脈CK[4]進行內插。於此，在相位內插器中，第四個相位時脈CK[3]具有28/32的驅動(driving)強度，而第五個相位時脈CK[4]具有4/32的驅動強度。因此，相位內插器可產生相當於時脈信號CK[7：0]的一個時脈週期的100/256的延遲之內插時脈。

在相位內插器的基本功能正常的情況下，相位內插器對於內插時脈的延遲調整範圍只與控制信號的值有關，而與溫度，電壓和工藝等外界因素無關，因此相對延遲鏈的調整方式，相位內插器能提供穩定的不隨外界因素變化的調整範圍。舉例而言，假設設定輸出延遲的調整範圍是±12.5%，相位內插器的調整範圍基本 不會隨溫度、電壓和工藝等因素變化而變化，但延遲鏈的調節範圍則會隨外界因素變化而改變2倍以上。

在一些實施例中，參照第4圖，延遲鏈170包括至少一延遲單元171~17k。其中，k為正整數。由於延遲單元係為本領域之技術人員所熟知，故於此不再贅述。

在一些實施例中，參照第5圖，延遲鏈170包括複數個電流源、第一電晶體M21、第二電晶體M22、第三電晶體M23和第四電晶體M24。於此，各個電流源可包括至少一電晶體。當各個電流源為多個電晶體時，各個電流源中的電晶體為並聯設置。為方便描述，以下以四個電流源為例，分別稱為第一電流源M11、第二電流源M12、第三電流源M13和第四電流源M14。

第一電流源M11的第一端耦接至電壓源VDD，並且第一電流源M11的第二端耦接至第一電晶體M21的第一端。第一電流源M11的控制端接收第一訊號S1，以由第一訊號S1控制第一電流源M11的運作。

第一電晶體M21的第二端耦接至第二電晶體M22的第一端、第三電晶體M23的控制端及第四電晶體M24的控制端。第一電晶體M21的控制端和第二電晶體M22的控制端連接至閂鎖器156(邊緣偵測電路150)的輸出端，以接收輸出時脈CKout並由輸出時脈CKout控制第一電晶體M21和第二電晶體M22的運作。

第二電流源M12的第一端耦接至第二電晶體M22的第二端，並且第二電流源M12的第二端耦接至接地。第二電流源M12的控制端接收第二訊號S2，以由第二訊號S2控制第二電流源M12的 運作。

第三電流源M13的第一端耦接至電壓源VDD，並且第三電流源M13的第二端耦接至第三電晶體M23的第一端。第三電流源M13的控制端接收第三訊號S3，以由第三訊號S3控制第三電流源M13的運作。

第三電晶體M23的第二端耦接至第四電晶體M24的第一端，並且第四電晶體M24的第二端耦接至第四電流源M14的第一端。

第四電流源M14的第二端耦接至接地，並且第四電流源M14的控制端接收第四訊號S4，以由第四訊號S4控制第四電流源M14的運作。

在一些實施例中，當第一訊號S1和第四訊號S4為可變值而第二訊號S2和第三訊號S3為定值時，延遲鏈170可進行輸出時脈CKout的下降緣的延遲。反之，當第一訊號S1和第四訊號S4為定值而第二訊號S2和第三訊號S3為可變值時，延遲鏈170可進行輸出時脈CKout的上升緣的延遲。

在一些實施例中，可透過調整第一電流源M11和第四電流源M14的尺寸，致使延遲鏈170進行輸出時脈CKout的下降緣的延遲。舉例來說，利用第一訊號S1和第四訊號S4分別控制第一電流源M11和第四電流源M14中電晶體啟動(ON)的數量，來致使延遲鏈170對輸出時脈CKout的下降緣進行對應時間的延遲。

在一些實施例中，可透過調整第二電流源M12和第三電流源M13的尺寸，致使延遲鏈170進行輸出時脈CKout的上升緣的延遲。舉例來說，利用第二訊號S2和第三訊號S3分別控制第二電 流源M12和第三電流源M13中電晶體啟動(ON)的數量，來致使延遲鏈170對輸出時脈CKout的上升緣進行對應時間的延遲。

在一些實施例中，延遲鏈170可設置在內插電路和邊緣偵測電路150之間。

參照第6圖，延遲鏈170耦接在第二內插電路130和邊緣偵測電路150之間，藉以進行下降緣的微調。延遲鏈170接收內插時脈CK2，並且對內插時脈CK2進行延遲處理以輸出延遲後之內插時脈CK2’。而後，邊緣偵測電路150則偵測內插時脈CK1的邊緣觸發和延遲後之內插時脈CK2’的邊緣觸發產生輸出時脈CKout。通過調整控制信號Sr、Sf和延遲鏈的延遲，邊緣偵測電路150所輸出之輸出時脈CKout可具有50%工作週期。

此外，參照第7圖，延遲鏈170亦可耦接在第一內插電路110和邊緣偵測電路150之間，藉以進行上升緣的微調。延遲鏈170接收內插時脈CK1，並且對內插時脈CK1進行延遲處理以輸出延遲後之內插時脈CK1’。而後，邊緣偵測電路150則偵測延遲後之內插時脈CK1’的邊緣觸發和內插時脈CK2的邊緣觸發產生輸出時脈CKout。通過調整控制信號Sr、Sf和延遲鏈的延遲，邊緣偵測電路150所輸出之輸出時脈CKout可具有50%工作週期。

綜上所述，根據本發明之工作週期調整電路及其方法，是利用相位內插法進行工作週期的粗調並利用延遲鏈進行工作週期的微調，藉以得到50%工作週期的輸出時脈。在一些實施例中，藉由相位內插法的粗調可降低微調的調整範圍，因而相對降低延遲鏈所需的單位。在一些實施例中，由於使用穩定性較高之內插電 路來降低延遲鏈的規模，因而可相對降低調整電路的複雜度、面積和功耗。

100‧‧‧工作週期調整電路

110‧‧‧第一內插電路

112‧‧‧第一選擇單元

114‧‧‧第一相位內插器

130‧‧‧第二內插電路

132‧‧‧第二選擇單元

134‧‧‧第二相位內插器

150‧‧‧邊緣偵測電路

152‧‧‧第一邏輯電路

1521‧‧‧及閘

1523‧‧‧反相器

154‧‧‧第二邏輯電路

1541‧‧‧反或閘

1543‧‧‧反相器

156‧‧‧閂鎖器

170‧‧‧延遲鏈

171~17k‧‧‧延遲單元

CK[n：0]‧‧‧時脈信號

CK[i]‧‧‧相位時脈

CK[i+1]‧‧‧相位時脈

CK[j]‧‧‧相位時脈

CK[j+1]‧‧‧相位時脈

CK[0]‧‧‧相位時脈

CK[1]‧‧‧相位時脈

CK[3]‧‧‧相位時脈

CK[4]‧‧‧相位時脈

CK[7]‧‧‧相位時脈

CK1‧‧‧內插時脈

CK1’‧‧‧延遲後的內插時脈

CK2‧‧‧內插時脈

CK2’‧‧‧延遲後的內插時脈

CKout‧‧‧輸出時脈

CKout’‧‧‧延遲後的輸出時脈

Ds‧‧‧第一邏輯訊號

Dr‧‧‧第二邏輯訊號

S‧‧‧設置端

R‧‧‧重置端

Sr‧‧‧控制信號

Sf‧‧‧控制信號

M11‧‧‧第一電流源

M12‧‧‧第二電流源

M13‧‧‧第三電流源

M14‧‧‧第四電流源

M21‧‧‧第一電晶體

M22‧‧‧第二電晶體

M23‧‧‧第三電晶體

M24‧‧‧第四電晶體

VDD‧‧‧電壓源

S1‧‧‧第一訊號

S2‧‧‧第二訊號

S3‧‧‧第三訊號

S4‧‧‧第四訊號

第1圖是根據本發明第一實施例之工作週期調整電路的示意圖。

第2圖是第1圖中邊緣偵測電路之相關信號的時序圖。

第3圖是第1圖中內插電路之相關信號的時序圖。

第4圖是一實施例之延遲鏈的示意圖。

第5圖是另一實施例之延遲鏈的示意圖。

第6圖是根據本發明第二實施例之工作週期調整電路的示意圖。

第7圖是根據本發明第三實施例之工作週期調整電路的示意圖。

100‧‧‧工作週期調整電路

110‧‧‧第一內插電路

112‧‧‧第一選擇單元

114‧‧‧第一相位內插器

130‧‧‧第二內插電路

132‧‧‧第二選擇單元

134‧‧‧第二相位內插器

150‧‧‧邊緣偵測電路

152‧‧‧第一邏輯電路

1521‧‧‧及閘

1523‧‧‧反相器

154‧‧‧第二邏輯電路

1541‧‧‧反或閘

1543‧‧‧反相器

156‧‧‧閂鎖器

170‧‧‧延遲鏈

CK[n：0]‧‧‧時脈信號

CK[i]‧‧‧相位時脈

CK[i+1]‧‧‧相位時脈

CK[j]‧‧‧相位時脈

CK[j+1]‧‧‧相位時脈

CK1‧‧‧內插時脈

CK2‧‧‧內插時脈

CKout‧‧‧輸出時脈

CKout’‧‧‧延遲後的輸出時脈

Ds‧‧‧第一邏輯訊號

Dr‧‧‧第二邏輯訊號

S‧‧‧設置端

R‧‧‧重置端

Sr‧‧‧控制信號

Sf‧‧‧控制信號

Claims (16)

1. 一種工作週期調整電路，包括：複數個內插電路，每一該內插電路接收一多相位之時脈信號的複數個相位時脈，並以該多相位時脈信號的該些相位時脈中之具有相位相鄰的二相位時脈內插出一內插時脈，該些相位時脈具有相同頻率但不同相位；一邊緣偵測電路，根據該些內插時脈的邊緣產生一輸出時脈；以及一延遲鏈，電性連接該邊緣偵測電路。
2. 如請求項1所述之工作週期調整電路，其中各該內插電路包括：一選擇單元，依據一控制信號從該些相位時脈中選擇具有相位相鄰的該二相位時脈；以及一相位內插器，利用受選之該二相位時脈內插出該內插時脈。
3. 如請求項1所述之工作週期調整電路，其中該邊緣偵測電路包括：複數個邏輯電路，分別對應該些內插電路，分別用以偵測對應之該內插時脈的上升緣和下降緣中之一；以及一閂鎖器，用以基於該些邏輯電路的輸出產生該輸出時脈。
4. 如請求項3所述之工作週期調整電路，其中該延遲鏈電性連接在該閂鎖器的輸出端，以延遲該輸出時脈。
5. 如請求項3所述之工作週期調整電路，其中該些邏輯電路包括： 一第一邏輯電路，電性連接在對應之該內插電路與該閂鎖器之間，以偵測對應之該內插時脈的上升緣；以及一第二邏輯電路，電性連接在對應之該內插電路與該閂鎖器之間，以偵測對應之該內插時脈的下升緣。
6. 如請求項1所述之工作週期調整電路，其中該延遲鏈電性連接在該些內插電路中之一者和該邊緣偵測電路之間，以延遲對應之該內插時脈。
7. 如請求項6所述之工作週期調整電路，其中該邊緣偵測電路包括：一第一邏輯電路，電性連接至該些內插電路中之另一者，以偵測對應之該內插時脈的上升緣；一第二邏輯電路，電性連接至該延遲鏈，用以偵測延遲後之該內插時脈的下降緣；以及一閂鎖器，用以基於該第一邏輯電路和該第二邏輯電路的輸出產生該輸出時脈。
8. 如請求項6所述之工作週期調整電路，其中該邊緣偵測電路包括：一第一邏輯電路，電性連接至該延遲鏈，用以偵測延遲後之該內插時脈的上升緣；一第二邏輯電路，電性連接至該些內插電路中之另一者，以偵測對應之該內插時脈的下降緣；以及一閂鎖器，用以基於該第一邏輯電路和該第二邏輯電路的輸出產生該輸出時脈。
9. 如請求項1所述之工作週期調整電路，其中該延遲鏈包括：串接之至少一延遲單元。
10. 如請求項1所述之工作週期調整電路，其中該延遲鏈包括：複數個電晶體，用以根據一第一訊號、一第二訊號延遲該輸出時脈以輸出延遲後之該輸出時脈。
11. 一種工作週期調整方法，包括：利用相位內插法基於多相位之時脈信號提供二內插時脈，其中每一該二內插時脈源自該多相位之時脈信號的具有相位相鄰的二相位時脈；以該些內插時脈分別控制一輸出時脈的上升緣及下降緣；以及輸出控制後之該輸出時脈。
12. 如請求項11所述之工作週期調整方法，其中該控制步驟包括：分別偵測該些內插時脈的上緣觸發及下緣觸發來產生該輸出時脈。
13. 如請求項12所述之工作週期調整方法，其中該偵測步驟包括：邏輯偵測該些內插時脈中之一者的上升緣以產生一第一邏輯訊號；邏輯偵測該些內插時脈中之另一者的下降緣以產生一第二邏輯訊號；以及利用一閂鎖器響應該第一邏輯訊號和該第二邏輯訊號而產生該輸出時脈。
14. 如請求項11所述之工作週期調整方法，其中該輸出步驟包括： 利用一延遲鏈延遲控制後的該輸出時脈；以及輸出延遲後的該輸出時脈。
15. 如請求項11所述之工作週期調整方法，其中各該內插時脈的提供步驟包括：接收該多相位之時脈信號的複數個相位時脈，其中該些相位時脈具有相同頻率但不同相位；選擇該些相位時脈中之具有相位相鄰的該二相位時脈；以及內插處理受選之該二相位時脈以產生該內插時脈。
16. 如請求項15所述之工作週期調整方法，其中各該內插時脈的提供步驟更包括：利用一延遲鏈延遲產生之該內插時脈。