TWI507704B - 延遲時間差偵測暨調整裝置與方法 - Google Patents

Description

延遲時間差偵測暨調整裝置與方法

本發明是關於偵測暨調整裝置與方法，尤其是關於延遲時間差偵測暨調整裝置與方法。

於一同步電路中，不同的元件需要依據一共同的參考時脈來同步運作。該參考時脈通常由一頻率合成器依據一來源時脈而產生。然而，由於該頻率合成器與該些元件間的傳輸路徑不盡相同，因此該些元件所接收到的參考時脈間可能存在著時間差（相位差），此情形稱為時脈偏移（clock skew），嚴重者會造成電路的誤運作。

隨著製程演進以及伴隨的製程飄移（process variation），前述時脈偏移之問題愈形嚴峻。解決方式是在電路的設計階段即增加該同步電路對於時脈偏移的容忍力（例如增加時序的保護頻帶（Guard Band）及/或增設時脈降級參數（clock de-rating factor）），或者為該同步電路增設校正功能以修正該時脈偏移。然而，上述設計考量若過於寬鬆，將無法有效解決時脈偏移；若過於嚴格，則會造成設計資源的浪費，因此，準確地偵測時脈偏移量以供參考成為資源善用的關鍵。但目前的時脈偏移量偵測技術受限於元件的精度（例如延遲元件的最小延遲量）而僅能粗略地偵測時脈偏移程度，有鑑於此，本領域需要一種能夠提高時脈偵測精準度的技術，藉以準確地偵測時脈偏移量以供校正或其它利用。

更多關於本領域之先前技術可參考下列文獻：專利號6671652之美國專利；以及專利號7400555之美國專利。

有感於先前技術之不足，本發明之一目的在於提供一種延遲時間差偵測暨調整裝置與一種延遲時間差偵測暨調整方法，以偵測並調整二延遲電路之一延遲時間差。

本發明之另一目的在於提供上述延遲時間差偵測暨調整裝置與方法，以提高時脈偵測的精準度。

本發明揭露了一種延遲時間差偵測暨調整裝置，能夠偵測並調整二延遲電路之一延遲時間差。依據本發明之一實施例，該偵測裝置包含：一第一延遲電路，包含複數個串接之第一延遲單元，用來接收一第一時脈並加以傳輸；一第二延遲電路，包含複數個串接之第二延遲單元，用來接收一第二時脈並加以傳輸，其中該第二延遲電路之延遲時間係可調整的；一儲存電路，包含複數個儲存單元，耦接該第一與第二延遲電路，其中每該儲存單元包含一資料輸入端以及一工作時脈接收端，該資料輸入端耦接該第一延遲電路以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路以接收該第二時脈，該儲存電路依據該第二時脈記錄該第一時脈之複數個準位；一延遲控制電路，耦接該第二延遲電路，用來調整該第二延遲電路之延遲時間；以及一分析電路，耦接該儲存電路之至少一輸出端，用來依據該第一時脈之週期以及該複數個準位產生一分析結果，該分析結果指示或用來推導該第一延遲單元與該第二延遲單元之一單位延遲時間差。

本發明亦揭露了一種延遲時間差偵測暨調整方法，能夠偵測並調整二延遲電路之一延遲時間差，係透過本發明之延遲時間差偵測裝置或其等效裝置來執行。依據本發明之一實施例，該偵測方法包含：利用複數個串接之第一延遲單元來接收一第一時脈並加以傳輸；利用複數個串接之第二延遲單元來接收一第二時脈並加以傳輸；利用複數個儲存單元依據該第二時脈記錄該第一時脈之複數個準位；依據該第一時脈之週期以及該複數個準位產生一分析結果，該分析結果指示或用來推導該第一延遲單元與該第二延遲單元之一單位延遲時間差；調整該複數個第二延遲單元所貢獻之延遲時間；以及重新產生該分析結果。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含延遲時間差偵測暨調整裝置與方法，用來偵測並調整二延遲電路之一延遲時間差以供後續利用。該裝置及方法可應用於一積體電路或一系統裝置，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之延遲時間差偵測暨調整裝置所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之延遲時間差偵測暨調整方法可藉由本發明之延遲時間差偵測暨調整裝置或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

請參閱圖1，其係本發明之延遲時間差偵測暨調整裝置之一實施例的示意圖，該實施例可偵測並調整二延遲電路之一延遲時間差，並可調整該延遲時間差以增加量測精度。如圖1所示，本實施例之延遲時間差偵測暨調整裝置100包含：一第一延遲電路110，包含複數個串接之第一延遲單元112，用來接收一第一時脈並加以傳輸；一第二延遲電路120，包含複數個串接之第二延遲單元122，用來接收一第二時脈並加以傳輸，其中該第二延遲電路120之延遲時間係可調整的；一儲存電路130，包含複數個儲存單元132，耦接該第一與第二延遲電路110、120，其中每該儲存單元132包含一資料輸入端以及一工作時脈接收端，該資料輸入端耦接該第一延遲電路110以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路120以接收該第二時脈，該儲存電路130依據該第二時脈記錄該第一時脈之複數個準位；一延遲控制電路140，耦接該第二延遲電路120，用來調整該第二延遲電路120之延遲時間；以及一分析電路150，耦接該儲存電路130之至少一輸出端（未顯示），用來依據該第一時脈之週期以及該複數個準位產生一分析結果，該分析結果指示或可用來推導該第一延遲單元112與該第二延遲單元122之一單位延遲時間差。

請繼續參閱圖1，本實施例中，每該第一延遲單元112都具有一固定的延遲時間（例如20ns），然而於本發明之另一實施例中，該些第一延遲單元112可以是可調式延遲單元。另外，本實施例中，每個第二延遲單元122都是可調式延遲單元，藉此使該第二延遲電路120之延遲時間可調整，然而本技術領域具有通常知識者亦可採其它方式來實施該第二延遲電路120，舉例而言，該第二延遲電路120可由複數組延遲子電路所構成，每該延遲子電路對應不同延遲時間，可經由一開關電路接收該第二時脈並加以傳輸，並可經由該開關電路提供該第二時脈予該儲存電路130，換句話說，藉由控制該開關電路，本發明即可選擇適當的延遲子電路來傳輸該第二時脈，並透過不同選擇來調整該第二延遲電路120之延遲時間。請注意，前述固定式延遲單元、可調式延遲單元及開關電路均可利用已知技術來實現，在不影響本發明之充分揭露及可實現性的前提下，更多關於已知技術的說明在此予以節略。

請再次參閱圖1，本實施例中，該儲存電路130係一正反器電路，亦即該些儲存單元132為正反器，舉例來說，該儲存電路130係一正反器掃描鏈（flip-flop scan chain），包含複數個掃描正反器（對應儲存單元132），能夠依據該第二時脈以及一選擇訊號記錄該第一時脈之複數個準位，並能夠依據該選擇訊號將該複數個準位循序輸出至該分析電路150；另舉例而言，該儲存電路130係由複數個串接之D型正反器（對應儲存單元132）所構成，每該正反器具有一資料輸出端，耦接至該分析電路150，該些正反器能夠依據該第二時脈記錄該第一時脈之複數個準位，並直接將該些準位平行輸出至該分析電路150以供分析。由於所述正反器掃描鏈與D型正反器等屬於本領域之已知技術，該些技術無涉本發明之技術特徵的部分將不予贅述。

另外，本實施例中，延遲控制電路140係漸進地調整該第二延遲電路120之延遲時間，以確保該複數個準位能夠反映該第一時脈之至少二正緣或至少二負緣（亦即該第一時脈之週期），藉此讓該分析電路150能夠依據該第一時脈之週期以及該複數個準位計算該單位延遲時間差，舉例而言，該延遲控制電路140將該第二延遲電路120之延遲時間由一初始延遲時間（例如每個第二延遲單元122之延遲時間為10ns）調整至一當前延遲時間（例如每個第二延遲單元122之延遲時間為15ns），該當前延遲時間大於該初始延遲時間但小於該第一延遲單元112之延遲時間（例如20ns），因此該儲存電路130之準位紀錄會從對應該初始延遲時間的第一序列值（例如00110011001100110011）變成對應該當前延遲時間的第二序列值（例如00001111000011110000），然而無論那個序列值均反映該第一時脈之至少二正緣（即序列中由0變1之邊緣）或至少二負緣（即序列中由1變0之邊緣），藉此該分析電路150能夠依據已知的第一時脈之週期以及該至少二正緣或該至少二負緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差。請注意，若該第一時脈之工作週期（duty cycle）為已知（例如該工作週期為50%），只要該複數個準位能夠反映該第一時脈之相鄰二邊緣，該分析電路150即能依據該第一時脈之週期、該工作週期以及該二邊緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差，此時該延遲控制電路140具有更大的延遲時間調整空間；另請注意，若該第一時脈之工作週期未知，且一當前序列（例如00001111111111110000）僅反映二邊緣時，該分析電路150亦可藉由分析一先前序列（例如00111111000011111100）來得知該第一時脈之工作週期（例如60%），再據以找出該當前序列所代表之單位延遲時間差（例如ΔT = (T×60%)/(12)，其中ΔT為該單位延遲時間差；T為該第一時脈之週期；12為該當前序列所反映之邏輯高準位的連續數目，亦即該二邊緣之間隔所對應之第一延遲單元112之數目）；再請注意，該分析電路可包含一計算電路，用來計算該單位延遲時間差以及該工作週期等，由於本技術領域具有通常知識者能夠依本說明書之揭露內容採用現有技術來實現該計算電路，因此在不影響本發明之充分揭露與可實施性的前提下，冗餘之說明在此予以省略。

承上所述，本發明之延遲時間差偵測暨調整裝置100能夠調整該第二延遲電路120之延遲時間以減少該單位延遲時間差，並據以增加量測精度，換句話說，等效上該單位延遲時間差可視為每個第一延遲單元112之等效延遲時間（此時該第二延遲電路120之延遲時間視為0），且該等效延遲時間（例如2ns）不受延遲元件之最小延遲量（例如10ns）的限制。而在縮小該單位延遲時間差之後，本技術領域人士即可利用本發明之裝置100以及習知之時脈邊緣偵測技術來量測該第一與第二時脈之相位差會等於多少個該單位延遲時間差，進而求出該相位差之值。

請參閱圖2，除前述之延遲時間差偵測暨調整裝置外，本發明另揭露一種延遲時間差偵測暨調整方法，能夠偵測並調整二延遲電路之一延遲時間差，係經由本發明之延遲時間差偵測暨調整裝置或其等效裝置來執行。如圖2所示，該方法之一實施例包含下列步驟：步驟S210：利用複數個串接之第一延遲單元來接收一第一時脈並加以傳輸。本步驟可藉由圖1之第一延遲電路110來實現；步驟S220：利用複數個串接之第二延遲單元來接收一第二時脈並加以傳輸。本步驟可藉由圖1之第二延遲電路120來實現；步驟S230：利用複數個儲存單元依據該第二時脈記錄該第一時脈之複數個準位。本步驟可藉由圖1之儲存電路130來實現；步驟S240：依據該第一時脈之週期以及該複數個準位產生一分析結果，該分析結果指示或能夠用來推導該第一延遲單元與該第二延遲單元之一單位延遲時間差。本步驟可藉由圖1之分析電路150來實現；步驟S250：調整該複數個第二延遲單元所貢獻之延遲時間。本步驟可藉由圖1之延遲控制電路140來實現；以及步驟S260：重新產生該分析結果。本步驟可藉由圖1之分析電路150來實現。

本實施例中，步驟S250係將該些第二延遲單元之延遲時間由一初始延遲時間（例如10ns）調整至一當前延遲時間（例如18ns），該當前延遲時間大於該初始延遲時間但小於該第一延遲單元之延遲時間（例如20ns），且該複數個準位反映該第一時脈之至少二正緣或至少二負緣，藉此步驟S250能夠依據該第一時脈之週期以及該至少二正緣或該至少二負緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差。然而於本發明之另一實施例中，只要該第一時脈之工作週期已知，該複數個準位只需反映該第一時脈之至少二相鄰邊緣（例如一正緣與一隨後的負緣，或一負緣與一隨後的正緣），步驟S240即可依據該第一時脈之週期、該工作週期以及該複數個準位產生該分析結果，此時步驟S250具有更大的延遲時間調整空間。又於本發明之再一實施例中，即便該第一時脈之工作週期未知，步驟S240亦可依據對應該初始延遲時間之複數個準位來計算該工作週期，再依據對應該當前延遲時間之複數個準位、該第一時脈之週期以及該工作週期來產生該分析結果。

由於本技術領域具有通常知識者可藉由圖1之裝置發明的揭露內容來瞭解圖2之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複及冗餘之說明將予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。

綜上所述，本發明之延遲時間差偵測暨調整裝置與方法能夠偵測並調整二延遲電路之一延遲時間差以供相位差量測使用或其它利用，並能夠縮小該延遲時間差以增加量測精度，藉此使本技術領域人士得以更精確地量測時脈偏移量以供校正或其它利用。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之請求項所界定者為準。

100‧‧‧延遲時間差偵測暨調整裝置

110‧‧‧第一延遲電路
112‧‧‧第一延遲單元
120‧‧‧第二延遲電路
122‧‧‧第二延遲單元
130‧‧‧儲存電路
132‧‧‧儲存單元
140‧‧‧延遲控制電路
150‧‧‧分析電路
S210‧‧‧利用複數個串接之第一延遲單元來接收一第一時脈並加以傳輸
S220‧‧‧利用複數個串接之第二延遲單元來接收一第二時脈並加以傳輸
S230‧‧‧利用複數個儲存單元依據該第二時脈記錄該第一時脈之複數個準位
S240‧‧‧依據該第一時脈之週期以及該複數個準位產生一分析結果
S250‧‧‧調整該複數個第二延遲單元所貢獻之延遲時間
S260‧‧‧重新產生該分析結果

〔圖1〕為本發明之延遲時間差偵測暨調整裝置之一實施例的示意圖；以及〔圖2〕為本發明之延遲時間差偵測暨調整方法之一實施例的流程圖。

100‧‧‧延遲時間差偵測暨調整裝置

110‧‧‧第一延遲電路

112‧‧‧第一延遲單元

120‧‧‧第二延遲電路

122‧‧‧第二延遲單元

130‧‧‧儲存電路

132‧‧‧儲存單元

140‧‧‧延遲控制電路

150‧‧‧分析電路

Claims (10)

1. 一種延遲時間差偵測暨調整裝置，能夠偵測並調整二延遲電路之一延遲時間差，包含：一第一延遲電路，包含複數個串接之第一延遲單元，用來接收一第一時脈並加以傳輸；一第二延遲電路，包含複數個串接之第二延遲單元，用來接收一第二時脈並加以傳輸，其中該第二延遲電路之延遲時間係可調整的；一儲存電路，包含複數個儲存單元，耦接該第一與第二延遲電路，其中每該儲存單元包含一資料輸入端以及一工作時脈接收端，該資料輸入端耦接該第一延遲電路以接收該第一時脈，該工作時脈接收端耦接該第二延遲電路以接收該第二時脈，該儲存電路依據該第二時脈記錄該第一時脈之複數個準位；一延遲控制電路，耦接該第二延遲電路，用來調整該第二延遲電路之延遲時間；以及一分析電路，耦接該儲存電路之至少一輸出端，用來依據該第一時脈之週期以及該複數個準位產生一分析結果，該分析結果指示或能夠用來推導該第一延遲單元與該第二延遲單元之一單位延遲時間差。
2. 如請求項第1項所述之延遲時間差偵測暨調整裝置，其中該些儲存單元係正反器。
3. 如請求項第1項所述之延遲時間差偵測暨調整裝置，其中該延遲控制電路漸進地調整該第二延遲電路之延遲時間，且該複數個準位反映該第一時脈之至少二正緣或至少二負緣。
4. 如請求項第1項所述之延遲時間差偵測暨調整裝置，其中該延遲控制電路將該第二延遲電路之延遲時間由一初始延遲時間調整至一當前延遲時間，該當前延遲時間大於該初始延遲時間。
5. 如請求項第1項所述之延遲時間差偵測暨調整裝置，其中該複數個準位反映該第一時脈之至少二正緣或至少二負緣，該分析電路依據該第一時脈之週期以及該至少二正緣或該至少二負緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差。
6. 如請求項第1項所述之延遲時間差偵測暨調整裝置，其中該複數個準位反映該第一時脈之至少二邊緣，該分析電路依據該第一時脈之週期、該第一時脈之工作週期以及該至少二邊緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差。
7. 一種延遲時間差偵測暨調整方法，能夠偵測並調整二延遲電路之一延遲時間差，係透過一延遲時間差偵測暨調整裝置來執行，包含：利用複數個串接之第一延遲單元來接收一第一時脈並加以傳輸；利用複數個串接之第二延遲單元來接收一第二時脈並加以傳輸；利用複數個儲存單元依據該第二時脈記錄該第一時脈之複數個準位；依據該第一時脈之週期以及該複數個準位產生一分析結果，該分析結果指示或能夠用來推導該第一延遲單元與該第二延遲單元之一單位延遲時間差；調整該複數個第二延遲單元所貢獻之延遲時間；以及重新產生該分析結果。
8. 如請求項第7項所述之延遲時間差偵測暨調整方法，其中調整該複數個第二延遲單元所貢獻之延遲時間之步驟係將該些第二延遲單元所貢獻之延遲時間由一初始延遲時間調整至一當前延遲時間，該當前延遲時間大於該初始延遲時間。
9. 如請求項第7項所述之延遲時間差偵測暨調整方法，其中該複數個準位反映該第一時脈之至少二正緣或至少二負緣，且產生該分析結果之步驟包含：依據該第一時脈之週期以及該至少二正緣或該至少二負緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差。
10. 如請求項第7項所述之延遲時間差偵測暨調整方法，其中該複數個準位反映該第一時脈之至少二邊緣，且產生該分析結果之步驟包含：依據該第一時脈之週期、該第一時脈之工作週期以及該至少二邊緣之間隔所對應之該第一延遲單元之數目來計算該單位延遲時間差。