TWI506648B - 記憶體控制裝置、半導體裝置、及系統板 - Google Patents

Description

記憶體控制裝置、半導體裝置、及系統板

本文中所描述之實施例大體上係關於一種記憶體控制裝置、一種半導體裝置、及一種系統板。

本申請案係基於且主張受益於2012年7月6日提交之日本專利申請案第2012-152108號之優先權；該案之全文以引用之方式併入本文中。

期望諸如平板電腦裝置及智慧型手機之攜帶型資訊處理裝置有效利用有限電力進行操作。因此，資訊處理裝置之耗電量之減少係一主要問題。

可在一處理器係處於等待來自一裝置之一輸入之一備用狀態(該處理器持續等待一中斷之一狀態)時由該處理器停止在處理任務中係一時脈來源之一高頻振盪器而減少一資訊處理裝置之耗電量。在該備用狀態下，可藉由停止供應至藉由一處理器自其讀取/對其寫入資料之一記憶體之電力而進一步減少一資訊處理裝置之耗電量。

然而，當該處理器接收一中斷且該資訊處理裝置自該備用狀態回復時，存在以下問題：若首先啟動該高頻振盪器且在時脈已變為穩定之後接著初始化該記憶體，則該處理器需要時間來準備好自該記憶體讀取資料/將資料寫入至該記憶體。

實施例之一目標係提供能夠縮短一處理器準備好自一記憶體讀取資料/或將資料寫入至一記憶體之時間且減少耗電量之一記憶體控制裝置、一半導體裝置及一系統板。

根據一實施例，一記憶體控制裝置控制由一處理器自其讀取/對其寫入資料之一記憶體。該記憶體控制裝置包含一時脈切換器及一控制信號切換器。該時脈切換器接收一第一時脈及其時脈頻率高於該第一時脈之時脈頻率之一第二時脈、將該第一時脈供應至該記憶體直至該第二時脈變為穩定，且在該第二時脈變為穩定之後供應該第二時脈。一控制信號切換器在該第一時脈被供應至該記憶體時開始將用於將該記憶體初始化為允許藉由該處理器讀取/寫入資料之一狀態之一第一控制信號供應至該記憶體，且在該第二時脈被供應至該記憶體且該記憶體經初始化之後，將根據該處理器對資料之讀取/寫入的一第二控制信號供應至該記憶體。

根據上述記憶體控制裝置，可縮短一處理器準備好自一記憶體讀取資料/將資料寫入至一記憶體之時間，且減少耗電量。

1‧‧‧資訊處理裝置

2a‧‧‧顯示單元

2b‧‧‧透明觸控面板

3‧‧‧太陽能電池

4‧‧‧鍵盤

5‧‧‧主要記憶體

6‧‧‧次要儲存器

7‧‧‧蓄電單元

8‧‧‧電力管理積體電路(PMIC)

9‧‧‧通信介面(I/F)

10‧‧‧系統單晶片(SoC)

11‧‧‧中央處理單元(CPU)

12‧‧‧匯流排

13‧‧‧低頻率振盪器

14‧‧‧高頻率振盪器

15‧‧‧鎖相迴路(PLL)

16‧‧‧電力狀態管理單元

100‧‧‧記憶體控制器(記憶體控制裝置)

101‧‧‧初始化電路

102‧‧‧讀取/寫入控制電路

103‧‧‧時脈切換電路

104‧‧‧控制信號切換電路

T11‧‧‧時間

T12‧‧‧時間

T13‧‧‧時間

T14‧‧‧時間

T21‧‧‧時間

T22‧‧‧時間

T23‧‧‧時間

T31‧‧‧時間

T32‧‧‧時間

T33‧‧‧時間

T34‧‧‧時間

圖1係根據一實施例之包含一記憶體控制器之一資訊處理裝置之一輪廓視圖；圖2係繪示該資訊處理裝置之一實例性硬體組態之一方塊圖；圖3係繪示該資訊處理裝置之一主要部分之一實例性組態之一方塊圖；圖4係闡述用於根據相關技術退出備用之操作之一時序圖；圖5係用於闡述根據相關技術之一記憶體初始化程序之一時序圖；圖6係用於闡述根據該實施例之用於退出備用之操作之一時序 圖；圖7係繪示根據該實施例之該記憶體控制器之一實例性組態之一方塊圖；圖8係用於闡述根據該實施例之一記憶體初始化程序之一時序圖；圖9係用於闡述根據該實施例之該記憶體初始化程序之另一實例之一時序圖；圖10係用於闡述根據該實施例之該記憶體控制器之操作之一時序圖；圖11係用於闡述根據該實施例之該記憶體控制器之操作之時序圖；及圖12係用於闡述根據該實施例之該記憶體控制器之操作之一時序圖。

圖1係繪示根據該實施例之包含一記憶體控制器之一資訊處理裝置1之一輪廓之一圖式。資訊處理裝置1係一平板電腦類型資訊終端裝置。

資訊處理裝置1在其之一終端表面上具有一顯示單元2a。對於顯示單元2a，使用(例如)具有一低耗電量之一反射液晶顯示器或電子紙。除了該終端表面上之顯示單元2a，資訊處理裝置1在部件上亦包含一太陽能電池3。資訊處理裝置1亦包含一觸控面板2b，其運作為顯示單元2a之表面上之一指向裝置。資訊處理裝置1進一步在該終端表面上不與顯示單元2a重疊之一位置處包含一鍵盤4。可藉由將該透明觸控面板2b放置於太陽能電池3之表面上而實現鍵盤4。替代地，鍵盤4可實現為使用一透明材料或具有極少遮光部分之一材料之一機械鍵盤。

圖2係繪示資訊處理裝置1之一實例性硬體組態之一方塊圖。資訊處理裝置1包含作為一主要硬體組態之若干模組，該等模組包含一系統單晶片(SoC)10、一主要記憶體5、一次要儲存器6、太陽能電池3、一蓄電單元7、一電力管理積體電路(PMIC)8、顯示單元2a、觸控面板2b、鍵盤4、及一通信介面(I/F)9。

資訊處理裝置1利用太陽能電池3所產生之電力而操作。然而，由太陽能電池3單獨所產生之電力不足以供應在操作中(當資訊處理裝置1正執行一些處理時)整個資訊處理裝置1之峰值耗電量。相應地，由太陽能電池3產生之剩餘電力在閒置期間(諸如在等待一使用者之回應期間或在未使用資訊處理裝置期間)被充電在蓄電單元7中。接著，在操作期間，PMIC8結合由蓄電單元7所蓄積之電力及由太陽能電池3所產生之電力，調整其之電壓為所要電壓且將經調整之電力供應至資訊處理裝置1之模組。此電力供應控制係稱為峰值援助或峰值轉移。

蓄電單元7可藉由一電池(諸如一鋰離子電池)、一雙電層電容器或類似者單獨或組合而實現。例如，一可能組合為，首先在雙電層電容器中蓄積由太陽能電池3所產生之電力且接著將該蓄積電力充電至鋰離子電池中。

PMIC 8係將電力供應至諸如SoC 10及主要記憶體5之若干模組之一模組。PMIC 8將自太陽能電池3及蓄電單元7所供應之電力之電壓改變為諸如SoC 10及主要記憶體5之模組所需之一電壓，且將電力供應至該等模組。PMIC 8具有開啟/關閉至該等模組的電力供應之一功能。

SoC 10係一系統LSI(半導體裝置)，其包含：一處理器(中央處理單元；CPU)11，該處理器係用於控制整體資訊處理裝置1之一核心；根據該實施例之一記憶體控制器(記憶體控制裝置)100；及安裝於一 半導體基板上之類似者。稍後將詳細描述SoC 10及記憶體控制裝置100之特定組態之實例。

主要記憶體5係藉由SoC 10之CPU 11自其讀取/對其寫入資料之一記憶體且當CPU 11執行各種類型之處理時係用作為工作區域之一主要儲存單元。主要記憶體5之實例包含具有同步介面之一DRAM，諸如一雙資料速率同步動態隨機存取記憶體(DDR SDRAM)、一雙資料速率2同步動態隨機存取記憶體(DDR2 SDRAM)、一雙資料速率3同步動態隨機存取記憶體(DDR3 SDRAM)、一低功率雙資料速率同步動態隨機存取記憶體(LPDDR SDRAM)、及一低功率雙資料速率2同步動態隨機存取記憶體(LPDDR2 SDRAM)。

次要儲存器6係使用一非揮發性記憶體之一輔助儲存單元，其儲存資訊處理裝置1所需之資料及程式。對於次要儲存器6，例如，可使用一快閃記憶體。替代地，次要儲存器6可為一SD卡或一SSD。

資訊處理裝置1包含顯示單元2a、觸控面板2b、鍵盤4及通信I/F 9作為輸入/輸出裝置。通信I/F 9係用於透過(例如)無線區域網絡(LAN)之通信之一介面。該通信方法不限於無線LAN且可使用任何方法，諸如，一有線LAN、Bluetooth(註冊商標)、ZigBee(註冊商標)、紅外線通信、可見光通信、一光學線網絡、一電話線網絡及網際網路。

圖3係繪示資訊處理裝置1之一主要部分之一實例性組態之一方塊圖，其中選擇性地繪示SoC 10、主要記憶體5及PMIC 8。此等模組係安裝於(例如)資訊處理裝置1之一主機板(系統板)上。

SoC 10包含如上所述之CPU 11及記憶體控制器100。CPU 11及記憶體控制器100經由形成於一晶片上之一匯流排12連接。SoC 10係經由記憶體控制器100連接至外部主要記憶體5。使得SoC 10及主要記憶體5操作之電力係供應自PMIC 8。雖然未在圖3中繪示，可在SoC 10中提供用於輸入/輸出裝置(諸如顯示單元2a、觸控面板2b、鍵盤4及通 信I/F 9)之一控制器。

SoC 10亦包含一低頻率振盪器13及一高頻率振盪器14以產生用於導致安裝於該晶片上之系統操作之時脈。低頻率振盪器13具有(例如)連接至該低頻率振盪器之一32-KHz晶體振盪器且振盪。高頻率振盪器14具有(例如)連接至該高頻率振盪器之一24-MHz晶體振盪器且振盪。

低頻率振盪器13之輸出係作為一子時脈供應至CPU 11及記憶體控制器100，且用於啟動安裝於該晶片上之系統及在一備用狀態中操作。另一方面，高頻率振盪器14之輸出藉由一鎖相迴路(PLL)15進一步增大頻率，接著將其供應至CPU 11及記憶體控制器100，且在CPU 11執行各種處理時用作為一主要時脈。

SoC 10進一步包含控制SoC 10進入在閒置期間耗電量為低的之一備用狀態之一電力狀態管理單元16。當不存在待立即執行之任務且等待來自輸入/輸出裝置之一中斷時，CPU 11發出一WFI(等待中斷)指令且等待一中斷。此時，該電力狀態管理單元16導致SoC 10進入一備用狀態以便在CPU 11正等待一中斷時減少耗電量。SoC通常具備複數個類型之備用狀態，其等具有轉變至備用狀態及自備用狀態醒來所需的不同耗電量及不同成本。在此等備用狀態中之具有一低耗電量之一備用狀態中，電力狀態管理單元16執行SoC 10中之該等模組之電源閘控且停止高頻率振盪器14以停止主要時脈之供應。在此狀態中，電力狀態管理單元16除停止高頻率振盪器14之外亦可同時停止PLL 15。在此狀態中，電力狀態管理單元16亦指示PMIC 8停止電力供應至主要記憶體5或指示記憶體控制器100自其中使主要記憶體以一第一耗電量進行操作之一狀態切換為其中使主要記憶體5以小於該第一耗電量之一第二耗電量進行等待之一狀態(諸如一深度省電狀態或一自更新狀態)以便顯著性地減少耗電量。

當偵測到來自該輸入/輸出裝置之一中斷之出現時，電力狀態管理單元16在執行此電源閘控時停用SoC 10中之該等模組之電源閘控且在停止此等模組時恢復高頻率振盪器14及PLL 15之操作。此時，電力狀態管理單元16進一步指示PMIC 8恢復電力供應至主要記憶體5或指示記憶體控制器100自其中使該主要記憶體以該第二耗電量進行等待之狀態切換為其中使主要記憶體5以該第一耗電量操作之狀態。

電力狀態管理單元16可輸出指示SoC 10是否處於一備用狀態之一備用信號，且指示PMIC 8停止或恢復電力供應至主要記憶體5或指示記憶體控制器100藉由使用該備用信號而在其中使主要記憶體5以該第一耗電量進行操作之狀態與其中使主要記憶體5以該第二耗電量進行等待之狀態之間切換。在該情況中，PMIC 8在接通備用信號時停止電力供應至主要記憶體5且在斷開該備用信號時恢復電力供應至主要記憶體5。另外，在該情況中，記憶體控制器100在該備用信號自斷開變為接通時將一信號(命令)發送至主要記憶體5以進入其中主要記憶體5以第二耗電量進行等待之狀態，且當該備用信號從接通變為斷開時將一信號(命令)發送至主要記憶體5以進入其中主要記憶體5以該第一耗電量進行操作之狀態。作為一替代方法，電力狀態管理單元16可藉由使用一專用信號線替代使用該備用信號而指示記憶體控制器100之PMIC 8。

注意到電力狀態管理單元16亦可稱為一電力重設管理器、一通用電力控制器或一低漏電喚醒單元。電力狀態管理單元16之一些或全部功能可包含於CPU 11中。

在將一揮發性記憶體(諸如，如上述之一DRAM)用作主要記憶體5之一情況中，當主要記憶體5的電力供應停止時，資料將消失；然而，若該資料係用於在一執行狀態中由CPU 11工作的資料，則這並不是一個問題。若有不可消失的資料，則該資料可儲存於即使在一備 用狀態中電力供應亦不會停止的另一揮發性記憶體內，或可儲存於另一非揮發性記憶體內。另外，可使用一非揮發性記憶體(諸如一PCM或一MRAM)作為主要記憶體5，使得當主要記憶體5的電力供應停止時，資料將不會消失。

當使用一DRAM作為主要記憶體5且使主要記憶體5進入具該第二耗電量之等待狀態時，可使用該DRAM之一自更新模式或一深度省電模式作為其中主要記憶體5以該第二耗電量等待的狀態。

由低頻率振盪器13產生的子時脈不能被停止，因為對於一計時器的計數，與在該備用狀態中監測一中斷，及及自該備用狀態至該操作狀態的狀態轉換，該子時脈是必須的。低頻率振盪器13之耗電量與高頻率振盪器14相比係小的，且因此並不是一個問題。

在根據該實施例之SoC 10中，當電力狀態管理單元16退出該備用狀態，使高頻率振盪器14(及PLL 15)開始操作且指示PMIC 8開始電力供應至主要記憶體5，或指示記憶體控制器100在接收到來自輸入/輸出裝置之一中斷後，自其中主要記憶體5以該第二耗電量等待的狀態恢復為其中主要記憶體5以該第一耗電量操作的狀態，記憶體控制器100開始主要記憶體5的初始化而無需等待主要時脈變為穩定，以便縮短CPU 11準備好處理該中斷的時間。

本文將描述根據相關技術之用於退出備用之典型操作以作為關於參考圖4之關於該實施例之一比較實例。圖4係根據相關技術在一典型SoC接收到一中斷後自一備用狀態至一操作狀態之轉換之一時序圖。根據相關技術之典型SoC之組態係類似於根據圖3中所繪示之實施例之SoC 10之組態，但不同之處在於，由低頻率振盪器13所產生之子時脈未供應至記憶體控制器100且記憶體控制器100未基於該子時脈執行操作。在以下說明中，出於方便之目的，比較實例中對應於實施例中之彼等組件將以該實施例中組件之元件符號添加一後綴n而表 示。

當在時間T1自輸入/輸出裝置之任一者輸入一中斷至CPU 11n時，已偵測到該中斷之電力狀態管理單元16退出備用狀態。利用根據相關技術之典型SoC 10n，界定指示一備用狀態之一備用信號且該備用信號在退出該備用狀態時變為低位準。利用此程序，SoC 10n之電力狀態管理單元16首先使高頻率振盪器14n(若需要以及PLL 15n)開始操作且等待直至高頻率振盪器14n之振盪變為穩定。將高頻率振盪器14n之輸出輸入至PLL 15n，其增大該輸出之頻率以產生該主要時脈。當對主要記憶體5n之電力供應在該備用狀態中停止時，SoC 10n之電力狀態管理單元16指示PMIC 8n當在時間T1退出該備用狀態時開始電力供應至主要記憶體5n。

當主要時脈在時間T2處變為穩定時，CPU 11n變為處於能夠執行中斷處理之一狀態。然而，此時，主要記憶體5n之初始化未完成，且CPU 11n因此指示記憶體控制器100初始化主要記憶體5n。若使主要記憶體5n進入在該備用狀態中具該第二耗電量之等待狀態，記憶體控制器100n接收到來自CPU 11n之指令時首先使主要記憶體5n進入在此時具該第一耗電量之操作狀態。接著，在時間T3，記憶體控制器100n接收到來自CPU 11n之指令時開始主要記憶體5n之初始化。當主要記憶體5n之初始化在時間T4完成時，主要記憶體5n進入允許資料讀取/寫入之一狀態。接著，CPU 11n藉由使用主要記憶體5n執行中斷處理。注意到，記憶體控制器100n可為如上述之回應於來自CPU 11n之一指令而開始主要記憶體5n之初始化的一記憶體控制器，或可為回應於來自已偵測到主要時脈在退出備用之後變為穩定之電力狀態管理單元16之一指令而開始主要記憶體5n之初始化的一記憶體控制器。

主要記憶體5n之初始化係用於將主要記憶體5n初始化為在退出備用狀態且對主要記憶體5n之電力供應已開始之後或在主要記憶體5n 自其中以第二耗電量進行之等待狀態切換回至其中具第一耗電量之操作狀態之後，允許CPU 11n讀取/寫入資料之一狀態之一程序。特定言之，主要記憶體5n之初始化係一種用於設定關於自開始電力供應至主要記憶體5n起經過一預判定時間後主要記憶體5n之一控制暫存器中之叢發長度及信號延遲之參數之程序，或一種用於設定關於自以該第二耗電量進行之等待狀態切換回以該第一耗電量進行之操作狀態起經過一預判定時間後主要記憶體5n之一控制暫存器中之叢發長度及信號延遲之參數之程序。

此處將參考圖5描述根據相關技術初始化主要記憶體5n之一典型程序，其假設情況為：使用一DDR3 SDRAM作為主要記憶體5n且對主要記憶體5n之電力供應在該備用狀態中停止。圖5係闡述根據相關技術藉由一典型記憶體控制器100n初始化主要記憶體5n之一時序圖。

在主要記憶體5n係具有諸如一DDR3 SDRAM之一同步介面之一記憶體之一情況中，如圖5所繪示，在將一記憶體時脈供應至主要記憶體5n的同時，記憶體控制器100n供應命令(第一控制信號)用於與該記憶體時脈同步地初始化主要記憶體5n。在此程序中，根據相關技術之典型記憶體控制器100n對主要記憶體5n供應如上述之無任何改變的主要時脈或藉由以一PLL或一正反器改變該時脈之頻率而獲得之一主要時脈作為一記憶體時脈。因此，在該主要時脈變為穩定前，無法將記憶體時脈供應至主要記憶體5n且無法穩定主要記憶體5n。

特定言之，根據相關技術之典型記憶體控制器100n等待直至該主要時脈在退出該備用狀態且開始電力供應至主要記憶體5n之後變為穩定。接著，當該主要時脈在時間T11處變為穩定之後，記憶體控制器100n開始將該記憶體時脈供應至主要記憶體5n，且接著在一CKE(時脈啟用)信號在時間T12已變為高位準之後，持續將NOP(無操作)命令與該記憶體時脈同步地供應至主要記憶體5n達提前設定之一 預判定時期。該CKE信號係表示該記憶體時脈是否為有效之一信號。一高位準CKE信號表示該記憶體時脈係有效的而一低位準CKE信號表示該記憶體時脈為無效的。

接著在時間T13，當該預判定時間經過後，記憶體控制器100n與該記憶體時脈同步地對主要記憶體5n供應一MRS(模式暫存器設定)命令，用於設定關於該主要記憶體5n之該控制暫存器中之該叢發長度及信號延遲之參數。接著，在時間T14處完成主要記憶體5n之初始化之後，記憶體控制器100n與該記憶體時脈同步地對主要記憶體5n供應根據CPU 11n對資料之讀取/寫入的命令(第二控制信號)。圖5繪示請求讀取資料之一讀取(READ)命令被供應至主要記憶體5n之一實例。

如上所述，根據相關技術之典型記憶體控制器100n經組態以在退出該備用狀態之後開始電力供應至主要記憶體5n且在該主要時脈已變為穩定之後進一步開始主要記憶體5n之初始化。因此，存在以下之問題：CPU 11n需要時間來準備好自主要記憶體5n讀取資料/或將資料寫入至主要記憶體5n，即，自當一中斷自該等輸入/輸出裝置之任一者輸入直至CPU 11n開始中斷處理之延遲時間變得很長。

接下來，將參考圖6描述根據該實施例之退出備用之操作。圖6係根據該實施例之SoC 10接收到一中斷時自該備用狀態轉換至該操作狀態之一時序圖。

當一中斷在時間T21自該等輸入/輸出裝置之任一者輸入，SoC 10之該電力狀態管理單元16退出該備用狀態且該備用信號變為低位準。利用此程序，SoC 10之該電力狀態管理單元16首先使高頻率振盪器14(若需要以及PLL 15)開始操作。當在該備用狀態中停止電力供應至主要記憶體5時，SoC 10之該電力狀態管理單元16指示PMIC 8在當在時間T21退出該備用狀態時開始電力供應至主要記憶體5。

由於低頻率振盪器13所產生之子時脈被供應至如上述之實施例 之記憶體控制器100，記憶體控制器100可在該主要時脈變為穩定之前以該子時脈進行操作。因此，當在時間T21退出該備用狀態時，該實施例之記憶體控制器100回應於來自電力狀態管理單元16之指令開始主要記憶體5之初始化而無需等待至主要時脈變為穩定。若使主要記憶體5在該備用狀態中進入以該第二耗電量進行之等待狀態，則記憶體控制器100首先使主記憶體5在此時進入以該第一耗電量進行之操作狀態。接著，當在時間T22完成主要記憶體5之初始化時，主要記憶體5變為處於允許CPU 11讀取/寫入資料之一狀態。

當該主要時脈之後在時間T23變為穩定時，CPU 11變為處於能夠執行中斷處理之一狀態。由於已完成主要記憶體5之初始化且此時主要記憶體5係處於允許資料之讀取/寫入之一狀態，此時，CPU 11可開始中斷處理。如上所述，由於根據該實施例在退出該備用狀態且已開始電力供應至主要記憶體5之後，執行主要記憶體5之初始化可無需等待主要時脈變為穩定，因此可縮短自當一中斷自該等輸入/輸出裝置之任一者輸入且退出該備用狀態時起至CPU 11開始中斷處理之延遲時間。

注意到，假設在圖6中繪示之實例中主要記憶體5之初始化所需之時間係短於直至該主要時脈變為穩定之時間。然而，若主要記憶體5之初始化所需之時間係長於直至該主要時脈變為穩定之時間，則在開始該中斷處理之前，CPU 11需等待直至該主要時脈已變為穩定之後完成主要記憶體5之初始化。甚至在此情況中，直至CPU 11開始中斷處理之延遲時間係短於如在相關技術中在該主要時脈已變為穩定後開始主要記憶體5n之初始化之情況中之延遲時間。

圖7係繪示實施用於圖6中所繪示之退出備用之操作之根據該實施例之記憶體控制器100之一實例性組態之一方塊圖。根據該實施例之記憶體控制器100係經由匯流排12而與CPU 11相連接且接收兩個類 型之時脈及來自電力狀態管理單元16之一備用信號作為輸入，該兩個類型之時脈為具有一高頻率之主要時脈及具有一低頻率之子時脈。

藉由利用PLL 15增大來自SoC 10之高頻率振盪器14之輸出之頻率而獲得之一時脈係用作為該主要時脈。該主要時脈在該備用狀態中停止。另一方面，來自SoC 10之低頻率振盪器13之輸出係無作任何改變地加以使用為子時脈。替代地，藉由利用不同於PLL 15之一PLL增大來自SoC 10之低頻率振盪器13之輸出之頻率而獲得之一時脈可用作為該子時脈。該子時脈即使在該備用狀態中亦不停止。在連接至記憶體控制器100之主要記憶體5可操作之一範圍內判定輸入至記憶體控制器100之該主要時脈及該子時脈之頻率。

來自電力狀態管理單元16之備用信號在相關技術中係一種在該備用狀態中變為高位準(亦稱為ON、生效或現用)且當退出該備用狀態時變為低位準(亦稱為OFF、失效或停用)的信號。

記憶體控制器100及主要記憶體5係經由藉由如圖7中所繪示之記憶體介面之規格所界定之信號線而連接。連接記憶體控制器100及主要記憶體5之信號線係概略地分類為一資料信號線、一記憶體時脈信號線及一控制信號線。該資料信號線係傳輸由CPU 11自主要記憶體5讀取/寫入至主要記憶體5之資料所通過之一信號線且具有16位元或32位元之一寬度。該記憶體時脈信號線係該主要時脈同步傳輸及接收記憶體控制器100及主要記憶體5之間之資料及控制信號所通過之一信號線。控制信號線係用於傳輸位址、記憶組規格及命令之一信號線，取決於傳輸通過該等信號線之類型而使用複數個控制信號線。

如圖7中所繪示，根據該實施例之記憶體控制器100包含(例如)一初始化電路101、一讀取/寫入控制電路102、一時脈切換電路103、及一控制信號切換電路104。

初始化電路101以具有低頻率之該子時脈進行操作，且因電力狀 態管理單元16斷開該備用信號而自該備用狀態退出時經通知，產生用於主要記憶體5之初始化所必需之一控制信號(第一控制信號)的前半部之至少部分(例如，一NOP命令)且將該控制信號之產生部分供應至控制信號切換電路104。在主要記憶體5係處於在該備用狀態中具該第二耗電量之該等待狀態之情況中，此時初始化電路101***一控制信號(命令)以在主要記憶體5之初始化所必需之控制信號(第一控制信號)之開始處將主要記憶體5切換為具該第一耗電量之操作狀態且將該控制信號供應至控制信號切換電路104。當藉由該備用信號通知自該備用狀態之退出時，初始化電路101亦對時脈切換電路103供應無作任何改變之所輸入子時脈或供應藉由利用其中之一PLL或一正反器改變所輸入子時脈之頻率而獲得之子時脈。下文中，自初始化電路101供應至時脈切換電路103之具有一低頻率之時脈將稱為一第一時脈。若該子時脈係不經改變其頻率就用作為該第一時脈，則可將輸入至記憶體控制器100之子時脈直接輸入至時脈切換電路103。

讀取/寫入控制電路102以具有一高頻率之該主要時脈操作，且根據經由匯流排12供應自CPU 11之用於記憶體存取之一指令，根據自主要記憶體5讀取資料/將資料寫入至主要記憶體5而產生一控制信號(第二控制信號)，將所產生之控制信號供應至控制信號切換電路104，且亦藉由使用該資料信號線來傳輸/接收藉由CPU 11自主要記憶體5讀取/寫入至主要記憶體5的資料。在甚至當該主要時脈已變為穩定而仍未完成主要記憶體5之初始化之一情況中或在類似情況中，讀取/寫入控制電路102產生主要記憶體5之初始化所需之控制信號(第一控制信號)之一後半部分(例如，一MRS命令)，且在根據自主要記憶體5讀取資料/將資料寫入至主要記憶體5而產生控制信號(第二控制信號)之前，將該控制信號之所產生的部分供應至控制信號切換電路104。讀取/寫入控制電路102亦對時脈切換電路103供應無任何改變之輸入 主要時脈，或供應藉由一PLL或一正反器改變該時脈之頻率而獲得之一主要時脈。下文中，自讀取/寫入控制電路102供應至時脈切換電路103之具有一高頻率之時脈將稱為一第二時脈。若該主要時脈係不經改變其頻率即用作為該第二時脈，則可將輸入至記憶體控制器100之主要時脈直接輸入至時脈切換電路103。

由於讀取/寫入控制電路102類似於根據相關技術之典型記憶體控制器100n係以該主要時脈操作，在該主要時脈變為穩定前，讀取/寫入控制電路102不能在退出該備用狀態之後操作。

在使主要記憶體5於該備用狀態以該第二耗電量等待之情況中，(例如)使用其中亦將備用信號連接至讀取/寫入控制電路102之一組態。已偵測到該備用信號自斷開變為接通的讀取/寫入控制電路102接著將用於切換至以該第二耗電量進行之該等待狀態之一控制信號(命令)發送至主要記憶體5。作為一替代方法，亦存在一方法，其中CPU 11指示記憶體控制器100(在進入備用狀態時)發送用於將主要記憶體5切換為以該第二耗電量進行之等待狀態之一控制信號(命令)。在此情況中，備用信號無需連接至讀取/寫入控制電路102。在該備用狀態停止電力供應至主要記憶體5之情況中，該備用信號亦無需連接至讀取/寫入控制電路102。

時脈切換電路103接收來自初始化電路101之該低頻率之第一時脈及來自讀取/寫入控制電路102之該高頻率之第二時脈作為輸入，將該第一時脈作為該記憶體時脈供應至主要記憶體5直至該第二時脈變為穩定，且在該第二時脈已變為穩定之後，將該第二時脈作為該記憶體時脈供應至主要記憶體5。

當時脈切換電路103正將該第一時脈作為該記憶體時脈供應至主要記憶體5，控制信號切換電路104開始將初始化電路101所產生之第一控制信號供應至主要記憶體5。控制信號切換電路104持續將初始化 電路101所產生之第一控制信號供應至主要記憶體5，且若即使當供應至主要記憶體5之記憶體時脈由時脈切換電路103自該第一時脈切換至該第二時脈仍未完成主要記憶體5之初始化，則將讀取/寫入控制電路102所產生之第一控制信號供應至主要記憶體5。在供應至主要記憶體5之記憶體時脈由時脈切換電路103自該第一時脈切換至該第二時脈之後且在完成主要記憶體5之初始化之後，控制信號切換電路104將讀取/寫入控制電路102所產生之第二控制信號供應至主要記憶體5。

用以通知記憶體控制器100該第二時脈已變為穩定的之方法之實例包含：藉由電力狀態管理單元16通知記憶體控制器100該第二時脈已變為穩定的之一方法；使用指示SoC 10中之主要時脈係有效之一信號之一方法；在自從基於該備用信號而退出備用已經過一預判定時間之時判定該第二時脈係穩定的之一方法；及當CPU 11開始執行中斷處理時將指令提供至記憶體控制器100之一方法。

接下來，將參考圖8描述根據該實施例之記憶體控制器100初始化主要記憶體5之一程序，其假設之情況為：一DDR3 SDRAM係用作為主要記憶體5且其中在該備用狀態中停止電力供應至主要記憶體5。圖8係用於闡述藉由根據該實施例之記憶體控制器100初始化主要記憶體5之一時序圖。

當退出該備用狀態且在時間T31開始將電力自PMIC 8供應至主要記憶體5時，該實施例之記憶體控制器100首先將該低頻率之第一時脈作為該記憶體時脈供應至主要記憶體5。使用基於子時脈所產生之時脈或無作任何改變之該子時脈作為如上述之第一時脈。接著，記憶體控制器100將指示該記憶體時脈係有效的之一高位準CKE信號在時間T32供應至主要記憶體5，且此後在一預判定時間期間與該記憶體時脈同步地持續供應NOP命令(第一控制信號)。

當該主要時脈已變為穩定時，記憶體控制器100將供應至主要記 憶體5之該記憶體時脈在時間T33處自具有低頻率之第一時脈切換至具有高頻率之第二時脈。使用基於該主要時脈所產生之時脈或無作任何改變之該主要時脈作為如上所述之該第二時脈。若此時未完成主要記憶體5之初始化，則記憶體控制器100持續基於該主要時脈而進行初始化，且將用於與切換至該第二時脈之記憶體時脈同步進行初始化所需之剩餘命令供應至主要記憶體5。在圖8中所繪示之實例中，MRS命令(第一控制信號)係與切換至該第二時脈之該記憶體時脈同步地供應至主要記憶體5。

接著，在時間T34處完成主要記憶體5之初始化之後，記憶體控制器100將根據CPU 11對資料之讀取/寫入之命令(第二控制信號)與切換至該第二時脈之記憶體時脈同步地供應至主要記憶體5。圖8繪示供應請求讀取資料之一讀取(READ)命令至主要記憶體5之一實例。若在將供應至主要記憶體5之記憶體時脈自該第一時脈切換至該第二時脈之該點(時間T33)處完成主要記憶體5之初始化，之後可立即將根據CPU 11對資料之讀取/寫入之命令供應至主要記憶體5。

注意到，在圖8中繪示之實例中，當供應至主要記憶體5之記憶體時脈係自具有低頻率之第一時脈切換至具有高頻率之第二時脈時，該CKE信號仍為高位準。然而，替代地，可在切換該記憶體時脈之頻率時單次地使該CKE信號變為低位準且接著返回至高位準，如圖9中所繪示。

圖10係用於闡述記憶體控制器100執行圖8中所繪示之初始化程序之操作之一時序圖。

初始化電路101接收該子時脈及該備用信號作為輸入，且當退出該備用狀態且該備用信號在時間T31變為低位準時，將基於該子時脈產生之具有低頻率之第一時脈或使用無作任何改變之子時脈輸入至時脈切換電路103。當退出該備用狀態時，初始化電路101亦產生用於初 始化主要記憶體5所必需之命令且將所產生之命令輸入至控制信號切換電路104。特定言之，在該CKE信號已在時間T32變為高位準之後，初始化電路101產生NOP命令且將所產生之NOP命令輸入至控制信號切換電路104達一預判定時間。

讀取/寫入控制電路102接收該主要時脈作為輸入，且當該主要時脈已變為穩定時，開始操作且將基於該主要時脈所產生之具有該高位準之第二時脈或使用無作任何改變之該主要時脈輸入至時脈切換電路103。若當該主要時脈已變為穩定且讀取/寫入控制電路102開始操作時仍未完成主要記憶體5之初始化，則讀取/寫入控制電路102亦產生用於該初始化所必需之剩餘命令(圖8及圖10之實例中之MRS命令)且將所產生之命令輸入至控制信號切換電路104。當在時間T34完成主要記憶體5之初始化時，讀取/寫入控制電路102接著根據CPU 11對資料之讀取/寫入產生命令(圖8及圖10之實例中之READ命令)且將所產生之命令輸入至控制信號切換電路104。

時脈切換電路103接收該第一時脈及該第二時脈作為輸入，且將該第一時脈作為該記憶體時脈供應至主要記憶體5直至該主要時脈變為穩的。在該主要時脈已變為穩定之後(在時間T33之後)，時脈切換電路103接著將該第二時脈作為該記憶體時脈供應至主要記憶體5。

控制信號切換電路104接收由初始化電路101所產生之命令及由讀取/寫入控制電路102所產生之命令作為輸入，且與該第一時脈同步地將初始化電路101所產生之命令供應至主要記憶體5直至該主要時脈變為穩定的。在該主要時脈已變為穩定之後(時間T33之後)，控制信號切換電路104與該第二時脈同步地將由讀取/寫入控制電路102產生之命令供應至主要記憶體5。

注意到，在圖8及圖10之實例中，假設之情況為：在用於主要記憶體5之初始化所需之時間係長於自當退出該備用狀態直至該主要時 脈變為穩定的之時間，且藉由讀取/寫入控制電路102產生用於主要記憶體5之初始化所需之命令之後半部分。然而，替代地，若主要記憶體5之初始化係在主要時脈變為穩定之前完成，則可藉由初始化電路101產生用於初始化主要記憶體5所需之全部命令且讀取/寫入控制電路102可僅產生根據CPU 11對資料之讀取/寫入之命令。

在一DDR3 SDRAM係用作為主要記憶體5之情況中，由於該CKE信號變為高位準，記憶體控制器100持續供應NOP命令至主要記憶體5達一預判定時間，且在已經過一預判定時間之後供應MRS命令至主要記憶體5。雖然為簡化說明，在圖8及圖10中供應至主要記憶體5之主要時脈係自該第一時脈切換至該第二時脈時，供應至主要記憶體5之命令係自該等NOP命令切換至該等MRS命令，但該切換並非限制於上述切換。

特定言之，若該預判定時間係長於直至該主要時脈變為穩定之時間，讀取/寫入控制電路102產生該等NOP命令直至經過該等預判定時間，在已經過該預判定時間之後產生該等MRS命令，且當此後完成主要記憶體5之初始化時，根據CPU 11對資料之讀取/寫入產生READ命令及類似命令，如圖11中所繪示。在該情況中，控制信號切換電路104將初始化電路101所產生之NOP命令供應至主要記憶體5直至該主要時脈變為穩定且供應至主要記憶體5之該記憶體時脈自該第一時脈切換為該第二時脈，且在該主要時脈已變為穩定之後且直至經過該預判定時間，將讀取/寫入控制電路102所產生之該等NOP命令供應至主要記憶體5。接著，當經過該預判定時間時，控制信號切換電路104將讀取/寫入控制電路102所產生之該等MRS命令供應至主要記憶體5，且當完成主要記憶體5之初始化時，將讀取/寫入控制電路102所產生之該等READ命令或類似命令供應至主要記憶體5。

若預判定時間係短於直至該主要時脈變為穩定之時間，則另一 方面，初始化電路101在已經過預判定時間之後產生該等MRS命令，如圖12所繪示。若當該主要時脈已變為穩定且供應至主要記憶體5之記憶體時脈係自該第一時脈切換為該第二時脈時未完成主要記憶體5之初始化，讀取/寫入控制電路102產生該等MRS命令直至完成主要記憶體5之初始化。在此情況中，控制信號切換電路104將初始化電路101所產生之該等NOP命令及該等MRS命令循序地供應至主要記憶體5直至該主要時脈變為穩定的且供應至主要記憶體5之記憶體時脈係自該第一時脈切換至該第二時脈，在該主要時脈已變為穩定之後將讀取/寫入控制電路102所產生之該等MRS命令供應至主要記憶體5直至完成主要記憶體5之初始化，且當完成主要記憶體5之初始化時將讀取/寫入控制電路102所產生之該等READ命令或類似命令供應至主要記憶體5。

以上已描述當退出該備用狀態時記憶體控制器100之操作。當SoC 10進入該備用狀態時，另一方面，SoC 10之電力狀態管理單元16指示PMIC 8停止電力供應至主要記憶體5或指示記憶體控制器將主要記憶體5自具該第一耗電量之操作狀態改變為具該第二耗電量之等待狀態。

如上所述，當退出該備用狀態且開始電力供應至主要記憶體5或主要記憶體5自具該第二耗電量之等待狀態返回至具該第一耗電量之操作狀態時，根據該實施例之記憶體控制器100無需等待直至該主要時脈變為穩定即開始主要記憶體5之初始化，其可減少自當退出該備用狀態時直至CPU 11開始中斷處理之延遲時間。

當在上述實施例中描述一DRAM係用作為主要記憶體5之一實例時，除該DRAM之外，可將各種隨機存取記憶體用作為主要記憶體5，諸如，靜態隨機存取記憶體(SRAM)、一鐵電隨機存取記憶體(FeRAM)、一相變記憶體(PCM)、一磁阻隨機存取記憶體(MRAM)、 一電阻隨機存取記憶體(ReRAM)及一NOR快閃記憶體。在該情況中，用於主要記憶體5之初始化所需之命令取決於用作為主要記憶體5之記憶體介面類型而變動，且記憶體控制器100可將根據用作為主要記憶體5之記憶體介面類型之命令供應至主要記憶體5。

當上述實施例係應用至連接至主要記憶體5之記憶體控制器100之一實例時，應用該實施例之記憶體控制器不限於此實例。例如，可將該實施例應用至連接至不同於主要記憶體5之一記憶體之一記憶體控制器。

如以上藉助於特定實例詳細描述，可能減少耗電量且縮短直至一程序根據該實施例之記憶體控制器100變為準備好自一記憶體讀取資料/將資料寫入至一記憶體之時間。

根據上述實施例之記憶體控制裝置，該記憶體控制裝置控制由一處理器自其讀取/對其寫入資料的一記憶體。該記憶體控制裝置包含一時脈切換器及一控制信號切換器。該時脈接收一第一時脈及具有比該第一時脈更高之頻率之一第二時脈作為輸入，將該第一時脈供應至該記憶體直至該第二時脈變為穩定的，且在該第二時脈變為穩定之後供應該第二時脈。接著，在供應該第一時脈至該記憶體時，一控制信號切換器開始將用於將該記憶體初始化為允許藉由該處理器讀取/寫入資料之一狀態之一第一控制信號供應至該記憶體，且在供應該第二時脈至該記憶體且初始化該記憶體之後將根據該處理器對資料之讀取/寫入之一第二控制信號供應至該記憶體。因此，可縮短一處理器準備好自一記憶體讀取資料/將資料寫入至一記憶體之時間，同時減少該耗電量。

雖然已描述某些實施例，但僅係以實例方式呈現此等實施例，且並非意欲限制本發明之範圍。實際上，本文中所描述之新穎實施例可用各種其他形式體現；另外，可在不背離本發明之精神之情況下作 出該等實施例之形式之各種省略、替代及改變。隨附申請專利範圍及其等價物意欲涵蓋包含於本發明之範疇及精神內之此等形式或修改。

5‧‧‧主要記憶體

100‧‧‧記憶體控制器(記憶體控制裝置)

101‧‧‧初始化電路

102‧‧‧讀取/寫入控制電路

103‧‧‧時脈切換電路

104‧‧‧控制信號切換電路

Claims (10)

1. 一種記憶體控制裝置，其控制由一處理器自其讀取/對其寫入資料之一記憶體，該記憶體控制裝置包括：一時脈切換器，其經組態以接收一第一時脈及其時脈頻率高於該第一時脈之時脈頻率之一第二時脈，對該記憶體供應該第一時脈直至該第二時脈變為穩定，且在該第二時脈已變為穩定之後，供應該第二時脈；及一控制信號切換器，其經組態以在對該記憶體供應該第一時脈時，開始對該記憶體供應用於初始化該記憶體為允許藉由該處理器讀取/寫入資料之一狀態之一第一控制信號，且在對該記憶體供應該第二時脈且初始化該記憶體之後，根據該處理器對資料之讀取/寫入，對該記憶體供應一第二控制信號。
2. 如請求項1之裝置，其中在該處理器等待一中斷之一備用狀態中，停止對該記憶體的電力供應，且該第一控制信號係用於自開始對該記憶體之電力供應起經過一預判定時間之後，設定該記憶體之一暫存器中之一參數之一信號。
3. 如請求項2之裝置，其中當退出該備用狀態時，該控制信號切換器開始對該記憶體供應該第一控制信號。
4. 如請求項2之裝置，其中當開始對該記憶體之電力供應時，該控制信號切換器開始對該記憶體供應該第一控制信號。
5. 如請求項1之裝置，其中當該處理器處於等待一中斷之一備用狀態時，將該記憶體自其中該記憶體以一第一耗電量操作之一狀態改變為其中該記憶體以小於該第一耗電量之一第二耗電量等待之一狀態，且該第一控制信號係用於在自該記憶體自其中該記憶體以該第二耗電量等待之狀態返回至其中該記憶體以該第一耗電量操作之狀態起經過一預判定時間之後，設定該記憶體之一暫存器中之一參數之一信號。
6. 如請求項5之裝置，其中當退出該備用狀態時，該控制信號切換器開始對該記憶體供應該第一控制信號。
7. 如請求項5之裝置，其中當該記憶體自其中該記憶體以該第二耗電量等待之狀態返回至其中該記憶體以該第一耗電量操作之狀態時，該控制信號切換器開始對該記憶體供應該第一控制信號。
8. 一種半導體裝置，其包括一處理器及一記憶體控制裝置，該記憶體控制裝置控制由該處理器自其讀取/對其寫入資料之一記憶體，該處理器及該記憶體控制裝置係安裝於一半導體基板上，其中該記憶體控制裝置包含：一時脈切換器，其經組態以接收一第一時脈及其時脈頻率高於該第一時脈之時脈頻率之一第二時脈，對該記憶體供應該第一時脈，直至該第二時脈變為穩定，及在該第二時脈已變為穩定之後，供應該第二時脈；及一控制信號切換器，其經組態以 在對該記憶體供應該第一時脈時，開始對該記憶體供應用於初始化該記憶體為允許藉由該處理器讀取/寫入資料之一狀態之一第一控制信號，及在對該記憶體供應該第二時脈且初始化該記憶體之後，根據該處理器對資料之讀取/寫入，對該記憶體供應一第二控制信號。
9. 一種系統板，其包括一處理器、藉由該處理器自其讀取/對其寫入資料之一記憶體，及控制安裝於該其上之該記憶體之一記憶體控制裝置，其中該記憶體控制裝置包含：一時脈切換器，其經組態以接收一第一時脈及其時脈頻率高於該第一時脈之時脈頻率之一第二時脈，對該記憶體供應該第一時脈直至該第二時脈變為穩定，及在該第二時脈已變為穩定之後，供應該第二時脈；及一控制信號切換器，其經組態以在對該記憶體供應該第一時脈時，開始對該記憶體供應用於初始化該記憶體為允許藉由該處理器讀取/寫入資料之一狀態之一第一控制信號，及在對該記憶體供應該第二時脈且初始化該記憶體之後，根據該處理器對資料之讀取/寫入，對該記憶體供應一第二控制信號。
10. 一種記憶體控制裝置，其控制由一處理器自其讀取/對其寫入資料之一記憶體，其中該記憶體控制裝置 在對該記憶體供應一第一時脈時，開始對該記憶體供應用於初始化該記憶體為允許藉由該處理器讀取/寫入資料之一狀態之一第一控制信號，在一第二時脈已變為穩定之後，將對該記憶體所供應之時脈自該第一時脈切換為其時脈頻率高於該第一時脈之時脈頻率之該第二時脈，且在對該記憶體供應該第二時脈時且在初始化該記憶體之後，根據該處理器對資料之讀取/寫入，對該記憶體供應一第二控制信號。